JP2006054005A - テスト回路内蔵fifoモジュール - Google Patents
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Abstract
【課題】 論理合成時の負担と制約の軽減を図ることができるテスト回路内蔵FIFOモジュールを提供する。
【解決手段】 FIFOへのテスト用のアドレスを発生させるアドレス発生手段2と、FIFOへ書き込むデータを発生するデータ発生手段1と、発生するアドレスとデータを書き込むタイミングを作るタイミング発生手段3と、実動作時のFIFOアクセス信号を切り替える切り替え手段4〜6とを備え、データを更新しながら各FIFOにリード/ライトして自動的にFIFOをテストしていくテスト回路内蔵FIFOモジュール。
【選択図】 図1
【解決手段】 FIFOへのテスト用のアドレスを発生させるアドレス発生手段2と、FIFOへ書き込むデータを発生するデータ発生手段1と、発生するアドレスとデータを書き込むタイミングを作るタイミング発生手段3と、実動作時のFIFOアクセス信号を切り替える切り替え手段4〜6とを備え、データを更新しながら各FIFOにリード/ライトして自動的にFIFOをテストしていくテスト回路内蔵FIFOモジュール。
【選択図】 図1
Description
本発明は、テスト回路内蔵FIFOモジュールに関する。
従来のFIFOのテスト方式としては、集積回路の外部から直接任意のFIFOにアクセスしFIFOの各ビットを順番に“H”にしたり“L”にして、書き込みを行った結果と読み出した結果を比較して異常を検査する方式を採っている。
関連する技術として特許文献1がある。この技術では、集積回路内のレジスタに集積回路の外部より直接データを入力することができ、レジスタのテストを容易かつ高速に行うことができる。
特開平02−031239号公報
関連する技術として特許文献1がある。この技術では、集積回路内のレジスタに集積回路の外部より直接データを入力することができ、レジスタのテストを容易かつ高速に行うことができる。
こうしたテスト回路は必要なのだが、正規のデータパス上に余計な回路が接続されるために1サイクルに処理できるスピードの低下、論理合成時の制約など不具合が生じる。
また、同様なテスト方式として、FIFOの直前直後にテスト回路を挿入する方式もあるが、近年の半導体の微細化により配線遅延が重要になってきているため、フリップフロップで同期をとった信号を直接FIFOに挿入するようにするなどの対策をとり、論理合成時の負担を軽減させる方式が主流となっている今、FIFOの直前直後にテスト回路を挿入すると論理合成時に負担がかかってしまう。また、AC特性を強く意識する必要も出てくる。
本発明は、論理合成時の負担と制約の軽減を図ることができるテスト回路内蔵FIFOモジュールを提供することを目的とする。
また、同様なテスト方式として、FIFOの直前直後にテスト回路を挿入する方式もあるが、近年の半導体の微細化により配線遅延が重要になってきているため、フリップフロップで同期をとった信号を直接FIFOに挿入するようにするなどの対策をとり、論理合成時の負担を軽減させる方式が主流となっている今、FIFOの直前直後にテスト回路を挿入すると論理合成時に負担がかかってしまう。また、AC特性を強く意識する必要も出てくる。
本発明は、論理合成時の負担と制約の軽減を図ることができるテスト回路内蔵FIFOモジュールを提供することを目的とする。
上記目的を達成するために、請求項1記載の発明は、FIFOへのテスト用のアドレスを発生させるアドレス発生手段と、FIFOへ書き込むデータを発生するデータ発生手段と、発生するアドレスとデータを書き込むタイミングを作るタイミング発生手段と、実動作時のFIFOアクセス信号を切り替える切り替え手段とを備え、データを更新しながら各FIFOにリード/ライトして自動的にFIFOをテストしていくテスト回路内蔵FIFOモジュールを最も主要な特徴とする。
請求項2記載の発明は、請求項1記載のテスト回路内蔵FIFOモジュールにおいて、リードされるデータとライトされたデータを比較するデータ比較手段を備えたテスト回路内蔵FIFOモジュールを主要な特徴とする。
請求項3記載の発明は、請求項1記載のテスト回路内蔵FIFOモジュールにおいて、ライトするデータ値を格納するデータ値格納手段を備え、任意にライトするデータ値を設定可能としたテスト回路内蔵FIFOモジュールを主要な特徴とする。
請求項2記載の発明は、請求項1記載のテスト回路内蔵FIFOモジュールにおいて、リードされるデータとライトされたデータを比較するデータ比較手段を備えたテスト回路内蔵FIFOモジュールを主要な特徴とする。
請求項3記載の発明は、請求項1記載のテスト回路内蔵FIFOモジュールにおいて、ライトするデータ値を格納するデータ値格納手段を備え、任意にライトするデータ値を設定可能としたテスト回路内蔵FIFOモジュールを主要な特徴とする。
本発明のテスト回路内蔵FIFOモジュールによれば、FIFOへのテスト用のアドレスを発生させるアドレス発生手段と、FIFOへ書き込むデータを発生するデータ発生手段と、発生するアドレスとデータを書き込むタイミングを作るタイミング発生手段と、実動作時のFIFOアクセス信号を切り替える切り替え手段とを備え、データを更新しながら各FIFOにリード/ライトして自動的にFIFOをテストしていくようになっているので、論理合成時の負担と制約の軽減を図ることができる。
以下、図面を参照して、本発明の実施形態を詳細に説明する。
図1は本発明の第1の実施形態に係るテスト回路内蔵FIFOモジュールのブロック構成図である。
データ発生装置1は、FIFOに書き込むためのデータを発生させる。アドレス発生装置2は、FIFOのどの番地に書き込むかを決めるためのアドレスを発生させる。タイミング発生装置3は、FIFOにデータを書き込んだり読み出したりするためのタイミングを発生させる。
第1の切り替え回路(MUX)4は、実動作時のデータ信号7と、データ発生装置1から出力されるデータを切り替える。第2の切り替え回路(MUX)5は、実動作時の内部アドレス信号8と、アドレス発生装置2から出力されるアドレスを切り替える。第3切り替え回路(MUX)6は、実動作時のリード/ライト信号9と、タイミング発生装置3から出力されるリード/ライト信号を切り替える。符号10は同期回路である。
説明を簡単にするために、一例としてデータ幅を8ビットとする。たとえば同一アドレスの8ビットの幅をもつデータに対して01hを書き込むとする。データ発生装置1からデータ01hが出力される。出力されたデータ01hは第1の切り替え回路4で選択され、第1の切り替え回路4より出力される。出力されたデータ01hは同期回路10により同期される。
データ01hを書き込むべくタイミングを合わせてアドレス発生装置2よりアドレスが出力される。出力されたアドレスは第2の切り替え回路5により選択され、第2の切り替え回路5より出力される。出力されたアドレスは同期回路10により同期される。
アドレスと同じようにタイミング発生装置3よりリード/ライト信号9が出力される。出力されたリード/ライト信号9は第3の切り替え回路6により選択され、第3の切り替え回路6より出力される。出力されたリード/ライト信号9は同期回路10により同期される。それぞれのデータ信号、アドレス信号、タイミング信号によりFIFOにデータ01hが書き込まれる。
図1は本発明の第1の実施形態に係るテスト回路内蔵FIFOモジュールのブロック構成図である。
データ発生装置1は、FIFOに書き込むためのデータを発生させる。アドレス発生装置2は、FIFOのどの番地に書き込むかを決めるためのアドレスを発生させる。タイミング発生装置3は、FIFOにデータを書き込んだり読み出したりするためのタイミングを発生させる。
第1の切り替え回路(MUX)4は、実動作時のデータ信号7と、データ発生装置1から出力されるデータを切り替える。第2の切り替え回路(MUX)5は、実動作時の内部アドレス信号8と、アドレス発生装置2から出力されるアドレスを切り替える。第3切り替え回路(MUX)6は、実動作時のリード/ライト信号9と、タイミング発生装置3から出力されるリード/ライト信号を切り替える。符号10は同期回路である。
説明を簡単にするために、一例としてデータ幅を8ビットとする。たとえば同一アドレスの8ビットの幅をもつデータに対して01hを書き込むとする。データ発生装置1からデータ01hが出力される。出力されたデータ01hは第1の切り替え回路4で選択され、第1の切り替え回路4より出力される。出力されたデータ01hは同期回路10により同期される。
データ01hを書き込むべくタイミングを合わせてアドレス発生装置2よりアドレスが出力される。出力されたアドレスは第2の切り替え回路5により選択され、第2の切り替え回路5より出力される。出力されたアドレスは同期回路10により同期される。
アドレスと同じようにタイミング発生装置3よりリード/ライト信号9が出力される。出力されたリード/ライト信号9は第3の切り替え回路6により選択され、第3の切り替え回路6より出力される。出力されたリード/ライト信号9は同期回路10により同期される。それぞれのデータ信号、アドレス信号、タイミング信号によりFIFOにデータ01hが書き込まれる。
次にその書き込んだデータ01hをFIFOより読み出す。リードするアドレス、この場合は先ほどライトしたデータと同じアドレスをアドレス発生装置2より発生し、出力されたアドレスは第2の切り替え回路5により選択され、第2の切り替え回路5より出力される。出力されたアドレスは同期回路10により同期される。
アドレスと同じようにタイミング発生装置3よりリード/ライト信号9が出力される。出力されたリード/ライト信号は第3の切り替え回路6により選択され、第3の切り替え回路6より出力される。出力されたリード/ライト信号9は同期回路10により同期される。
この一連の作業により、データが書き込まれ読み出される。さらに同一アドレスに02hを書き込む、次にその書き込んだデータ02hをFIFOより読み出す。
このように01h、02h、04h、08h…とデータビット一つ一つに“H”を立て、次のタイミングで立てた“H”を読み出す。または、同一アドレスのデータすべてに00hを書き込み、次のタイミングでそのデータを読み出し、さらに次のタイミングでffhを書き込み、その書き込んだデータffhを読み出す。このようにFIFOに書き込んだデータをFIFOより読み出すことによりFIFOのテストを行う。
アドレスと同じようにタイミング発生装置3よりリード/ライト信号9が出力される。出力されたリード/ライト信号は第3の切り替え回路6により選択され、第3の切り替え回路6より出力される。出力されたリード/ライト信号9は同期回路10により同期される。
この一連の作業により、データが書き込まれ読み出される。さらに同一アドレスに02hを書き込む、次にその書き込んだデータ02hをFIFOより読み出す。
このように01h、02h、04h、08h…とデータビット一つ一つに“H”を立て、次のタイミングで立てた“H”を読み出す。または、同一アドレスのデータすべてに00hを書き込み、次のタイミングでそのデータを読み出し、さらに次のタイミングでffhを書き込み、その書き込んだデータffhを読み出す。このようにFIFOに書き込んだデータをFIFOより読み出すことによりFIFOのテストを行う。
図2は本発明の第2の実施形態に係るテスト回路内蔵FIFOモジュールのブロック構成図である。データ比較装置11は、FIFOからリードされるデータとデータ発生装置1からライト命令によりFIFOにライトしたデータを比較する。またFIFOより読み出されたデータとFIFOに書き込まれるデータを比較する。
データ発生装置1からライトしたはずのデータとFIFOに書き込まれたであろうそれぞれのデータを比較して、一致しているか、一致していないかを判断し、判断した結果を出力することにより、FIFOのテストを行う。この場合、実際に何が書き込まれていて何が読み出されているかと言う情報は集積回路内部でクローズされているため、必要以上の情報が集積回路外部にでてくることなくFIFOのテストができる。
データ発生装置1からライトしたはずのデータとFIFOに書き込まれたであろうそれぞれのデータを比較して、一致しているか、一致していないかを判断し、判断した結果を出力することにより、FIFOのテストを行う。この場合、実際に何が書き込まれていて何が読み出されているかと言う情報は集積回路内部でクローズされているため、必要以上の情報が集積回路外部にでてくることなくFIFOのテストができる。
図3は本発明の第3の実施形態に係るテスト回路内蔵FIFOモジュールのブロック構成図である。データレジスタ12は、任意にデータを決めることができる。たとえば、00h、ffhを書き込むテストのように、データレジスタ12へ00hを書き込む。
これにより00hのみを書き込み、読み出すテストを行い、その動作だけのテストパターンを作る。また、ffhの場合はデータレジスタ12にffhを書き込む。これによりffhのみを書き込み、読み出すテストを行い、その動作だけの任意のデータを読み書きするテストパターンを作る。
本実施形態では、自動的にデータ、リード/ライトタイミングを発生させFIFOのテストを行うので、FIFOの外部から信号を入れなくても自動的にFIFOに必要な情報を書き込むことができる。また、その情報を読み出すことにより集積回路内のFIFOを容易にテストすることが可能である。また、FIFOの特性が変わらないため、記載された特性のスピードと同じになり、入出力の特性もそのままで論理合成が実施できる。
FIFOから読み出されたデータが実際に書き込まれたデータか否かを見分けるには集積回路から出力し、集積回路外部、または端子に出力したものを比較しなくてはならない。実際は発生回路自体がデータを自動的に発生させているため、どのデータをどのアドレスに書き込んでいるかがわかっている。
そこで、FIFO内部であらかじめ書き込まれたデータと、読み出されるデータを比較することにより、データがあっているかどうかの比較データのみをモニタするだけでテストが可能になる。
また、FIFOに書き込むデータを任意に設定することにより、テストパターン1本の長さをコントロールすることができる。また、テストパターンを用途別、たとえばすべて“H”を書き込んだテストパターンを作る、などパターン作成に自由度が増す。
これにより00hのみを書き込み、読み出すテストを行い、その動作だけのテストパターンを作る。また、ffhの場合はデータレジスタ12にffhを書き込む。これによりffhのみを書き込み、読み出すテストを行い、その動作だけの任意のデータを読み書きするテストパターンを作る。
本実施形態では、自動的にデータ、リード/ライトタイミングを発生させFIFOのテストを行うので、FIFOの外部から信号を入れなくても自動的にFIFOに必要な情報を書き込むことができる。また、その情報を読み出すことにより集積回路内のFIFOを容易にテストすることが可能である。また、FIFOの特性が変わらないため、記載された特性のスピードと同じになり、入出力の特性もそのままで論理合成が実施できる。
FIFOから読み出されたデータが実際に書き込まれたデータか否かを見分けるには集積回路から出力し、集積回路外部、または端子に出力したものを比較しなくてはならない。実際は発生回路自体がデータを自動的に発生させているため、どのデータをどのアドレスに書き込んでいるかがわかっている。
そこで、FIFO内部であらかじめ書き込まれたデータと、読み出されるデータを比較することにより、データがあっているかどうかの比較データのみをモニタするだけでテストが可能になる。
また、FIFOに書き込むデータを任意に設定することにより、テストパターン1本の長さをコントロールすることができる。また、テストパターンを用途別、たとえばすべて“H”を書き込んだテストパターンを作る、などパターン作成に自由度が増す。
1 データ発生装置(データ発生手段)
2 アドレス発生装置(アドレス発生手段)
3 タイミング発生装置(タイミング発生手段)
4 第1の切り替え回路(切り替え手段)
5 第2の切り替え回路(切り替え手段)
6 第3の切り替え回路(切り替え手段)
2 アドレス発生装置(アドレス発生手段)
3 タイミング発生装置(タイミング発生手段)
4 第1の切り替え回路(切り替え手段)
5 第2の切り替え回路(切り替え手段)
6 第3の切り替え回路(切り替え手段)
Claims (3)
- FIFOへのテスト用のアドレスを発生させるアドレス発生手段と、FIFOへ書き込むデータを発生するデータ発生手段と、発生するアドレスとデータを書き込むタイミングを作るタイミング発生手段と、実動作時のFIFOアクセス信号を切り替える切り替え手段とを備え、データを更新しながら各FIFOにリード/ライトして自動的にFIFOをテストしていくことを特徴とするテスト回路内蔵FIFOモジュール。
- 請求項1記載のテスト回路内蔵FIFOモジュールにおいて、リードされるデータとライトされたデータを比較するデータ比較手段を備えたことを特徴とするテスト回路内蔵FIFOモジュール。
- 請求項1記載のテスト回路内蔵FIFOモジュールにおいて、ライトするデータ値を格納するデータ値格納手段を備え、任意にライトするデータ値を設定可能としたことを特徴とするテスト回路内蔵FIFOモジュール。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004235460A JP2006054005A (ja) | 2004-08-12 | 2004-08-12 | テスト回路内蔵fifoモジュール |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004235460A JP2006054005A (ja) | 2004-08-12 | 2004-08-12 | テスト回路内蔵fifoモジュール |
Publications (1)
Publication Number | Publication Date |
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JP2006054005A true JP2006054005A (ja) | 2006-02-23 |
Family
ID=36031381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2004235460A Pending JP2006054005A (ja) | 2004-08-12 | 2004-08-12 | テスト回路内蔵fifoモジュール |
Country Status (1)
Country | Link |
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2004
- 2004-08-12 JP JP2004235460A patent/JP2006054005A/ja active Pending
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