JP2006048149A

JP2006048149A - 機能検証装置、テストベンチ、ハードウェア記述言語により設計されたモデル、シミュレータプログラム及び記憶媒体

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Publication number: JP2006048149A
Application number: JP2004224362A
Authority: JP
Inventors: Atsushi Hagiwara; 篤萩原
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2004-07-30
Filing date: 2004-07-30
Publication date: 2006-02-16

Abstract

【課題】ＨＤＬモデルの機能検証効率を向上させる。
【解決手段】ハードウェア記述言語により設計されたＨＤＬモデル５０の機能検証時に、当該ＨＤＬモデル５０のフラグ設定部５１に設定されているフラグを確認し、フラグ設定部５１に処理省略用のフラグが設定されている場合には、所定の機能検証には関係がない処理を省略する。これにより、各種の機能検証を実行する度に、その機能検証には関係がない処理（例えば、システム起動時におけるウエイト動作等）を実行することがなくなるので、ＨＤＬモデル５０の機能検証効率を向上させることができる。
【選択図】図２

Description

本発明は、ハードウェア記述言語により設計されたモデルについての機能検証を、テストベンチを用いたシミュレーション結果に基づいて行う機能検証装置、テストベンチ、ハードウェア記述言語により設計されたモデル、シミュレータプログラム及び記憶媒体に関する。

近年、ＡＳＩＣ（Application Specified IC）等のＬＳＩ（Large Scale Integration：大規模集積回路）の設計手法は、その回路規模の増大に伴い、回路図による設計から抽象度の高いＨＤＬ（ハードウェア記述言語）によるディジタル回路設計へと移ってきている。このＨＤＬにより設計される回路図は、きわめて膨大であり、動作がきわめて複雑になる。そのため、ＨＤＬにより設計された回路は、ＨＤＬで記述された他のモジュールと合わせてシミュレーション等を行うＨＤＬシミュレータを用いることにより、機能検証作業を行うことが必要となっている。

より詳細には、ＨＤＬシミュレータは工程の全ての局面で使用されるものであり、各レベルでのシミュレーション結果に基本的な差がないことを確認するものである。このようなＨＤＬシミュレータは、検証の対象とするＨＤＬモデル（ＬＳＩ）に対して、それをテストするためのテストベンチと呼ぶ新たなＨＤＬ記述を追加する。テストベンチは、テスト・スティミュラス（テスト・ベクター）を含み、これをテストの対象とするＨＤＬモデル（ＬＳＩ）に与え、シミュレーションを自動実行させるような手順をＨＤＬで記述するものである。すなわち、図４に示すような、テストベンチ・モジュールを最上位とする１つのモデルが完成することになる。これをコンパイル、リンクしてコンピュータ上の実行モジュールを作成し、シミュレータ・コントロール・パネル上で実行をコントロールしながら波形を観察することにより、機能検証を行う。

例えば、特許文献１には、ＣＡＤを用いて設計した回路の機能検証を行う回路の機能検証システムが提案されている。

特開２００２−２３００７３公報

ところで、ＬＳＩ（ＡＳＩＣ）の中には、システム起動時やある特定のコマンド発行前に、外部回路に対して自動的にコマンドを発行する機能、または、カウンタによって所定の時間だけウエイト動作する機能を有するものがある。

ところが、これらの機能を有するＬＳＩ（ＡＳＩＣ）のＨＤＬモデルについてテストベンチにより機能検証を行う場合には、各種の機能検証を実行するために起動する度に、外部回路に対して自動的にコマンドを発行する処理等を実行することになる。したがって、各種の機能検証を実行する度に、その機能検証には関係がない処理に多くの時間を費やすことになり、ＬＳＩ（ＡＳＩＣ）のＨＤＬモデルの機能検証効率の低下を招いている。

本発明は、ＨＤＬモデルの機能検証効率を向上させることを目的とする。

請求項１記載の発明は、ハードウェア記述言語により設計されたモデルについての機能検証を、テストベンチを用いたシミュレーション結果に基づいて行う機能検証装置において、前記モデルは、所定の機能検証には関係がない処理の省略を示す処理省略用のフラグが設定されるフラグ設定部と、各種の機能検証の度に、前記フラグ設定部に設定されているフラグを確認するフラグ確認手段と、このフラグ確認手段により前記フラグ設定部に処理省略用のフラグが設定されている場合には、所定の機能検証には関係がない処理を省略する処理省略手段と、を備え、前記テストベンチは、前記モデルの前記フラグ設定部に対して前記処理省略用のフラグを設定するための指示を出すテストシナリオを備える。

したがって、ハードウェア記述言語により設計されたモデル（ＨＤＬモデル）の機能検証時に、当該モデルのフラグ設定部に設定されているフラグが確認され、フラグ設定部に処理省略用のフラグが設定されている場合には、所定の機能検証には関係がない処理が省略される。これにより、各種の機能検証を実行する度に、その機能検証には関係がない処理（例えば、システム起動時におけるウエイト動作等）を実行することがなくなるので、ＨＤＬモデルの機能検証効率を向上させることが可能になっている。

請求項２記載の発明は、請求項１記載の機能検証装置において、前記フラグ設定部に処理省略用のフラグが設定されている場合に前記処理省略手段により処理が省略される所定の機能検証には関係がない処理は、カウンタによって所定の時間だけウエイト動作するウエイト処理である。

したがって、機能検証効率を向上させることが可能になる。

請求項３記載の発明は、請求項１記載の機能検証装置において、前記フラグ設定部に処理省略用のフラグが設定されている場合に前記処理省略手段により処理が省略される所定の機能検証には関係がない処理は、外部回路に対するコマンドの自動発行処理である。

請求項４記載の発明は、請求項１記載の機能検証装置において、前記フラグ設定部に処理省略用のフラグが設定されている場合に前記処理省略手段により処理が省略される所定の機能検証には関係がない処理は、カウンタによって所定の時間だけウエイト動作するウエイト処理と外部回路に対するコマンドの自動発行処理との少なくともいずれか一方を選択可能である。

請求項５記載の発明は、ハードウェア記述言語により設計されたモデルに対する各種のシミュレーションを行うテストベンチにおいて、前記モデルのＩ／Ｆ系バスに応答もしくはアクセスするためのバスモデルと、前記モデルにバス接続される仮想的なＣＰＵであるＣＰＵバスモデルと、前記モデルの所定の機能検証には関係がない処理の省略を示す処理省略用のフラグが設定されるフラグ設定部に対し、前記処理省略用のフラグを設定するための指示を出すテストシナリオと、を備える。

したがって、ハードウェア記述言語により設計されたモデル（ＨＤＬモデル）の所定の機能検証に際し、当該モデルのフラグ設定部に対し、処理省略用のフラグが設定される。これにより、機能検証時に当該モデルのフラグ設定部に設定されているフラグが確認され、所定の機能検証には関係がない処理の省略を示す処理省略用のフラグが設定されている場合には、所定の機能検証には関係がない処理が省略される。つまり、各種の機能検証を実行する度に、その機能検証には関係がない処理（例えば、システム起動時におけるウエイト動作等）を実行することがなくなるので、ＨＤＬモデルの機能検証効率を向上させることが可能になっている。

請求項６記載の発明は、請求項５記載のテストベンチにおいて、前記モデルの前記フラグ設定部に対して前記処理省略用のフラグを設定するための指示が出される所定の機能検証には関係がない処理は、カウンタによって所定の時間だけウエイト動作するウエイト処理である。

請求項７記載の発明は、請求項５記載のテストベンチにおいて、前記モデルの前記フラグ設定部に対して前記処理省略用のフラグを設定するための指示が出される所定の機能検証には関係がない処理は、外部回路に対するコマンドの自動発行処理である。

請求項８記載の発明は、請求項５記載のテストベンチにおいて、前記モデルの前記フラグ設定部に対して前記処理省略用のフラグを設定するための指示が出される所定の機能検証には関係がない処理は、カウンタによって所定の時間だけウエイト動作するウエイト処理と外部回路に対するコマンドの自動発行処理との少なくともいずれか一方である。

請求項９記載の発明は、ハードウェア記述言語により設計され、テストベンチを用いたシミュレーション結果に基づいて機能検証が行われるモデルにおいて、所定の機能検証には関係がない処理の省略を示す処理省略用のフラグが、前記テストベンチのテストシナリオからの指示により設定されるフラグ設定部と、各種の機能検証の度に、前記フラグ設定部に設定されているフラグを確認するフラグ確認手段と、このフラグ確認手段により前記フラグ設定部に処理省略用のフラグが設定されている場合には、所定の機能検証には関係がない処理を省略する処理省略手段と、を備える。

請求項１０記載の発明は、請求項９記載のハードウェア記述言語により設計されたモデルにおいて、前記フラグ設定部に処理省略用のフラグが設定されている場合に前記処理省略手段により処理が省略される所定の機能検証には関係がない処理は、カウンタによって所定の時間だけウエイト動作するウエイト処理である。

請求項１１記載の発明は、請求項９記載のハードウェア記述言語により設計されたモデルにおいて、前記フラグ設定部に処理省略用のフラグが設定されている場合に前記処理省略手段により処理が省略される所定の機能検証には関係がない処理は、外部回路に対するコマンドの自動発行処理である。

請求項１２記載の発明は、請求項９記載のハードウェア記述言語により設計されたモデルにおいて、前記フラグ設定部に処理省略用のフラグが設定されている場合に前記処理省略手段により処理が省略される所定の機能検証には関係がない処理は、カウンタによって所定の時間だけウエイト動作するウエイト処理と外部回路に対するコマンドの自動発行処理との少なくともいずれか一方を選択可能である。

請求項１３記載の発明は、ハードウェア記述言語により設計されたモデルに対する各種のシミュレーションをコンピュータに実行させるコンピュータに読取り可能なシミュレータプログラムにおいて、前記モデルのＩ／Ｆ系バスに応答もしくはアクセスするバスモデルを生成する機能と、前記モデルにバス接続される仮想的なＣＰＵであるＣＰＵバスモデルを生成する機能と、前記モデルの所定の機能検証には関係がない処理の省略を示す処理省略用のフラグが設定されるフラグ設定部に対し、前記処理省略用のフラグを設定するための指示を出すテストシナリオを生成する機能と、を前記コンピュータに実行させる。

請求項１４記載の発明は、ハードウェア記述言語により設計されたモデルに対する各種のシミュレーションをコンピュータに実行させるコンピュータに読取り可能なシミュレータプログラムを格納した記憶媒体において、前記モデルのＩ／Ｆ系バスに応答もしくはアクセスするバスモデルを生成する機能と、前記モデルにバス接続される仮想的なＣＰＵであるＣＰＵバスモデルを生成する機能と、前記モデルの所定の機能検証には関係がない処理の省略を示す処理省略用のフラグが設定されるフラグ設定部に対し、前記処理省略用のフラグを設定するための指示を出すテストシナリオを生成する機能と、を前記コンピュータに実行させるシミュレータプログラムを格納した。

本発明によれば、各種の機能検証を実行する度に、その機能検証には関係がない処理（例えば、システム起動時におけるウエイト動作等）を実行することがなくなるので、ＨＤＬモデルの機能検証効率を向上させることができる。

本発明の実施の一形態を図１ないし図３に基づいて説明する。

図１は、本発明が適用される機能検証装置１のハードウェア構成を概略的に示すブロック図である。図１に示すように、機能検証装置１は、例えばパーソナルコンピュータやワークステーションであり、コンピュータの主要部であって各部を集中的に制御するＣＰＵ（Central Processing Unit）２を備えている。このＣＰＵ２には、ＢＩＯＳなどを記憶した読出し専用メモリであるＲＯＭ（Read Only Memory）３と、各種データを書換え可能に記憶するＲＡＭ（Random Access Memory）４とがバス５で接続されている。

さらにバス５には、各種のプログラム等を格納するＨＤＤ（Hard Disk Drive）６と、配布されたプログラムであるコンピュータソフトウェアを読み取るための機構としてＣＤ（Compact Disc）−ＲＯＭ７を読み取るＣＤ−ＲＯＭドライブ８と、機能検証装置１とネットワーク９との通信を司る通信制御装置１０と、機能検証時の各種操作指示を行うキーボードやマウスなどの入力装置１１と、機能検証時のシミュレーション結果等を表示するＣＲＴ（Cathode Ray Tube）、ＬＣＤ（Liquid Crystal Display）などの表示装置１２とが、図示しないＩ／Ｏを介して接続されている。

ＲＡＭ４は、各種データを書換え可能に記憶する性質を有していることから、ＣＰＵ２の作業エリアとして機能してバッファ等の役割を果たす。

図１に示すＣＤ−ＲＯＭ７は、この発明の記憶媒体を実施するものであり、ＯＳ（Operating System）や各種のプログラムが記憶されている。ＣＰＵ２は、ＣＤ−ＲＯＭ７に記憶されているプログラムをＣＤ−ＲＯＭドライブ８で読み取り、ＨＤＤ６にインストールする。

なお、記憶媒体としては、ＣＤ−ＲＯＭ７のみならず、ＤＶＤなどの各種の光ディスク、各種光磁気ディスク、フレキシブル・ディスクなどの各種磁気ディスク等、半導体メモリ等の各種方式のメディアを用いることができる。また、通信制御装置１０を介してインターネットなどのネットワーク９からプログラムをダウンロードし、ＨＤＤ６にインストールするようにしてもよい。この場合に、送信側のサーバでプログラムを記憶している記憶装置も、この発明の記憶媒体である。なお、プログラムは、所定のＯＳ（Operating System）上で動作するものであってもよいし、その場合に後述の各種処理の一部の実行をＯＳに肩代わりさせるものであってもよいし、所定のアプリケーションソフトやＯＳなどを構成する一群のプログラムファイルの一部として含まれているものであってもよい。

このシステム全体の動作を制御するＣＰＵ２は、このシステムの主記憶として使用されるＨＤＤ６上にロードされたプログラムに基づいて各種処理を実行する。

次に、機能検証装置１のＨＤＤ６にインストールされている各種のプログラムがＣＰＵ２に実行させる機能のうち、本実施の形態の機能検証装置１が備える特長的な機能について説明する。ここでは、ＨＤＬシミュレータプログラムがＣＰＵ２に実行させるＨＤＬシミュレータ機能について説明する。ＨＤＬシミュレータ機能は、概略的には、ＨＤＬ（ハードウェア記述言語）により設計されたモデルに対してシミュレーションを行うものである。

図２は、ＨＤＬシミュレータ１００のテストベンチ１０１と検証対象ＡＳＩＣ５０との関連構成を概略的に示す機能ブロック図である。ＨＤＬシミュレータ１００は、ＨＤＬにより設計されたモデルである検証対象ＡＳＩＣ５０に対するＨＤＬシミュレータ機能を発揮するものである。図２に示すように、ＨＤＬシミュレータ１００のテストベンチ１０１は、テストシナリオ１０２と、バスモデル１０３と、ＣＰＵバスモデル１０４とで構成される。このようなテストベンチ１０１は、検証対象ＡＳＩＣ５０を検証するために、Verilog、VHDL、C/C++、Ｅ言語、Vera等の言語を用いてコーディングされたものである。

バスモデル１０３は、検証対象ＡＳＩＣ５０とのプロトコルの実行・応答・監視を行うものである。

ＣＰＵバスモデル１０４は、検証対象ＡＳＩＣ５０に接続されるＣＰＵ（図示せず）をソフトウェアでモデル化したもの（ソフトウェアで書かれた仮想的なＣＰＵ）である。

テストシナリオ１０２は、検証対象ＡＳＩＣ５０に種々の動作をさせるためのプログラムであり、ＣＰＵバスモデル１０４を経由して検証対象ＡＳＩＣ５０へのレジスタ設定やバスモデル１０３への動作機能設定等を行う。検証対象ＡＳＩＣ５０にはレジスタ（ＡＳＩＣの種々動作を司る機能）が内蔵されており、このレジスタに対するテストシナリオ１０２からのアクセス又は指示によって、検証対象ＡＳＩＣ５０が所望の動作を実行するのである。

次に、検証対象ＡＳＩＣ５０について簡単に説明する。本実施の形態の検証対象ＡＳＩＣ５０は、データ入力・データ出力インタフェース、及び内部レジスタへのアクセス用のＣＰＵインタフェースを備えている。すなわち、テストベンチ１０１のバスモデル１０３は検証対象ＡＳＩＣ５０のデータ入力・データ出力インタフェースに対応しており、ＣＰＵバスモデル１０４はＣＰＵインタフェースに対応している。

加えて、本実施の形態の検証対象ＡＳＩＣ５０は、フラグ設定部として機能するテストピン５１を有している。このテストピン５１は、テストベンチ１０１のテストシナリオ１０２からの指示により、検証対象ＡＳＩＣ５０におけるウエイト動作や外部に対するコマンド発行動作を省略するか否かを設定するものである。例えば、ウエイト動作は、システム起動時における信号が安定するまでの待ち時間である。また、外部に対するコマンドは、コマンド発行対象と通信をするための初期化処理等である。本実施の形態においては、所定のレジスタに“前処理省略フラグ”を設定することにより、テストピン５１としている。なお、“前処理省略フラグ”の初期値は、「省略なし」に設定されている。

ここで、テストピン５１の設定について簡単に説明する。テストベンチ１０１のテストシナリオ１０２は、これから行なうシナリオの状況に応じてテストピン５１の設定を行なう。例えば、コマンドの自動発行が出来ているか否かを検証する際には、システム起動時における信号が安定するまでの待ち時間を作るためのウエイト処理を省略するため、検証対象ＡＳＩＣ５０におけるウエイト動作の省略をテストピン５１に設定する。また、システム起動後の検証対象ＡＳＩＣ５０の各機能を検証する際には、システム起動時における信号が安定するまでの待ち時間を作るためのウエイト処理及び外部に対するコマンド発行処理を省略するため、検証対象ＡＳＩＣ５０におけるウエイト動作の省略及びコマンド発行動作の省略をテストピン５１に設定する。

次に、ウエイト動作や外部に対するコマンド発行動作がある特定の条件下のＨＤＬシミュレータ１００における検証対象ＡＳＩＣ５０の動作省略のシーケンスについての一例を図３のフローチャートを参照して説明する。

テストベンチ１０１は、シミュレーションの開始時において、テストシナリオ１０２に従って“コマンド発行命令”を出力する（ステップＳ１）。

検証対象ＡＳＩＣ５０は、テストベンチ１０１から“コマンド発行命令”を受け取ると（ステップＴ２）、レジスタ内の“前処理省略フラグ”を確認する（ステップＴ１：フラグ確認手段）。“前処理省略フラグ”は「省略なし」に設定されているので、前処理（システム起動時におけるウエイト動作等）を行ない（ステップＴ３）、前処理（システム起動時におけるウエイト動作等）が終わるとテストシナリオ１０２から与えられたコマンドを発行する（ステップＴ４）。

そして、テストベンチ１０１は、前処理（システム起動時におけるウエイト動作等）が手順どおり行なわれたか否かの確認を、検証対象ＡＳＩＣ５０から発行されたコマンドを確認することにより行なう（ステップＳ２）。

テストベンチ１０１は、前処理（システム起動時におけるウエイト動作等）が正しく発行されたのを確認すると、以降の機能検証については前処理（システム起動時におけるウエイト動作等）を省略するように、検証対象ＡＳＩＣ５０に対して“前処理省略命令”を出力する（ステップＳ３）。

検証対象ＡＳＩＣ５０は、テストベンチ１０１から“前処理省略命令”を受け取ると、レジスタ内の“前処理省略フラグ”を「省略あり」に設定する（ステップＴ５）。

その後、テストベンチ１０１のテストシナリオ１０２は、動作パラメータを変更し、“コマンド発行命令”を出力する（ステップＳ４）。

検証対象ＡＳＩＣ５０は、テストベンチ１０１から“コマンド発行命令”を受け取ると（ステップＴ６）、レジスタ内の“前処理省略フラグ”を確認する（ステップＴ７：フラグ確認手段）。“前処理省略フラグ”は「省略あり」に設定されているので、前処理（システム起動時におけるウエイト動作等）を省略して、テストシナリオ１０２から与えられたコマンドを発行する（ステップＴ８：処理省略手段）。

以上のように、テストベンチ１０１によって機能検証される検証対象ＡＳＩＣ５０は、機能検証時において、テストピン５１の状態からウエイト動作の省略や自動コマンド発行動作の省略を行なうことにより、各種の機能検証を実行する度に、その機能検証には関係がない処理（例えば、システム起動時におけるウエイト動作等）を実行することがなくなるので、ＨＤＬモデルの機能検証効率を向上させることが可能になっている。

このように本実施の形態によれば、ハードウェア記述言語により設計された検証対象ＡＳＩＣ５０の機能検証時に、当該検証対象ＡＳＩＣ５０のテストピン５１に設定されているフラグが確認され、テストピン５１に処理省略用のフラグが設定されている場合には、所定の機能検証には関係がない処理が省略される。これにより、各種の機能検証を実行する度に、その機能検証には関係がない処理（例えば、システム起動時におけるウエイト動作等）を実行することがなくなるので、検証対象ＡＳＩＣ５０の機能検証効率を向上させることが可能になっている。

本発明の実施の一形態が適用される機能検証装置のハードウェア構成を概略的に示すブロック図である。ＨＤＬシミュレータのテストベンチと検証対象ＡＳＩＣとの関連構成を概略的に示す機能ブロック図である。検証対象ＡＳＩＣの動作省略のシーケンスを示すフローチャートである。ＨＤＬシミュレータの構成を概略的に示す模式図である。

符号の説明

１機能検証装置
７記憶媒体
５０ハードウェア記述言語により設計されたモデル
５１フラグ設定部
１０１テストベンチ
１０２テストシナリオ
１０３バスモデル
１０４ＣＰＵバスモデル

Claims

ハードウェア記述言語により設計されたモデルについての機能検証を、テストベンチを用いたシミュレーション結果に基づいて行う機能検証装置において、
前記モデルは、
所定の機能検証には関係がない処理の省略を示す処理省略用のフラグが設定されるフラグ設定部と、
各種の機能検証の度に、前記フラグ設定部に設定されているフラグを確認するフラグ確認手段と、
このフラグ確認手段により前記フラグ設定部に処理省略用のフラグが設定されている場合には、所定の機能検証には関係がない処理を省略する処理省略手段と、を備え、
前記テストベンチは、
前記モデルの前記フラグ設定部に対して前記処理省略用のフラグを設定するための指示を出すテストシナリオを備える、
ことを特徴とする機能検証装置。
前記フラグ設定部に処理省略用のフラグが設定されている場合に前記処理省略手段により処理が省略される所定の機能検証には関係がない処理は、カウンタによって所定の時間だけウエイト動作するウエイト処理である、
ことを特徴とする請求項１記載の機能検証装置。
前記フラグ設定部に処理省略用のフラグが設定されている場合に前記処理省略手段により処理が省略される所定の機能検証には関係がない処理は、外部回路に対するコマンドの自動発行処理である、
ことを特徴とする請求項１記載の機能検証装置。
前記フラグ設定部に処理省略用のフラグが設定されている場合に前記処理省略手段により処理が省略される所定の機能検証には関係がない処理は、カウンタによって所定の時間だけウエイト動作するウエイト処理と外部回路に対するコマンドの自動発行処理との少なくともいずれか一方を選択可能である、
ことを特徴とする請求項１記載の機能検証装置。
ハードウェア記述言語により設計されたモデルに対する各種のシミュレーションを行うテストベンチにおいて、
前記モデルのＩ／Ｆ系バスに応答もしくはアクセスするためのバスモデルと、
前記モデルにバス接続される仮想的なＣＰＵであるＣＰＵバスモデルと、
前記モデルの所定の機能検証には関係がない処理の省略を示す処理省略用のフラグが設定されるフラグ設定部に対し、前記処理省略用のフラグを設定するための指示を出すテストシナリオと、
を備えることを特徴とするテストベンチ。
前記モデルの前記フラグ設定部に対して前記処理省略用のフラグを設定するための指示が出される所定の機能検証には関係がない処理は、カウンタによって所定の時間だけウエイト動作するウエイト処理である、
ことを特徴とする請求項５記載のテストベンチ。
前記モデルの前記フラグ設定部に対して前記処理省略用のフラグを設定するための指示が出される所定の機能検証には関係がない処理は、外部回路に対するコマンドの自動発行処理である、
ことを特徴とする請求項５記載のテストベンチ。
前記モデルの前記フラグ設定部に対して前記処理省略用のフラグを設定するための指示が出される所定の機能検証には関係がない処理は、カウンタによって所定の時間だけウエイト動作するウエイト処理と外部回路に対するコマンドの自動発行処理との少なくともいずれか一方である、
ことを特徴とする請求項５記載のテストベンチ。
ハードウェア記述言語により設計され、テストベンチを用いたシミュレーション結果に基づいて機能検証が行われるモデルにおいて、
所定の機能検証には関係がない処理の省略を示す処理省略用のフラグが、前記テストベンチのテストシナリオからの指示により設定されるフラグ設定部と、
各種の機能検証の度に、前記フラグ設定部に設定されているフラグを確認するフラグ確認手段と、
このフラグ確認手段により前記フラグ設定部に処理省略用のフラグが設定されている場合には、所定の機能検証には関係がない処理を省略する処理省略手段と、
を備えることを特徴とするハードウェア記述言語により設計されたモデル。
前記フラグ設定部に処理省略用のフラグが設定されている場合に前記処理省略手段により処理が省略される所定の機能検証には関係がない処理は、カウンタによって所定の時間だけウエイト動作するウエイト処理である、
ことを特徴とする請求項９記載のハードウェア記述言語により設計されたモデル。
前記フラグ設定部に処理省略用のフラグが設定されている場合に前記処理省略手段により処理が省略される所定の機能検証には関係がない処理は、外部回路に対するコマンドの自動発行処理である、
ことを特徴とする請求項９記載のハードウェア記述言語により設計されたモデル。
前記フラグ設定部に処理省略用のフラグが設定されている場合に前記処理省略手段により処理が省略される所定の機能検証には関係がない処理は、カウンタによって所定の時間だけウエイト動作するウエイト処理と外部回路に対するコマンドの自動発行処理との少なくともいずれか一方を選択可能である、
ことを特徴とする請求項９記載のハードウェア記述言語により設計されたモデル。
ハードウェア記述言語により設計されたモデルに対する各種のシミュレーションをコンピュータに実行させるコンピュータに読取り可能なシミュレータプログラムにおいて、
前記モデルのＩ／Ｆ系バスに応答もしくはアクセスするバスモデルを生成する機能と、
前記モデルにバス接続される仮想的なＣＰＵであるＣＰＵバスモデルを生成する機能と、
前記モデルの所定の機能検証には関係がない処理の省略を示す処理省略用のフラグが設定されるフラグ設定部に対し、前記処理省略用のフラグを設定するための指示を出すテストシナリオを生成する機能と、
を前記コンピュータに実行させることを特徴とするシミュレータプログラム。
ハードウェア記述言語により設計されたモデルに対する各種のシミュレーションをコンピュータに実行させるコンピュータに読取り可能なシミュレータプログラムを格納した記憶媒体において、
前記モデルのＩ／Ｆ系バスに応答もしくはアクセスするバスモデルを生成する機能と、
前記モデルにバス接続される仮想的なＣＰＵであるＣＰＵバスモデルを生成する機能と、
前記モデルの所定の機能検証には関係がない処理の省略を示す処理省略用のフラグが設定されるフラグ設定部に対し、前記処理省略用のフラグを設定するための指示を出すテストシナリオを生成する機能と、
を前記コンピュータに実行させるシミュレータプログラムを格納したことを特徴とする記憶媒体。