JP4286201B2 - テストベンチシステム及びプログラム - Google Patents
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Description
をコンピュータに実行させることを特徴とするプログラムである。
次に、ASIC100の検証処理である検証シミュレーションを図3及び図4に基づいて説明する。図3に示すように、検証シミュレーションでは、テストシナリオ505に基づいてCPUモデル501によってASIC100に制御命令が入力される(a)。ASIC100は、制御命令に応じてメモリモデル503へのアクセス動作を実行し、アクセス要求元からのアクセス要求をメモリモデル呼出モデル504に入力する(b)。
100 ASIC(回路)
106 メモリアービタ
107a DMAC(アクセス要求元)
107c DMAC(アクセス要求元)
107e DMAC(アクセス要求元)
501 CPUモデル(アクセス要求元)
400 メモリシステム(メモリ)
503 メモリモデル
504 I/Fバスモデル
Claims (6)
- 複数のアクセス要求元からのメモリに対するアクセス要求に応じて前記メモリに対するアクセス動作を実行する回路の検証処理で用いられるテストベンチシステムにおいて、
複数の前記アクセス要求元に対応した複数のメモリモデルと、
前記メモリへのアクセス動作が有った場合、アクセス要求元に応じて前記メモリモデルを呼び出す機能を前記検証処理で実行させる手段と、
を備えることを特徴とするテストベンチシステム。 - 前記手段は、前記回路が有するメモリアービタが有するアクセス要求元情報に基づいて前記メモリモデルを呼び出す機能を前記検証処理で実行させることを特徴とする請求項1記載のテストベンチシステム。
- 前記手段は、アクセス要求元のアドレス情報に基づいて前記メモリモデルを呼び出す機能を前記検証処理で実行させることを特徴とする請求項1記載のテストベンチシステム。
- 複数のアクセス要求元からのメモリに対するアクセス要求に応じて前記メモリに対するアクセス動作を実行する回路の検証処理で用いられるテストベンチシステムをコンピュータに実行させるプログラムにおいて、
複数の前記アクセス要求元に対応した複数のメモリモデルと、
前記メモリへのアクセス動作が有った場合、アクセス要求元に応じて前記メモリモデルを呼び出す機能を前記検証処理で実行させる手段と、
をコンピュータに実行させることを特徴とするプログラム。 - 前記手段は、前記回路が有するメモリアービタが有するアクセス要求元情報に基づいて前記メモリモデルを呼び出す機能を前記検証処理で実行させることを特徴とする請求項4記載のプログラム。
- 前記手段は、アクセス要求元のアドレス情報に基づいて前記メモリモデルを呼び出す機能を前記検証処理で実行させることを特徴とする請求項4記載のプログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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