JP2006023764A

JP2006023764A - Electro-optical device

Info

Publication number: JP2006023764A
Application number: JP2005234465A
Authority: JP
Inventors: Hiroshi Hirayama; 浩志平山; Hayato Nakanishi; 早人中西
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-02-20
Filing date: 2005-08-12
Publication date: 2006-01-26
Anticipated expiration: 2023-12-24
Also published as: JP3945525B2

Abstract

<P>PROBLEM TO BE SOLVED: To make an interconnect region (for example, a picture frame) smaller. <P>SOLUTION: The electro-optical device has electro-optical elements 60 provided in a pixel region 12 of a substrate 10, pixel electrodes 70, a common electrode 72, interconnects 44, 46, and 48 electrically connected with the pixel electrodes 70, a conductive section 74 electrically connected with the common electrode 72, a common interconnect 30, 32 and 34 electrically connected with the interconnects 44, 46 and 48, and a side interconnect 22. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、電気光学装置に関する。 The present invention relates to an electro-optical device.

エレクトロルミネセンスパネルのような多数の配線を有する装置では、全ての配線を一枚の基板に形成する場合、配線領域（例えば、基板の周縁部の額縁と呼ばれる領域）が広くなり、基板が大型化する。したがって、配線領域（例えば額縁）を小さくすることが要求されている。
特開平１１−２４６０６号公報 In an apparatus having a large number of wirings such as an electroluminescence panel, when all the wirings are formed on a single substrate, a wiring region (for example, a region called a frame at the peripheral edge of the substrate) becomes wide, and the substrate is large. Turn into. Therefore, it is required to reduce the wiring area (for example, the frame).
Japanese Patent Laid-Open No. 11-24606

本発明の目的は、配線領域（例えば額縁）を小さくすることにある。 An object of the present invention is to reduce a wiring area (for example, a frame).

本発明は、
基板と、前記基板の画素領域に設けられた複数の画素電極と、前記複数の画素電極の各々に対して設けられた複数の電気光学素子と、前記複数の電気光学素子に対して共通に設けられた共通電極とを含み、前記複数の電気光学素子の各々は、前記複数の画素電極の当該電気光学素子に対応する画素電極及び前記共通電極のそれぞれに印加される電圧によって駆動される電気光学装置であって、
前記基板上の前記画素領域の外側には、
前記複数の画素電極に電気的に接続された複数の配線と、
前記共通電極に電気的に接続された導電部と、
前記複数の配線に電気的に接続された複数の共通配線と、
前記複数の共通配線と接続される第１の外部端子と、前記導通部に接続される第２の外部端子とを具備し、
前記第１の外部端子と前記第２の外部端子は前記基板の一辺に沿って配置されてなり、
前記第２の外部端子から前記画素領域の方向に延びる第１の部分と、前記第１の部分から屈曲して前記画素領域の幅方向に、前記一辺と前記画素領域の間に延びて前記導電部と接触する第２の部分とをからなるサイド配線と、
を有し、
前記第１の部分と前記第１の部分に接続される前記外部端子は、前記共通配線に対して前記画素領域の幅方向における外側に配置されてなる。 The present invention
A substrate, a plurality of pixel electrodes provided in a pixel region of the substrate, a plurality of electro-optic elements provided for each of the plurality of pixel electrodes, and a common provision for the plurality of electro-optic elements Each of the plurality of electro-optic elements is driven by a voltage applied to each of the pixel electrode corresponding to the electro-optic element of the plurality of pixel electrodes and the common electrode. A device,
Outside the pixel area on the substrate,
A plurality of wirings electrically connected to the plurality of pixel electrodes;
A conductive portion electrically connected to the common electrode;
A plurality of common wirings electrically connected to the plurality of wirings;
A first external terminal connected to the plurality of common wires, and a second external terminal connected to the conducting portion,
The first external terminal and the second external terminal are arranged along one side of the substrate,
A first portion extending from the second external terminal in the direction of the pixel region; and bending from the first portion and extending in the width direction of the pixel region between the one side and the pixel region. A side wiring comprising a second part that contacts the part;
Have
The first portion and the external terminal connected to the first portion are disposed outside the common wiring in the width direction of the pixel region.

本発明は、
基板と、前記基板の画素領域に設けられた複数の画素電極と、前記複数の画素電極の各々に対して設けられた複数の電気光学素子と、前記複数の電気光学素子に対して共通に設けられた共通電極と、を含み、前記複数の電気光学素子の各々は、前記複数の画素電極の当該電気光学素子に対応する画素電極及び前記共通電極のそれぞれに印加される電圧によって駆動される電気光学装置であって、
前記基板上の前記画素領域の外側には、
前記複数の画素電極に電気的に接続された複数の配線と、
前記共通電極に電気的に接続された導電部と、
前記複数の配線に電気的に接続された複数の共通配線と、
前記共通配線に接続される複数の第１の外部端子と、前記導電部に接続される第２の外部端子とを具備し、
前記第１の外部端子と前記第２の外部端子は前記基板の一辺に沿って配置されてなり、
前記第２の外部端子から前記画素領域の方向に延びる第１の部分と、前記第１の部分から屈曲して前記画素領域の幅方向に延びて前記導電部と接触する第２の部分とからなるサイド配線とを有し、
前記第２の外部端子は前記１の外部端子よりも前記画素領域の幅方向において、前記画素領域の幅方向における外側に配置されてなる。 The present invention
A substrate, a plurality of pixel electrodes provided in a pixel region of the substrate, a plurality of electro-optic elements provided for each of the plurality of pixel electrodes, and a common provision for the plurality of electro-optic elements Each of the plurality of electro-optical elements is driven by a voltage applied to each of the pixel electrode corresponding to the electro-optical element of the plurality of pixel electrodes and the common electrode. An optical device,
Outside the pixel area on the substrate,
A plurality of wirings electrically connected to the plurality of pixel electrodes;
A conductive portion electrically connected to the common electrode;
A plurality of common wirings electrically connected to the plurality of wirings;
A plurality of first external terminals connected to the common wiring; and a second external terminal connected to the conductive portion;
The first external terminal and the second external terminal are arranged along one side of the substrate,
A first portion extending from the second external terminal in the direction of the pixel region; and a second portion bent from the first portion and extending in the width direction of the pixel region to contact the conductive portion. Side wiring and
The second external terminal is arranged outside the first external terminal in the width direction of the pixel region in the width direction of the pixel region.

以下、本発明の実施の形態について図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る電気光学装置を説明する図であり、図２は、電気光学装置の詳細を示す図である。図１に示す電気光学装置１は、有機ＥＬ（Electroluminescence）装置（例えば有機ＥＬパネル）である。電気光学装置１には、基板（例えばフレキシブル基板）２が取り付けられ、電気的に接続されている。その取り付け及び電気的接続には、異方性導電フィルムや異方性導電ペーストなどの異方性導電材料を使用してもよい。電気的に接続とは、接触することも含む。このことは以下の説明でも同じである。基板２は配線基板であって、図示しない配線パターン及び端子が形成されている。基板２には、集積回路チップ（あるいは半導体チップ）３が実装されている。集積回路チップ３は、電源回路や制御回路等を有していてもよい。その実装には、ＴＡＢ（Tape Automated Bonding）又はＣＯＦ(Chip On Film)を適用してもよく、そのパッケージ形態は、ＴＣＰ（Tape Carrier Package）であってもよい。集積回路チップ３が実装された基板２を有する電気光学装置１を電子モジュール（例えば、液晶モジュールやＥＬモジュール等の表示モジュール）ということができる。 (First embodiment)
FIG. 1 is a diagram illustrating an electro-optical device according to a first embodiment of the present invention, and FIG. 2 is a diagram illustrating details of the electro-optical device. An electro-optical device 1 shown in FIG. 1 is an organic EL (Electroluminescence) device (for example, an organic EL panel). A substrate (for example, a flexible substrate) 2 is attached to the electro-optical device 1 and is electrically connected thereto. An anisotropic conductive material such as an anisotropic conductive film or an anisotropic conductive paste may be used for the attachment and electrical connection. Electrical connection includes contact. This also applies to the following description. The substrate 2 is a wiring substrate on which wiring patterns and terminals (not shown) are formed. An integrated circuit chip (or semiconductor chip) 3 is mounted on the substrate 2. The integrated circuit chip 3 may have a power supply circuit, a control circuit, and the like. For the mounting, TAB (Tape Automated Bonding) or COF (Chip On Film) may be applied, and the package form may be TCP (Tape Carrier Package). The electro-optical device 1 having the substrate 2 on which the integrated circuit chip 3 is mounted can be referred to as an electronic module (for example, a display module such as a liquid crystal module or an EL module).

電気光学装置１は、基板１０を有する。基板１０は、リジッド基板（例えばガラス基板、シリコン基板）であってもよいし、フレキシブル基板（例えばフィルム基板）であってもよい。基板１０は、光透過性を有していてもよいし、遮光性を有していてもよい。例えば、ボトムエミッション（又はバックエミッション）型の表示装置（例えば有機ＥＬパネル）では、光透過性の基板１０を使用し、基板１０の側から光を取り出してもよい。トップエミッション型の有機ＥＬパネルでは、遮光性の基板１０を使用してもよい。なお、基板１０は、プレート形状のものに限定されるものではなく、それ以外の形状であっても、他の部材を支持できるものを含む。 The electro-optical device 1 has a substrate 10. The substrate 10 may be a rigid substrate (for example, a glass substrate or a silicon substrate) or a flexible substrate (for example, a film substrate). The board | substrate 10 may have a light transmittance and may have a light-shielding property. For example, in a bottom emission (or back emission) type display device (for example, an organic EL panel), a light transmissive substrate 10 may be used, and light may be extracted from the substrate 10 side. In the top emission type organic EL panel, a light-shielding substrate 10 may be used. In addition, the board | substrate 10 is not limited to a plate-shaped thing, Even if it is other shapes, the thing which can support another member is included.

基板１０は、画素領域（例えば表示領域）１２を含む。基板１０には、１つ又は複数の駆動回路（例えば走査線駆動回路）１４が設けられてもよい。駆動回路１４は、画素領域１２での動作（例えば表示動作）を駆動する。一対の駆動回路１４が画素領域１２の両隣に配置されていてもよい。基板１０には、補助回路１６が設けられてもよい。補助回路１６は、画素領域１２での動作（例えば表示動作）が正常になされるかどうかを検査するための検査回路であってもよいし、画素領域１２での動作速度（表示速度）を速めるためのプリチャージ回路であってもよい。駆動回路１４及び補助回路１６の少なくとも一方は、基板１０上にポリシリコン膜などを使用して形成されたものであってもよいし、基板１０上に実装された集積回路チップであってもよい。なお、基板１０の外部にある集積回路チップ３が、画素領域１２での動作駆動を制御するようになっていてもよい。 The substrate 10 includes a pixel region (for example, a display region) 12. The substrate 10 may be provided with one or a plurality of driving circuits (for example, a scanning line driving circuit) 14. The drive circuit 14 drives an operation (for example, a display operation) in the pixel region 12. A pair of drive circuits 14 may be arranged on both sides of the pixel region 12. An auxiliary circuit 16 may be provided on the substrate 10. The auxiliary circuit 16 may be an inspection circuit for inspecting whether an operation (for example, a display operation) in the pixel region 12 is normally performed, or increases an operation speed (display speed) in the pixel region 12. It may be a precharge circuit. At least one of the drive circuit 14 and the auxiliary circuit 16 may be formed on the substrate 10 using a polysilicon film or the like, or may be an integrated circuit chip mounted on the substrate 10. . The integrated circuit chip 3 outside the substrate 10 may be configured to control operation driving in the pixel region 12.

基板１０には、複数の外部端子２０が形成されていてもよい。複数の外部端子２０は、基板１０の一辺に沿って配列されていてもよい。外部端子２０は、端部領域１８に設けられている。端部領域１８は、画素領域１２の外側を通る直線Ｌ（図２参照）によって画素領域１２側の領域から区別された領域である。端部領域１８は、基板１０の周縁領域の一部である。端部領域の定義は、以下の説明でも同じである。画素領域１２は基板１０の中央領域（周縁領域を除く領域）であってもよい。 A plurality of external terminals 20 may be formed on the substrate 10. The plurality of external terminals 20 may be arranged along one side of the substrate 10. The external terminal 20 is provided in the end region 18. The end region 18 is a region that is distinguished from the region on the pixel region 12 side by a straight line L (see FIG. 2) that passes outside the pixel region 12. The end region 18 is a part of the peripheral region of the substrate 10. The definition of the end region is the same in the following description. The pixel region 12 may be a central region (region excluding the peripheral region) of the substrate 10.

基板１０には、複数本又は１本のサイド配線（例えば陰極線）２２が形成されていてもよい。サイド配線２２は、端部領域（例えば外部端子２０が設けられた端部領域）１８に設けられていてもよい。サイド配線２２は、２つ以上の外部端子２０に電気的に接続されていてもよい。サイド配線２２は、外部端子２０から画素領域１２の方向に延びる第１の部分２４を有していてもよい。サイド配線２２は、第１の部分２４から屈曲して画素領域１２の幅方向に延びる第２の部分２６を有していてもよい。第２の部分２６は、導電部７４（図４参照）と電気的に接続されていてもよい。 A plurality of or one side wiring (for example, cathode line) 22 may be formed on the substrate 10. The side wiring 22 may be provided in an end region 18 (for example, an end region in which the external terminal 20 is provided) 18. The side wiring 22 may be electrically connected to two or more external terminals 20. The side wiring 22 may have a first portion 24 that extends from the external terminal 20 in the direction of the pixel region 12. The side wiring 22 may have a second portion 26 that is bent from the first portion 24 and extends in the width direction of the pixel region 12. The second portion 26 may be electrically connected to the conductive portion 74 (see FIG. 4).

基板１０には、１本又は複数本の共通配線（例えば共通陽極線）３０，３２，３４が形成されていてもよい。共通配線３０，３２，３４は、端部領域（例えばサイド配線２２が設けられた端部領域又は外部端子２０が設けられた端部領域）１８に設けられていてもよい。共通配線３０，３２，３４のそれぞれ又はいずれか１つは、２つ以上の外部端子２０に電気的に接続されていてもよい。共通配線３０，３２，３４のそれぞれ又はいずれか１つは、外部端子２０から画素領域１２の方向に延びる第１の部分３６を有していてもよい。共通配線３０，３２，３４のそれぞれ又はいずれか１つは、第１の部分３６から屈曲して画素領域１２の幅方向に延びる第２の部分３８を有していてもよい。共通配線３０，３２，３４のうちいずれか１つ（例えば共通配線３０）の第１の部分３６は、他の１つ（例えば共通配線３２又は３４）の第１の部分３６の外側（基板１０の端部に近い位置）に配置されてもよい。共通配線３０，３２，３４のうちいずれか１つ（例えば共通配線３０（詳しくはその第２の部分３８））は、他の１つ（例えば共通配線３２又は３４（詳しくはその第２の部分３８））よりも画素領域１２の近くに配置されてもよい
共通配線３０，３２，３４は、複数の配線４４，４６，４８（図２参照）と電気的に接続されていてもよい。共通配線３０，３２，３４の本数（例えば３）は、複数の配線４４，４６，４８の本数（例えば３×ｎ（ｎ＝２，３，４，・・・））よりも少なくてもよい。共通配線３０，３２，３４のそれぞれに、配線４４，４６，４８の１グループが電気的に接続されていてもよい。 One or a plurality of common wirings (for example, common anode lines) 30, 32, and 34 may be formed on the substrate 10. The common wirings 30, 32, and 34 may be provided in an end region 18 (for example, an end region in which the side wiring 22 is provided or an end region in which the external terminal 20 is provided) 18. Each or any one of the common wires 30, 32, 34 may be electrically connected to two or more external terminals 20. Each or any one of the common wirings 30, 32, 34 may have a first portion 36 that extends from the external terminal 20 in the direction of the pixel region 12. Each or any one of the common wirings 30, 32, and 34 may have a second portion 38 that is bent from the first portion 36 and extends in the width direction of the pixel region 12. The first portion 36 of any one of the common wires 30, 32, 34 (for example, the common wire 30) is outside the first portion 36 of the other one (for example, the common wire 32 or 34) (the substrate 10). It may be arranged at a position close to the end of. One of the common wires 30, 32, 34 (for example, the common wire 30 (specifically, the second portion 38)) is the other one (eg, the common wire 32 or 34 (specifically, the second portion thereof). The common wirings 30, 32, and 34 that may be disposed closer to the pixel region 12 than 38)) may be electrically connected to a plurality of wirings 44, 46, and 48 (see FIG. 2). The number of common wirings 30, 32, 34 (for example, 3) may be smaller than the number of the plurality of wirings 44, 46, 48 (for example, 3 × n (n = 2, 3, 4,...)). . One group of wirings 44, 46, and 48 may be electrically connected to each of the common wirings 30, 32, and 34.

サイド配線２２（例えばその第２の部分２６）は、共通配線３０，３２，３４（例えばそれぞれの第２の部分３８）よりも画素領域１２に近い位置に配置されていてもよい。また、サイド配線２２は、共通配線３０，３２，３４の外側に、あるいは、共通配線３０，３２，３４を囲むように形成されていてもよい。詳しくは、サイド配線２２の第１の部分２４が、共通配線３０，３２，３４のそれぞれの第１の部分３６よりも外側（基板１０の端部に近い位置）に形成されていてもよい。 The side wiring 22 (for example, the second portion 26) may be disposed at a position closer to the pixel region 12 than the common wirings 30, 32, and 34 (for example, the respective second portions 38). Further, the side wiring 22 may be formed outside the common wirings 30, 32, 34 or so as to surround the common wirings 30, 32, 34. Specifically, the first portion 24 of the side wiring 22 may be formed on the outer side (position close to the end portion of the substrate 10) than the first portion 36 of each of the common wirings 30, 32, 34.

電気光学装置１（例えば基板１０）は、複数層の導電パターンを含む多層構造を有する。図３（Ａ）〜図３（Ｃ）は、下から上への順に、各層の導電パターンを示す図である。図４は、図２のIV−IV線断面図である。 The electro-optical device 1 (for example, the substrate 10) has a multilayer structure including a plurality of conductive patterns. FIG. 3A to FIG. 3C are diagrams showing conductive patterns of each layer in order from the bottom to the top. 4 is a cross-sectional view taken along line IV-IV in FIG.

サイド配線２２は、２層以上の導電パターンの積層部分を含む。例えば、図４に示すように、導電パターン４１（図３（Ａ）参照）の一部と、その上の導電パターン４２（図３（Ｂ）参照）の一部と、さらにその上の導電パターン４３（図３（Ｃ）参照）の一部と、の積層部分によってサイド配線２２の少なくとも一部が構成されている。こうすることで、サイド配線２２を少なくとも部分的に厚く形成することができ、電気的抵抗を減らすことができる。この内容は、外部端子２０及び共通配線３０，３２，３４の少なくとも一方についても適用することができる。なお、導電パターン４１は、その一部を除いて絶縁体（絶縁層）４０に覆われている（図５参照）。また、導電パターン４３は、その一部を除いて絶縁体（絶縁層）４９に覆われている（図４参照）。 The side wiring 22 includes a laminated portion of two or more conductive patterns. For example, as shown in FIG. 4, a part of the conductive pattern 41 (see FIG. 3A), a part of the conductive pattern 42 thereon (see FIG. 3B), and a conductive pattern thereon. 43 (see FIG. 3C) and at least a part of the side wiring 22 is constituted by a laminated portion. By doing so, the side wiring 22 can be formed at least partially thick, and the electrical resistance can be reduced. This content can also be applied to at least one of the external terminal 20 and the common wirings 30, 32, and 34. The conductive pattern 41 is covered with an insulator (insulating layer) 40 except for a part thereof (see FIG. 5). The conductive pattern 43 is covered with an insulator (insulating layer) 49 except for a part thereof (see FIG. 4).

図５は、図２のＶ−Ｖ線断面図である。基板１０には、共通配線３０，３２，３４に電気的に接続された複数の配線（例えば陽極線）４４，４６，４８が形成されている。配線４４，４６，４８のそれぞれは、共通配線３０，３２，３４のうちいずれか１つの第２の部分３８に電気的に接続されている。マトリクス状に配列された画素を有するマトリクス表示装置では、配線４４，４６，４８の数は、画素の列数と同じでもよい。配線４４，４６，４８のそれぞれは、２層以上の導電パターンのそれぞれの一部によって形成されてもよい。例えば、導電パターン４１（図３（Ａ）参照）の一部とその上の導電パターン４２（図３（Ｂ）参照）の一部とが電気的に接続され、導電パターン４２（図３（Ｂ）参照）の一部とその上の導電パターン４３（図３（Ｃ）参照）の一部とが電気的に接続されて、配線４４，４６，４８が構成されてもよい。 5 is a cross-sectional view taken along line VV in FIG. A plurality of wires (for example, anode wires) 44, 46, and 48 that are electrically connected to the common wires 30, 32, and 34 are formed on the substrate 10. Each of the wirings 44, 46, 48 is electrically connected to any one second portion 38 of the common wirings 30, 32, 34. In a matrix display device having pixels arranged in a matrix, the number of wirings 44, 46, and 48 may be the same as the number of columns of pixels. Each of the wirings 44, 46, and 48 may be formed by a part of each of two or more conductive patterns. For example, a part of the conductive pattern 41 (see FIG. 3A) and a part of the conductive pattern 42 on the conductive pattern 41 (see FIG. 3B) are electrically connected to each other, and the conductive pattern 42 (see FIG. 3B). )) And a part of the conductive pattern 43 thereon (see FIG. 3C) may be electrically connected to form the wirings 44, 46, and 48.

共通配線３０，３２，３４のそれぞれは、配線４４，４６，４８のうちいずれかのグループの配線と電気的に接続されるが、残りのグループの配線とは電気的に接続されない。例えば、第１グループの配線４４が共通配線３０に電気的に接続され、第２グループの配線４６が共通配線３２に電気的に接続され、第３グループの配線４８が共通配線３４に電気的に接続されてもよい。その場合、共通配線３０は第２及び第３のグループの配線４６，４８には電気的に接続されず、共通配線３２は第１及び第３のグループの配線４４，４８には電気的に接続されず、共通配線３４は第１及び第２のグループの配線４４，４６には電気的に接続されない。 Each of the common wirings 30, 32, and 34 is electrically connected to the wiring of any group among the wirings 44, 46, and 48, but is not electrically connected to the wirings of the remaining groups. For example, the first group wiring 44 is electrically connected to the common wiring 30, the second group wiring 46 is electrically connected to the common wiring 32, and the third group wiring 48 is electrically connected to the common wiring 34. It may be connected. In this case, the common wiring 30 is not electrically connected to the second and third group wirings 46 and 48, and the common wiring 32 is electrically connected to the first and third group wirings 44 and 48. The common wiring 34 is not electrically connected to the wirings 44 and 46 of the first and second groups.

配線４４，４６，４８と共通配線３０，３２，３４とは立体交差するように配置してもよい。その場合、オーバーラップする部分のうち、電気的に接続すべき部分間にコンタクト部を設け、電気的に接続させない部分間には絶縁体（絶縁層）４０を設ける。例えば、配線４４，４６，４８と共通配線３０，３２，３４とを電気的に接続する第１のコンタクト部５０を、図３（Ｂ）に示す導電パターン４２の一部によって形成してもよい。その場合、導電パターン４２とは異なる層（例えば隣接する上下層）に位置する導電パターン４１，４３（図３（Ａ）及び図３（Ｃ）参照）の両方の部分によって、配線４４，４６，４８及び共通配線３０，３２，３４のオーバーラップする部分を形成してもよい。本実施の形態では、共通配線３０，３２，３４の下を通るように配線４４，４６，４８を形成してある。共通配線３０，３２，３４のそれぞれと配線４４，４６，４８のいずれか１つとの第１のコンタクト部５０は、端部領域（例えば外部端子２０が設けられた端部領域）１８に位置する。 The wirings 44, 46, and 48 and the common wirings 30, 32, and 34 may be arranged so as to cross three-dimensionally. In that case, a contact part is provided between the parts which should be electrically connected among the overlapping parts, and the insulator (insulating layer) 40 is provided between the parts which are not electrically connected. For example, the first contact portion 50 that electrically connects the wirings 44, 46, 48 and the common wirings 30, 32, 34 may be formed by a part of the conductive pattern 42 shown in FIG. . In that case, the wirings 44, 46, and 44 are formed by both portions of the conductive patterns 41 and 43 (see FIGS. 3A and 3C) located in a layer different from the conductive pattern 42 (for example, adjacent upper and lower layers). 48 and the common wirings 30, 32, and 34 may be overlapped. In the present embodiment, the wirings 44, 46 and 48 are formed so as to pass under the common wirings 30, 32 and 34. The first contact portion 50 of each of the common wires 30, 32, and 34 and any one of the wires 44, 46, and 48 is located in the end region (for example, the end region provided with the external terminal 20) 18. .

配線４４，４６，４８は、サイド配線２２と立体交差するように配置してもよい。その場合、オーバーラップする部分間には絶縁体（絶縁層）４０を設ける。例えば、積層された複数層又は１層を飛び越した層に位置する複数の導電パターン４１，４３（図３（Ａ）及び図３（Ｃ）参照）の両方の部分によって、配線４４，４６，４８及びサイド配線２２のオーバーラップする部分を形成してもよい。本実施の形態では、サイド配線２２の下を通るように配線４４，４６，４８を形成してある。これによれば、配線４４，４６，４８、絶縁体（絶縁層）４０及びサイド配線２２によってキャパシタを形成することができ、配線４４，４６，４８の急激な電圧降下を防止することができる。 The wirings 44, 46 and 48 may be arranged so as to intersect the side wiring 22 three-dimensionally. In that case, an insulator (insulating layer) 40 is provided between the overlapping portions. For example, the wirings 44, 46, and 48 are formed by both portions of the plurality of conductive patterns 41 and 43 (see FIG. 3A and FIG. 3C) positioned in a plurality of stacked layers or a layer that jumps over one layer. In addition, overlapping portions of the side wirings 22 may be formed. In the present embodiment, wirings 44, 46 and 48 are formed so as to pass under the side wiring 22. According to this, a capacitor can be formed by the wirings 44, 46, 48, the insulator (insulating layer) 40 and the side wiring 22, and a rapid voltage drop of the wirings 44, 46, 48 can be prevented.

図６は、図２のVI−VI線断面図である。基板１０には、複数本の配線（例えば信号線）５２が形成されている。配線５２は、２層以上の導電パターンのそれぞれの一部によって形成されてもよい。例えば、導電パターン４１（図３（Ａ）参照）の一部とその上の導電パターン４２（図３（Ｂ）参照）の一部とが電気的に接続され、導電パターン４２（図３（Ｂ）参照）の一部とその上の導電パターン４３（図３（Ｃ）参照）の一部とが電気的に接続されて、配線５２が構成されてもよい。 6 is a cross-sectional view taken along line VI-VI in FIG. A plurality of wirings (for example, signal lines) 52 are formed on the substrate 10. The wiring 52 may be formed by a part of each of two or more conductive patterns. For example, a part of the conductive pattern 41 (see FIG. 3A) and a part of the conductive pattern 42 on the conductive pattern 41 (see FIG. 3B) are electrically connected to each other, and the conductive pattern 42 (see FIG. 3B). )) And a part of the conductive pattern 43 thereon (see FIG. 3C) may be electrically connected to form the wiring 52.

配線５２は、サイド配線２２及び共通配線３０，３２，３４と立体交差するように配置してもよい。その場合、オーバーラップする部分間には絶縁体（絶縁層）４０を設ける。例えば、積層された複数層又は１層を飛び越した層に位置する複数の導電パターン４１，４３（図３（Ａ）及び図３（Ｃ）参照）の両方の部分によって、配線５２及びサイド配線２２のオーバーラップする部分と、配線５２及び共通配線３０，３２，３４のオーバーラップする部分と、を形成してもよい。本実施の形態では、サイド配線２２及び共通配線３０，３２，３４の下を通るように配線５２を形成してある。配線５２を、サイド配線２２（又は共通配線３０，３２，３４）から離して、両者間にキャパシタを形成しない、あるいはキャパシタの影響を小さくしてもよい。そうすることで、配線５２を流れる信号に対する容量インピーダンスを小さくすることができる。 The wiring 52 may be disposed so as to three-dimensionally intersect the side wiring 22 and the common wirings 30, 32, and 34. In that case, an insulator (insulating layer) 40 is provided between the overlapping portions. For example, the wiring 52 and the side wiring 22 are formed by both portions of the plurality of conductive patterns 41 and 43 (see FIG. 3A and FIG. 3C) positioned in a plurality of stacked layers or a layer that jumps over one layer. The overlapping portion and the overlapping portion of the wiring 52 and the common wirings 30, 32, and 34 may be formed. In the present embodiment, the wiring 52 is formed so as to pass under the side wiring 22 and the common wirings 30, 32, 34. The wiring 52 may be separated from the side wiring 22 (or the common wiring 30, 32, 34) so that no capacitor is formed between them or the influence of the capacitor may be reduced. By doing so, the capacitance impedance for the signal flowing through the wiring 52 can be reduced.

基板１０には、複数本の配線（例えば走査線）５４が形成されている。配線５４は、駆動回路（例えば走査線駆動回路）１４に電気的に接続されている。配線５４のそれぞれの端部に駆動回路１４が電気的に接続されてもよい。配線５４と配線４４，４６，４８，５２とで、マトリクス領域を区画してもよい。配線５４は、配線４４，４６，４８，５２と立体交差するように配置してもよい。その場合、オーバーラップする部分間には絶縁体（絶縁層）４０を設ける。例えば、積層された複数層又は１層を飛び越える層に位置する複数の導電パターン４１，４３（図３（Ａ）及び図３（Ｃ）参照）の両方の部分によって、配線５４及び配線４４，４６，４８，５２のオーバーラップする部分を形成してもよい。本実施の形態では、配線４４，４６，４８，５２の下を通るように配線５４を形成してある。 A plurality of wirings (for example, scanning lines) 54 are formed on the substrate 10. The wiring 54 is electrically connected to the driving circuit (for example, the scanning line driving circuit) 14. The drive circuit 14 may be electrically connected to each end of the wiring 54. The matrix region may be partitioned by the wiring 54 and the wirings 44, 46, 48, 52. The wiring 54 may be arranged so as to intersect with the wirings 44, 46, 48, 52 three-dimensionally. In that case, an insulator (insulating layer) 40 is provided between the overlapping portions. For example, the wiring 54 and the wirings 44 and 46 are formed by both portions of the plurality of conductive patterns 41 and 43 (see FIGS. 3A and 3C) positioned in a plurality of stacked layers or a layer that jumps over one layer. , 48, 52 may be formed. In the present embodiment, the wiring 54 is formed so as to pass under the wirings 44, 46, 48, 52.

図７は、図２のVII−VII線断面図である。基板１０には、複数の電気光学素子６０が設けられている。電気光学素子６０が設けられた領域が画素領域１２である。複数の電気光学素子６０は、複数の発光色（例えば赤、緑、青）の複数の発光層６２を有する。それぞれの電気光学素子６０は、いずれか１つの発光色の発光層６２を有する。発光層６２を構成する材料は、ポリマー系材料又は低分子系材料あるいは両者を複合的に用いた材料のいずれであってもよい。発光層６２は、電流が流れることで発光する。発光層６２は、発光色に応じて、発光効率が異なっていてもよい。１つの同じ共通配線３０，３２又は３４に電気的に接続された１グループの配線４４，４６又は４８は、同じ発光色の発光層６２に対応している（具体的には電気的に接続されている）。 7 is a cross-sectional view taken along line VII-VII in FIG. A plurality of electro-optic elements 60 are provided on the substrate 10. A region where the electro-optic element 60 is provided is the pixel region 12. The plurality of electro-optical elements 60 include a plurality of light emitting layers 62 of a plurality of light emission colors (for example, red, green, and blue). Each electro-optical element 60 has a light emitting layer 62 of any one light emitting color. The material constituting the light emitting layer 62 may be either a polymer material, a low molecular material, or a material using both in combination. The light emitting layer 62 emits light when a current flows. The light emitting layer 62 may have different light emission efficiency depending on the light emission color. One group of wirings 44, 46, or 48 electrically connected to one common wiring 30, 32, or 34 corresponds to the light emitting layer 62 of the same emission color (specifically, electrically connected). ing).

電気光学素子６０は、第１及び第２のバッファ層６４，６６の少なくとも一方を有していてもよい。第１のバッファ層６４は、発光層６２への正孔注入を安定化させる正孔注入層であってもよいし、正孔注入層を有していてもよい。第１のバッファ層６４は、正孔輸送層を有していてもよい。正孔輸送層は、発光層６２と正孔注入層との間に設けられてもよい。第２のバッファ層６６は、発光層６２への電子注入を安定化させる電子注入層であってもよいし、電子注入層を有していてもよい。第２のバッファ層６６は、電子輸送層を有していてもよい。電子輸送層は、発光層６２と電子注入層との間に設けられてもよい。隣同士の電気光学素子６０は、バンク６８によって区画（電気的に絶縁）されている。 The electro-optical element 60 may include at least one of the first and second buffer layers 64 and 66. The first buffer layer 64 may be a hole injection layer that stabilizes hole injection into the light emitting layer 62 or may include a hole injection layer. The first buffer layer 64 may have a hole transport layer. The hole transport layer may be provided between the light emitting layer 62 and the hole injection layer. The second buffer layer 66 may be an electron injection layer that stabilizes electron injection into the light emitting layer 62 or may have an electron injection layer. The second buffer layer 66 may have an electron transport layer. The electron transport layer may be provided between the light emitting layer 62 and the electron injection layer. The adjacent electro-optical elements 60 are partitioned (electrically insulated) by the banks 68.

基板１０には、複数の画素電極７０が設けられている。それぞれの画素電極７０は、いずれかの電気光学素子６０に電気エネルギーを供給するためのものである。画素電極７０は、電気光学素子６０（例えば第１のバッファ層６４（例えば正孔注入層））に接触していてもよい。それぞれの画素電極７０は、配線４４，４６，４８のいずれかに電気的に接続されている。配線４４，４６，４８のそれぞれは、１グループの画素電極７０に電気的に接続されてもよい。 A plurality of pixel electrodes 70 are provided on the substrate 10. Each pixel electrode 70 is for supplying electric energy to one of the electro-optic elements 60. The pixel electrode 70 may be in contact with the electro-optical element 60 (for example, the first buffer layer 64 (for example, hole injection layer)). Each pixel electrode 70 is electrically connected to one of the wirings 44, 46 and 48. Each of the wirings 44, 46, and 48 may be electrically connected to a group of pixel electrodes 70.

基板１０には、複数又は１つの共通電極７２が設けられている。共通電極７２は、電気光学素子６０に電気エネルギーを供給するためのものである。共通電極７２は、電気光学素子６０（例えば第２のバッファ層６６（例えば電子注入層））に接触していてもよい。共通電極７２は、画素電極７０に対向する部分を有する。共通電極７２は、画素電極７０の上方に配置されてもよい。 A plurality of or one common electrode 72 is provided on the substrate 10. The common electrode 72 is for supplying electric energy to the electro-optical element 60. The common electrode 72 may be in contact with the electro-optical element 60 (for example, the second buffer layer 66 (for example, the electron injection layer)). The common electrode 72 has a portion facing the pixel electrode 70. The common electrode 72 may be disposed above the pixel electrode 70.

共通電極７２は、導電部７４に電気的に接続されている。導電部７４は、画素電極７０と対向しないように設けられてもよい。共通電極７２及び導電部７４は一体的に形成されていてもよい。導電部７４は、サイド配線２２（例えばその第２の部分２６）に電気的に接続されている。導電部７４とサイド配線２２との第２のコンタクト部７６は、端部領域（例えば第１のコンタクト部５０が設けられた端部領域又は外部端子２０が設けられた端部領域）１８に位置していてもよい。なお、導電部７４とサイド配線２２とが接触している場合、両者の接触部が第２のコンタクト部７６である。第２のコンタクト部７６は画素領域１２の幅方向に延びていてもよい。例えば、画素領域１２の幅方向において、両端に位置する画素電極７０の間隔長さと同じ又はそれ以上の長さを有するように第２のコンタクト部７６が形成されていてもよい。このように第２のコンタクト部７６を長くすることで、導電部７４とサイド配線２２との電気的抵抗を小さくすることができる。その結果、サイド配線２２から共通電極７２への電子の流れがスムーズになる。 The common electrode 72 is electrically connected to the conductive portion 74. The conductive portion 74 may be provided so as not to face the pixel electrode 70. The common electrode 72 and the conductive portion 74 may be integrally formed. The conductive portion 74 is electrically connected to the side wiring 22 (for example, the second portion 26 thereof). The second contact portion 76 between the conductive portion 74 and the side wiring 22 is located in an end region (for example, an end region where the first contact portion 50 is provided or an end region where the external terminal 20 is provided) 18. You may do it. When the conductive portion 74 and the side wiring 22 are in contact with each other, the contact portion between them is the second contact portion 76. The second contact portion 76 may extend in the width direction of the pixel region 12. For example, in the width direction of the pixel region 12, the second contact portion 76 may be formed so as to have a length equal to or longer than the distance between the pixel electrodes 70 located at both ends. Thus, by making the second contact portion 76 longer, the electrical resistance between the conductive portion 74 and the side wiring 22 can be reduced. As a result, the flow of electrons from the side wiring 22 to the common electrode 72 becomes smooth.

基板１０には、共通配線３０，３２，３４を覆うように被覆層８０が設けられている。被覆層８０は、１つ又は複数の層で形成してもよい。被覆層８０は、電気的絶縁材料で形成してもよい。被覆層８０の少なくとも表面は酸化物又は窒化物で形成されていてもよい。サイド配線２２（少なくともその第２の部分２６）は、被覆層８０から露出している。 A covering layer 80 is provided on the substrate 10 so as to cover the common wires 30, 32, and 34. The covering layer 80 may be formed of one or more layers. The covering layer 80 may be formed of an electrically insulating material. At least the surface of the coating layer 80 may be formed of an oxide or a nitride. The side wiring 22 (at least the second portion 26) is exposed from the coating layer 80.

共通配線３０，３２，３４の隣（例えば、画素領域１２から離れた位置あるいは基板１０の端部に近い位置）には、図５及び図６に示すように、スペーサ８２が設けられている。スペーサ８２は、共通配線３０，３２，３４、サイド配線２２、配線４４，４６，４８，５２の少なくとも１つと同じ材料で形成されたダミー配線であってもよい。スペーサ８２は被覆層８０の下に形成されている。スペーサ８２を設けることで、共通配線３０，３２，３４の隣の領域で被覆層８０の表面を高くしてある。こうすることで、被覆層８０の表面において、共通配線３０，３２，３４の上方の領域と、スペーサ８２の上方の領域との高さの差（段差）を減らして、あるいはなくしてもよい。または、共通配線３０，３２，３４の上方の領域からスペーサ８２の上方の領域にかけて、被覆層８０の表面の傾斜又は凹凸を減らしてもよいし、平らにしてもよい。 As shown in FIGS. 5 and 6, a spacer 82 is provided next to the common wirings 30, 32, and 34 (for example, a position away from the pixel region 12 or a position near the end of the substrate 10). The spacer 82 may be a dummy wiring formed of the same material as at least one of the common wirings 30, 32, 34, the side wiring 22, and the wirings 44, 46, 48, 52. The spacer 82 is formed under the covering layer 80. By providing the spacer 82, the surface of the coating layer 80 is raised in the region adjacent to the common wires 30, 32, and 34. By doing so, the height difference (step) between the region above the common wires 30, 32, and 34 and the region above the spacer 82 may be reduced or eliminated on the surface of the coating layer 80. Alternatively, the slope or unevenness of the surface of the covering layer 80 may be reduced or flattened from the region above the common wirings 30, 32, and 34 to the region above the spacer 82.

基板１０には、電気光学素子６０の封止部材８４が設けられている。電気光学素子６０の少なくとも一部が水分や酸素等によって劣化しやすい場合には、封止部材８４によって電気光学素子６０を保護することができる。封止部材８４の基板１０（例えば被覆部８０）に対する取付部は、サイド配線２２又は導電部７４を避けて（接触しないように）配置してもよい。そのためには、封止部材８４の取付部を、サイド配線２２及び導電部７４よりも外側（画素領域１２から離れた位置あるいは基板１０の端部に近い位置）に配置してもよい。こうすることで、サイド配線２２又は導電部７４の少なくとも表面が接着剤８５との密着性の低い材料（例えば金属）で形成された場合でも、接着剤８５を使用して、封止部材８４を基板１０（例えば被覆部８０）に確実に固定することができる。なお、被覆部８０は、接着剤８５との密着性が金属よりも高いものであってもよい。 The substrate 10 is provided with a sealing member 84 for the electro-optic element 60. When at least a part of the electro-optical element 60 is easily deteriorated by moisture, oxygen, or the like, the electro-optical element 60 can be protected by the sealing member 84. The attachment portion of the sealing member 84 with respect to the substrate 10 (for example, the covering portion 80) may be disposed avoiding (not contacting) the side wiring 22 or the conductive portion 74. For this purpose, the attachment portion of the sealing member 84 may be disposed outside the side wiring 22 and the conductive portion 74 (a position away from the pixel region 12 or a position close to the end of the substrate 10). By doing so, even when at least the surface of the side wiring 22 or the conductive portion 74 is formed of a material having low adhesion to the adhesive 85 (for example, metal), the sealing member 84 is formed using the adhesive 85. It can be securely fixed to the substrate 10 (for example, the covering portion 80). Note that the covering portion 80 may be higher in adhesiveness with the adhesive 85 than metal.

本実施の形態では、共通配線３０，３２，３４が、サイド配線２２よりも外側（画素領域１２から離れた位置あるいは基板１０の端部に近い位置）に形成されている。したがって、封止部材８４の取付部と共通配線３０，３２，３４の少なくとも一部とをオーバーラップさせることができる。これにより、封止部材８４を小型化することができ、電気光学装置１を小型化することができる。さらに、封止部材８４の取付部は、スペーサ８２の少なくとも一部と共通配線３０，３２，３４の少なくとも一部との両方の上方に位置してもよい。これによれば、被覆層８０の表面において傾斜又は凹凸が小さい領域（例えば平坦領域）に封止部材８４の取付部を配置するので、その良好な取り付けが可能である。 In the present embodiment, the common wirings 30, 32, and 34 are formed outside the side wirings 22 (positions away from the pixel region 12 or positions near the edge of the substrate 10). Therefore, the attachment portion of the sealing member 84 and at least a part of the common wires 30, 32, 34 can be overlapped. Thereby, the sealing member 84 can be reduced in size, and the electro-optical device 1 can be reduced in size. Further, the attachment portion of the sealing member 84 may be located above both at least a part of the spacer 82 and at least a part of the common wirings 30, 32, 34. According to this, since the attachment portion of the sealing member 84 is disposed in a region (for example, a flat region) having a small inclination or unevenness on the surface of the coating layer 80, the attachment thereof can be performed satisfactorily.

図８は、本実施の形態に係る電気光学装置の動作を説明する回路図である。電気光学装置１は、図８に示す回路に対応する素子を有する。回路構成（素子の接続状態）は、図８に示す通りであり説明を省略する。本実施の形態では、サイド配線２２を低電位（例えばグランド電位）に接続し、それよりも高電位に共通配線３０，３２，３４を接続する。共通配線３０，３２，３４には、それぞれ、異なる電圧Ｖ_dd1，Ｖ_dd2，Ｖ_dd3が供給される
。電圧Ｖ_dd1，Ｖ_dd2，Ｖ_dd3は、それぞれ、発光層６２の発光効率に応じた電圧である。
配線５２には、電流Ｉ_dataが流れるようになっている。電流Ｉ_dataは、電気光学素子６０に供給する電流に応じた信号である。配線（走査線）５４には、選択信号が入力される。選択信号は、高電位のＨ信号又は低電位のＬ信号である。 FIG. 8 is a circuit diagram for explaining the operation of the electro-optical device according to the present embodiment. The electro-optical device 1 has elements corresponding to the circuit shown in FIG. The circuit configuration (element connection state) is as shown in FIG. In the present embodiment, the side wiring 22 is connected to a low potential (for example, a ground potential), and the common wirings 30, 32, and 34 are connected to a higher potential. Different voltages V _dd1 , V _dd2 , and V _dd3 are supplied to the common wirings 30, 32, and 34, respectively. The voltages V _dd1 , V _dd2 and V _dd3 are voltages corresponding to the light emission efficiency of the light emitting layer 62, respectively.
A current I _data flows through the wiring 52. The current I _data is a signal corresponding to the current supplied to the electro-optical element 60. A selection signal is input to the wiring (scanning line) 54. The selection signal is a high potential H signal or a low potential L signal.

プログラミング期間では、例えば配線４６に電圧Ｖ_dd2が供給され、配線５２に電流Ｉ_dataが流れるようになっている。また、プログラミング期間では、配線５４にＨ信号が入
力されて、スイッチング素子８６、９２がＯＮになり、スイッチング素子８８がＯＦＦになる。そして、配線４６から、スイッチング素子９０，９２を通って、配線５２に電流Ｉ_dataが流れると、スイッチング素子９０の制御電圧（スイッチング素子９０がＭＯＳトランジスタである場合はゲート電圧）は、電流Ｉ_dataに対応した値になり、その制御電圧に応じた電荷がキャパシタ９２に蓄えられる。 In the programming period, for example, the voltage V _dd2 is supplied to the wiring 46, and the current I _data flows through the wiring 52. In the programming period, an H signal is input to the wiring 54, the switching elements 86 and 92 are turned on, and the switching element 88 is turned off. When the current I _data flows from the wiring 46 through the switching elements 90 and 92 to the wiring 52, the control voltage of the switching element 90 (the gate voltage when the switching element 90 is a MOS transistor) is the current I _data. The charge corresponding to the control voltage is stored in the capacitor 92.

動作期間（例えば発光期間）では、配線５４にＬ信号が入力されて、スイッチング素子８６、９２がＯＦＦになり、スイッチング素子８８がＯＮになる。そして、プログラミング期間でキャパシタ９２に蓄えられた電荷に応じた制御電圧（スイッチング素子９０がＭＯＳトランジスタである場合はゲート電圧）によってスイッチング素子９０が制御（例えばＯＮ）され、制御電圧に応じた電流が、配線４６からスイッチング素子９０，８８を通って、電気光学素子６０を流れるようになっている。 In an operation period (for example, a light emission period), an L signal is input to the wiring 54, the switching elements 86 and 92 are turned off, and the switching element 88 is turned on. Then, the switching element 90 is controlled (for example, ON) by a control voltage (a gate voltage when the switching element 90 is a MOS transistor) corresponding to the electric charge stored in the capacitor 92 during the programming period, and a current corresponding to the control voltage is generated. The electro-optical element 60 flows from the wiring 46 through the switching elements 90 and 88.

なお、上述した素子は、電気光学素子６０ごとに設けられる。スイッチング素子８６，８８，９０，９２等は、ポリシリコン薄膜などによって形成してもよい。本実施の形態では、サイド配線（例えば陰極配線）２２と、共通配線（例えば陽極配線）３０，３２，３４に電気的に接続された配線４４，４６，４８と、その間に絶縁体（絶縁層）４０と、によってキャパシタ９４が形成される。したがって、共通配線（例えば陽極配線）３０，３２，３４の急激な電圧降下を防止することができる。 The element described above is provided for each electro-optical element 60. The switching elements 86, 88, 90, 92, etc. may be formed by a polysilicon thin film or the like. In the present embodiment, side wiring (for example, cathode wiring) 22, wirings 44, 46, and 48 electrically connected to common wiring (for example, anode wiring) 30, 32, and 34, and an insulator (insulating layer) therebetween 40), a capacitor 94 is formed. Therefore, a rapid voltage drop of the common wiring (for example, anode wiring) 30, 32, and 34 can be prevented.

本実施の形態に係る電気光学装置の製造方法では、基板１０の画素領域１２に複数の電気光学素子６０を設ける。基板１０に、複数の電気光学素子６０に電気エネルギーを供給するための複数の画素電極７０を設ける。基板１０に、複数の電気光学素子６０に電気エネルギーを供給するための共通電極７２を設ける。基板１０に、複数の画素電極７０に電気的に接続するように複数の配線４４，４６，４８を設ける。基板１０に、共通電極７２に電気的に接続するように導電部７４を設ける。 In the electro-optical device manufacturing method according to the present embodiment, a plurality of electro-optical elements 60 are provided in the pixel region 12 of the substrate 10. A plurality of pixel electrodes 70 for supplying electric energy to the plurality of electro-optic elements 60 are provided on the substrate 10. A common electrode 72 for supplying electric energy to the plurality of electro-optic elements 60 is provided on the substrate 10. A plurality of wirings 44, 46 and 48 are provided on the substrate 10 so as to be electrically connected to the plurality of pixel electrodes 70. A conductive portion 74 is provided on the substrate 10 so as to be electrically connected to the common electrode 72.

基板１０には、外部端子２０を設けてもよい。外部端子２０は、画素領域１２の外側を通る直線Ｌによって画素領域１２側の領域から区別された端部領域１８内に設けてもよい。 External terminals 20 may be provided on the substrate 10. The external terminal 20 may be provided in the end region 18 that is distinguished from the region on the pixel region 12 side by a straight line L that passes outside the pixel region 12.

基板１０には、複数の配線４４，４６，４８に電気的に接続するように共通配線３０，３２，３４を設けてもよい。基板１０には、配線４４，４６，４８の本数よりも少ない本数の共通配線３０，３２，３４を設けてもよい。共通配線３０，３２，３４は、基板１０の端部領域（例えば外部端子２０を設ける端部領域あるいはサイド配線２２を設ける端部領域）１８内に設けてもよい。共通配線３０，３２，３４は、いずれかの外部端子２０から画素領域１２の方向に延びる第１の部分３６と、第１の部分３６から屈曲して画素領域１２の幅方向に延びて配線４４，４６，４８と電気的に接続される第２の部分３８と、を有するように設けてもよい。配線４４，４６，４８と共通配線３０，３２，３４との第１のコンタクト部５０は、端部領域１８に形成してもよい。 The substrate 10 may be provided with common wires 30, 32, 34 so as to be electrically connected to the plurality of wires 44, 46, 48. The substrate 10 may be provided with a number of common wires 30, 32, and 34 that is less than the number of wires 44, 46, and 48. The common wires 30, 32, and 34 may be provided in an end region (for example, an end region in which the external terminals 20 are provided or an end region in which the side wires 22 are provided) 18 of the substrate 10. The common wirings 30, 32, and 34 are a first portion 36 extending from any one of the external terminals 20 in the direction of the pixel region 12, a bent portion extending from the first portion 36 and extending in the width direction of the pixel region 12, and the wiring 44. , 46, 48 and a second portion 38 electrically connected. The first contact portion 50 between the wirings 44, 46 and 48 and the common wirings 30, 32 and 34 may be formed in the end region 18.

基板１０には、導電部７４に電気的に接続するようにサイド配線２２を設けてもよい。サイド配線２２は、基板１０の端部領域（外部端子２０を設ける端部領域あるいは共通配線３０，３２，３４を設ける端部領域）１８内に設けてもよい。サイド配線２２は、いずれかの外部端子２０から画素領域１２の方向に延びる第１の部分２４と、第１の部分２４から屈曲して画素領域１２の幅方向に延びて導電部７４と電気的に接続される第２の部分２６と、を有するように設けてもよい。導電部７４とサイド配線２２との第２のコンタクト部７６は、端部領域（例えば第１のコンタクト部５０が位置する端部領域）１８が位置するに配置してもよい。 The side wiring 22 may be provided on the substrate 10 so as to be electrically connected to the conductive portion 74. The side wiring 22 may be provided in an end region (an end region where the external terminals 20 are provided or an end region where the common wires 30, 32, 34 are provided) 18 of the substrate 10. The side wiring 22 is electrically connected to the conductive portion 74 by extending from one of the external terminals 20 in the direction of the pixel region 12 and bending from the first portion 24 in the width direction of the pixel region 12. And a second portion 26 connected to the second portion 26. The second contact portion 76 between the conductive portion 74 and the side wiring 22 may be disposed in the end region 18 (for example, the end region where the first contact unit 50 is located).

本実施の形態によれば、共通配線３０，３２，３４及びサイド配線２２の少なくとも一方を端部領域１８に設けた場合、それ以外の領域において、配線領域（例えば額縁）を小さくすることができる。また、配線４４，４６，４８と共通配線３０，３２，３４との第１のコンタクト部５０と、導電部７４とサイド配線２２との第２のコンタクト部７６と、の少なくとも一方を端部領域１８に設けた場合、それ以外の領域において、配線領域（例えば額縁）を小さくすることができる。 According to the present embodiment, when at least one of the common wirings 30, 32, 34 and the side wiring 22 is provided in the end region 18, the wiring region (for example, the frame) can be reduced in other regions. . Further, at least one of the first contact portion 50 of the wirings 44, 46, 48 and the common wirings 30, 32, 34 and the second contact portion 76 of the conductive portion 74 and the side wiring 22 is used as an end region. When it is provided in 18, the wiring area (for example, a frame) can be reduced in other areas.

（第２の実施の形態）
図９は、本発明の第２の実施の形態に係る電気光学装置の詳細を示す図である。図１０は、図９のＸ−Ｘ線断面図であり、図１１は、図９のXI−XI線断面図である。本実施の形態では、基板１０に１つの共通配線１１０が形成されている。共通配線１１０は、サイド配線１１２よりも画素領域１２に近い位置に配置されている。また、スペーサ１８２は、サイド配線１１２よりも画素領域１２に遠い位置に配置されている。基板１０には複数の配線１１４，１１６，１１８が形成されている。全ての配線１１４，１１６，１１８は、１つの共通配線１１０に電気的に接続されている。配線１１４，１１６，１１８は、絶縁体を隔てて、共通電極７２に電気的に接続された導電部１２０の下を通るように形成されている。配線１１４，１１６，１１８、絶縁体及び導電部１２０によって、キャパシタ１２２（図１２参照）が形成されてもよい。これにより、配線１１４，１１６，１１８の急激な電圧降下を防止することができる。 (Second Embodiment)
FIG. 9 is a diagram illustrating details of the electro-optical device according to the second embodiment of the invention. 10 is a cross-sectional view taken along the line XX of FIG. 9, and FIG. 11 is a cross-sectional view taken along the line XI-XI of FIG. In the present embodiment, one common wiring 110 is formed on the substrate 10. The common wiring 110 is disposed at a position closer to the pixel region 12 than the side wiring 112. Further, the spacer 182 is disposed at a position farther from the pixel region 12 than the side wiring 112. A plurality of wirings 114, 116, and 118 are formed on the substrate 10. All the wirings 114, 116, and 118 are electrically connected to one common wiring 110. The wirings 114, 116, and 118 are formed so as to pass under the conductive portion 120 electrically connected to the common electrode 72 with an insulator therebetween. A capacitor 122 (see FIG. 12) may be formed by the wirings 114, 116, 118, the insulator and the conductive portion 120. Thereby, a rapid voltage drop of the wirings 114, 116, and 118 can be prevented.

図１２は、本実施の形態に係る電気光学装置の回路図である。配線１１４，１１６，１１８は、電気光学素子６０の構造又は機能（例えばその発光効率）に応じて、複数のグループに分けられる。１つ又は複数のグループの配線１１６，１１８には、抵抗１２４，１２６が電気的に接続されていてもよい。例えば、１つの配線１１６には抵抗１２４が電気的に接続され、１つの配線１１８には、抵抗１２４とは異なる抵抗値の抵抗１２６が電気的に接続されていてもよい。なお、１グループの配線１１４には、抵抗が電気的に接続されていなくてもよいが、配線１１４自体が抵抗を有する場合には、その抵抗値とは異なるように、抵抗１２４，１２６の抵抗を設定する。これによれば、電気光学素子６０に、その発光効率に応じて、異なる電圧を印加することができる。その結果、電気光学素子６０による発光の輝度を、発光色が異なっていても、均一にすることができる。本実施の形態に係る電気光学装置には、第１の実施の形態で説明した内容を適用することができる。また、本実施の形態に係る電気光学装置の製造方法も、第１の実施の形態で説明した内容を適用することができる。 FIG. 12 is a circuit diagram of the electro-optical device according to the present embodiment. The wirings 114, 116, and 118 are divided into a plurality of groups according to the structure or function (for example, the light emission efficiency) of the electro-optical element 60. The resistors 124 and 126 may be electrically connected to the wirings 116 and 118 of one or a plurality of groups. For example, the resistor 124 may be electrically connected to one wiring 116, and the resistor 126 having a resistance value different from that of the resistor 124 may be electrically connected to one wiring 118. Note that a resistor may not be electrically connected to one group of wirings 114. However, when the wiring 114 itself has a resistance, the resistances of the resistors 124 and 126 are different from the resistance values. Set. According to this, different voltages can be applied to the electro-optical element 60 according to the light emission efficiency. As a result, the luminance of light emitted by the electro-optical element 60 can be made uniform even if the light emission colors are different. The contents described in the first embodiment can be applied to the electro-optical device according to the present embodiment. The contents described in the first embodiment can also be applied to the method of manufacturing the electro-optical device according to the present embodiment.

本発明の実施の形態に係る電気光学装置を有する電子機器として、図１３にはノート型パーソナルコンピュータ１０００が示され、図１４には携帯電話２０００が示されている。 As an electronic apparatus having the electro-optical device according to the embodiment of the present invention, a notebook personal computer 1000 is shown in FIG. 13, and a mobile phone 2000 is shown in FIG.

本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。 The present invention is not limited to the above-described embodiments, and various modifications can be made. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same purposes and results). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that exhibits the same operational effects as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.

図１は、本発明の第１の実施の形態に係る電気光学装置を説明する図である。FIG. 1 is a diagram illustrating an electro-optical device according to a first embodiment of the invention. 図２は、本発明の第１の実施の形態に係る電気光学装置の詳細を説明する図である。FIG. 2 is a diagram for explaining the details of the electro-optical device according to the first embodiment of the invention. 図３（Ａ）〜図３（Ｃ）は、下から上への順に、各層の導電パターンを示す図である。FIG. 3A to FIG. 3C are diagrams showing conductive patterns of each layer in order from the bottom to the top. 図４は、図２のIV−IV線断面図である。4 is a cross-sectional view taken along line IV-IV in FIG. 図５は、図２のＶ−Ｖ線断面図である。5 is a cross-sectional view taken along line VV in FIG. 図６は、図２のVI−VI線断面図である。6 is a cross-sectional view taken along line VI-VI in FIG. 図７は、図２のVII−VII線断面図である。7 is a cross-sectional view taken along line VII-VII in FIG. 図８は、本発明の第１の実施の形態に係る電気光学装置の動作を説明する回路図である。FIG. 8 is a circuit diagram for explaining the operation of the electro-optical device according to the first embodiment of the invention. 図９は、本発明の第２の実施の形態に係る電気光学装置の詳細を示す図である。FIG. 9 is a diagram illustrating details of the electro-optical device according to the second embodiment of the invention. 図１０は、図９のＸ−Ｘ線断面図である。10 is a cross-sectional view taken along line XX of FIG. 図１１は、図９のXI−XI線断面図である。11 is a cross-sectional view taken along line XI-XI in FIG. 図１２は、本発明の第２の実施の形態に係る電気光学装置の回路図である。FIG. 12 is a circuit diagram of an electro-optical device according to the second embodiment of the invention. 図１３は、本発明の実施の形態に係る電子機器を示す図である。FIG. 13 is a diagram illustrating an electronic apparatus according to an embodiment of the present invention. 図１４は、本発明の実施の形態に係る電子機器を示す図である。FIG. 14 is a diagram showing an electronic apparatus according to an embodiment of the present invention.

Explanation of symbols

１…電気光学装置、１０…基板、１２…画素領域、１８…端部領域、
２０…外部端子、２２…サイド配線、２４…第１の部分、２６…第２の部分、
３０、３２，３４…共通配線、３６…第１の部分、３８…第の２部分、
４４，４６，４８…配線、５０…第１のコンタクト部、６０…電気光学素子、
７０…画素電極、７２…共通電極、７４…導電部、７６…第２のコンタクト部、
８０…被覆層、８２…スペーサ、８４…封止部材 DESCRIPTION OF SYMBOLS 1 ... Electro-optical apparatus, 10 ... Board | substrate, 12 ... Pixel area | region, 18 ... End part area | region,
20 ... External terminal, 22 ... Side wiring, 24 ... First part, 26 ... Second part,
30, 32, 34 ... common wiring, 36 ... first part, 38 ... second part,
44, 46, 48 ... wiring, 50 ... first contact portion, 60 ... electro-optic element,
70 ... Pixel electrode, 72 ... Common electrode, 74 ... Conductive part, 76 ... Second contact part,
80 ... coating layer, 82 ... spacer, 84 ... sealing member

Claims

A substrate, a plurality of pixel electrodes provided in a pixel region of the substrate, a plurality of electro-optic elements provided for each of the plurality of pixel electrodes, and a common provision for the plurality of electro-optic elements Each of the plurality of electro-optic elements is driven by a voltage applied to each of the pixel electrode corresponding to the electro-optic element of the plurality of pixel electrodes and the common electrode. A device,
Outside the pixel area on the substrate,
A plurality of wirings electrically connected to the plurality of pixel electrodes;
A conductive portion electrically connected to the common electrode;
A plurality of common wirings electrically connected to the plurality of wirings;
A first external terminal connected to the plurality of common wires, and a second external terminal connected to the conducting portion,
The first external terminal and the second external terminal are arranged along one side of the substrate,
A first portion extending from the second external terminal in the direction of the pixel region; and bending from the first portion and extending in the width direction of the pixel region between the one side and the pixel region. A side wiring comprising a second part that contacts the part;
Have
The electro-optical device, wherein the first portion and the external terminal connected to the first portion are disposed outside the common wiring in the width direction of the pixel region.

A substrate, a plurality of pixel electrodes provided in a pixel region of the substrate, a plurality of electro-optic elements provided for each of the plurality of pixel electrodes, and a common provision for the plurality of electro-optic elements Each of the plurality of electro-optical elements is driven by a voltage applied to each of the pixel electrode corresponding to the electro-optical element of the plurality of pixel electrodes and the common electrode. An optical device,
Outside the pixel area on the substrate,
A plurality of wirings electrically connected to the plurality of pixel electrodes;
A conductive portion electrically connected to the common electrode;
A plurality of common wirings electrically connected to the plurality of wirings;
A plurality of first external terminals connected to the common wiring; and a second external terminal connected to the conductive portion;
The first external terminal and the second external terminal are arranged along one side of the substrate,
A first portion extending from the second external terminal in the direction of the pixel region; and a second portion bent from the first portion and extending in the width direction of the pixel region to contact the conductive portion. Side wiring and
The electro-optical device, wherein the second external terminal is arranged outside the first external terminal in the width direction of the pixel region in the width direction of the pixel region.

4. The electro-optical device according to claim 2, wherein drive circuits are arranged on both sides of the pixel region along a side different from the one side on the substrate.

4. The electro-optical device according to claim 1, wherein the side wiring is disposed so as to surround the common wiring.