JP2005536820A - 抵抗メモリー素子用の二重ループセンシング方法 - Google Patents

抵抗メモリー素子用の二重ループセンシング方法 Download PDF

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Abstract

【課題】抵抗メモリー素子の状態をセンスする信頼性のある方法を提供する。
【解決手段】抵抗メモリー素子の抵抗状態をセンスする方法及び装置が、メモリーセルの抵抗に関連する第１電流を生成するステップを具えている。この第１電流を、第１センシング時間中に第２電流に加算して、第２センシング時間中に第３電流から減算する。前記第１、第２及び第３電流を、キャパシタを用いて時間積分して、このキャパシタ上の結果的な電圧信号を、クロック付きカウンタを用いて時間測定する。そして前記クロック付きカウンタのディジタル出力の時間平均値を前記メモリーセルの抵抗に関連付け、従って前記抵抗メモリー素子の抵抗状態に関連付ける。

Description

（発明の分野）
本発明は、論理値を抵抗状態としてメモリーセルに記憶する磁気抵抗ランダムアクセス・メモリー（ＭＲＡＭ：Magneto-Resistive Random Access Memory）デバイスのような、抵抗ベースのメモリーデバイスの読出しに関するものである。
（関連技術の説明）
図１に、抵抗ベースのメモリーアレイ・アーキテクチャの一例を示し、これはクロスポイントアレイと称される。メモリーアレイ８は、複数の行ライン６、及びこれらに直交させて配置した複数の列ライン１２を具えている。各行ラインは、それぞれの抵抗メモリーセル１４によって各列ライン１４に結合されている。各メモリーセルの抵抗値は、複数の抵抗値のいずれを示すべくプログラムされたかに応じて、２つ以上の論理値のうちの１つを記憶する。行ライン及び列ラインに接続した抵抗セル１４を有するクロスポイントアレイの特徴は、メモリーセルのアクセス・トランジスタがアレイ内に存在しないことである。
ＭＲＡＭデバイスは、抵抗ベースのメモリーを実現する１つの方法である。ＭＲＡＭでは、各抵抗メモリーセルは一般に、ピン磁気層、センス磁気層、及びピン層とセンス層との感のトンネル障壁層を具えている。ピン層は固定の磁気アライメント（整列）を有し、センス層の磁気アライメントは異なる配向方向にプログラムすることができる。セルの抵抗は、センス層のアライメントに応じて変化する。１つの抵抗値、例えば高い値を用いて論理値”１”を表わし、他の抵抗値、例えば低い値を用いて論理値”０”を表わす。記憶しているデータは、セルのそれぞれの抵抗値をセンス（検出）することによって読み出すことができ、従って、記憶しているデータの論理状態として検出される。
二値（バイナリ）の論理状態のセンシング（検出）については、メモリーセル抵抗の絶対的な大きさを知る必要はなく、抵抗値が、論理値１の抵抗値と論理値０の抵抗値との中間のしきい値を上回るか下回るかだけを知ればよい。ＭＲＡＭメモリー素子の論理状態のセンシングは困難である、というのは、ＭＲＡＭデバイスの技術は多くの制約をもたらすからである。
ＭＲＡＭセルの抵抗は、アドレス指定したセルの列ラインで検出する。セルをセンスするために、このセルに接続された行ラインは通常接地して、残りの行ライン及び列ラインは特定電圧に保持する。メモリーセルのトランジスタを減らすかなくすことは、セル領域の要求を減らすことにつながり、記録密度を増加させてコストを低減する。上述したように、クロスポイントアレイのセルはトランジスタを具えていない。このことは、各抵抗素子を常にそれぞれの行及び列ラインに電気的に結合したままにすることによって達成される。結果として、メモリーセルをセンスする際に、メモリーセルが、アドレス指定された行ラインの他のメモリーセルを通る無視できないスニーク（回り込み）電流経路によっても分流される。
従来のＭＲＡＭメモリーデバイスでは、論理値１と論理値０との間の差分抵抗は一般に、約50KΩ、あるいはスケール（絶対値）の約5%である。従って、センスしたＭＲＡＭデバイスの両端のセンシング電圧は、論理値１と論理値０の状態間で、スケールの約5%だけ変化する。
ＭＲＡＭの抵抗をセンスする１つの方法は、センシング電圧に対応する電流を時間積分して、所定期間後の結果的な積分電圧をサンプリング（標本化）することである。このことは、トランスコンダクタンス増幅器の入力に電圧を印加して、この増幅器が出力する電流をキャパシタに蓄積することによって行うことができる。
図２に、こうしたキャパシタの電圧の理論的な時間変化を示す。キャパシタ電圧が初期電圧Vinitから基準電圧Vrefまで上昇するのに要する時間間隔ｔmは、トランスコンダクタンス増幅器の入力に印加した電圧に関係する。
しかし、このセンシング方法は確率論的な（ランダムな）ノイズ（雑音）に弱い。積分電圧上のノイズ成分は、測定する信号を容易に上回り得る。ノイズを伴う電圧信号が時刻ｔerrに基準電圧（Vref）のしきい値を超えると、結果的な測定値は誤った結果となる。
従って、抵抗メモリー素子の状態をセンスする、強固で信頼性のある方法が必要である。
（発明の概要）
本発明の１つの態様によれば、セルの抵抗に関連するセンシング電圧がセルの両端に形成されるようにメモリーセルを構成することによって、ＭＲＡＭセルの論理状態をセンスする。このセンシング電圧をトランスコンダクタンス増幅器の入力に印加して、このトランスコンダクタンス増幅器は、前記センシング電圧に関連するセンシング電流を出力する。このセンシング電流を付加的な電流と共に時間積分して、ディジタルカウンタを通してフィルタリングして、センシング電流の感度を改善する。
センシング中には、センシング回路がいくつかの段階を経て動作を進行させる。第１段階では、センシング電流に正の第１電流を加算して、キャパシタを充電する第１加算電流第１加算電流を求める。第２段階では、センシング電流に負の第２電流を加算して、キャパシタを放電させる第２加算電流を求める。キャパシタ上の結果的な電圧信号を基準電圧と比較する。この比較結果を用いて、クロック付きディジタルカウンタを制御する。このディジタルカウンタの出力カウント数は、時間平均のベースでは、センシング電圧に依存する。前記ディジタルカウンタを事前設定（プリセット）値に事前設定（プリセット）した後の、既知の時間間隔において、前記ディジタルカウンタのカウント値をディジタルしきい値と比較することによって、センスされるＭＲＡＭセルの論理状態を確定することができる。
本発明のこれら及び他の特徴及び利点は、以下の図面を参照した実施例の詳細な説明により一層明らかになる。
（発明の詳細な説明）
本発明は、信号を受信して、抵抗メモリーセルのプログラムされた抵抗状態をディジタルカウンタに表現することによって動作する。センシングの時間間隔を表わす結果的なディジタルカウント値は、メモリーセルの抵抗状態を表現する。このカウント値はディジタル化されて、長い時間にわたって取得したものであるので、システム内の高周波の確率論的な（ランダムな）ノイズはフィルタ除去される。
図４に、本発明の一態様によるメモリーデバイスの一部分を図式的に示す。抵抗メモリーセルのクロスポイントアレイは、特定メモリーセルの抵抗をセンシング電圧によって表わすことができるように構成する。デバイス５は、ＭＲＡＭセル１４のアレイ８、複数の離間した導電性の行ライン６、及び複数の離間した導電性の列ライン１２を具えている。複数の行ライン６は、複数の列ライン１２とほぼ直交させて配置して、それぞれの交点に複数のオーバーラップ（重複）領域を規定する。他の実施例では、行ラインと列ラインを互いに斜交する関係に配置することができる。各行ラインは、複数のＭＲＡＭ抵抗セル１４のそれぞれによって、複数の列ラインの各々に接続されている。一般にトランジスタで実現される複数のスイッチングデバイス５１の各々は、それぞれの行ライン６、定電位（接地）の第１電源２０、及び定電位（アレイ電圧Va）の第２電源２４に結合されている。制御回路６１は行デコーダを具えて、６２で示すように、複数のスイッチングデバイスの各々に結合されている。スイッチングデバイス５１は、制御回路６１の制御下で、行ライン６を接地２０と電圧Vaの電源２４とに交互に接続すべく適応している。制御回路６１は、複数のスイッチングデバイス５１の各々を、行ラインを接地するデフォルト状態に維持する。スイッチングデバイス５２は、読出しサイクル中に行５４を選択する際の、スイッチングデバイス５１の状態を示す。複数のセンシング回路５０はそれぞれ、複数の列ライン１２に接続されている。
電源は、回路を動作させる種々の電位を維持する電圧源を提供する。電源は、上述の用に接続された、接地電位２０，回路素子用の動作電圧Vcc、及び電圧Va２４を含む３つの電位を規定する。本発明の一態様では、電圧Va２４は約5Vである。
図５に示すように、選択された行ライン５４が、選択されたスイッチングデバイス５２によって電圧Va２４に結合されている。複数の列ライン１２のうちのアドレス指定された特定の列ライン３０も示す。図には、選択された行ライン５４と特定の列ライン３０とを接続する特定のメモリーセル３８も示している。それぞれのセンシング回路１３０は列ライン３０に動作的に結合され、列ライン３０の接地２０に対する電圧をセンスする。
図に示すように、スニーク（回り込み）経路のメモリーセル、例えば複数のメモリーセル１４の部分集合を形成する３４、４０、４２、４４、４６は、列ライン３０と複数の行ライン６のそれぞれに接続されている。各行ライン６は、センスされるセル３８に接続されたものを除いて、それぞれのスイッチングデバイス５１によって接地される。従って、センスされる特定の抵抗セル３８に直列接続されたスニーク経路のセル、例えば３４、４０、４２、４４、４６の並列結合によって分圧器が形成される。列ライン３０は、スニーク経路のセルとセンスされるセル３８との間のセンシング・ノード（節点）を規定する。列ライン３０のセンシング電圧はセンシング回路１３０に結合される。
一実施例では、選択したメモリーセル３８が、約900KΩから約1.1MΩまでの範囲をとる。現在技術を用いて提供される種々の具体例では、メモリーセルの抵抗を、低抵抗状態で約900KΩから約1MΩまでの範囲、高抵抗状態で約950KΩから約1.1MΩまでの範囲に見出すことができる。特定のデバイスでは、低抵抗の範囲と高抵抗の範囲とがオーバーラップしない。抵抗セルの技術の利点が、本発明を有効に適用可能な異なる抵抗値を生み出すことができることは明らかである。
図６に、本発明の実施例を示し、ここではセンシング回路２００が、抵抗メモリーデバイスの列ライン３０に接続された入力ノード２１０を有する。センシング回路２００は、トランスコンダクタンス増幅器２１２を具えている。トランスコンダクタンス増幅器２１２は、出力ノード２１６に出力される電流２１４が、増幅器の入力ノード２１８に印加される電圧に関連するような伝達関数を有する。増幅器の出力ノード２１６はキャパシタ２２２の第１極板（プレート）２２０、クロック付き比較器（コンパレータ）２２６の第１入力２２４、電流源回路２３０の入力２２８、及び（随意的に）アナログ・プリセット（事前設定）回路２３４の出力２３４に接続されている。なお、アナログ・プリセット回路２３４の機能は、適切に構成したトランスコンダクタンス増幅器２１２によって果たすことができ、独立したアナログ・プリセット回路が不要になる。電流源回路２３０は、電流源２３０の制御入力２３６に供給される制御信号の状態に従って、第１キャパシタ極板２２０に電流を供給するか、あるいは極板２２０から電流を吸引（シンク）するかを交互に行うべく適応している。クロック付き比較器２２６は、基準電圧源２４０によって基準電圧Vref３１２（図７A）に維持すべく構成した第２入力２３８、クロック信号を入力すべく構成したクロック入力２４２、及び出力２４４を具えている。比較器２２６の出力２４４は、クロック付きカウンタ２４８のアップ／ダウン入力２４６、及び電流源回路２３０の制御入力２３６に結合されている。クロック付きカウンタ２４８は、クロック入力２５０、プリセット入力２５２、及び複数のディジタル出力ライン２５６を具えたディジタルカウント出力２５４を具えている。
動作中には、アナログ・プリセット回路２３４によって、キャパシタ２２２の端子間にプリセット電圧３１１（図７A）が確立される。ディジタル・プリセット値は、ディジタル・プリセット入力２５２に供給される信号の遷移によって、カウンタ２４８の出力２５４に確立される。
キャパシタ２２２のプリセット電圧３１１が、比較器２２６の第２入力２３８に印加される基準電圧Vref３１２未満であるものとすれば、比較器２２６のクロック入力２４２がクロック信号の遷移を受け取り次第、比較器２２６の出力２４４は、「アップ」入力に対応する第１の値をディジタルカウンタ２４８の入力２４６に供給する。比較器２２６が出力する前記第１の値は、電流源回路２３０の制御入力２３６にも供給される。従って、電流源回路２３０の入力２２８から電流２６２が流れて、キャパシタ２２２の電圧を、キャパシタ２２２のプリセット電圧３１１より上に上昇させる。
図７Aに、増幅器２１２の入力２１８に電圧を印加しない際の、結果的なキャパシタ２２２の電圧信号３０２を示す。
キャパシタ２２２の電圧３０２は、比較器２２６の入力２３８に印加される基準電圧３１２によって規定される電圧しきい値より上に上昇する。その後に、キャパシタ２２２の電圧は、比較器２２６のクロック入力２４２においてクロック信号３０６のクロック遷移（図７C）を検出するまで上昇し続ける。クロック遷移を検出すると、比較器２２６の出力２４４の論理状態が（例えば「アップ」から「ダウン」に）反転する。これに応答して、電流源回路２３０は、キャパシタ２２２から電流２６０を抽出し始める状態に切り替わる。電流２６０がキャパシタ２２２から流出すると共に、キャパシタ２２２の電圧が、基準電圧Vrefのレベルまで降下し、そしてこのレベルを下回る。その後に、比較器２２６の入力２４２クロック信号３０６が遷移すると、比較器２２６の出力は再び反転する。
結果的なキャパシタ２２２の電圧３０２は、対称な三角波の波形で振動する。
図７Bに、カウンタ２４８のクロック入力２５０に供給されるカウンタ・クロック信号３０４を示す。
図７Cに、比較器２２６のクロック入力２４２に供給される比較器クロック信号３０６を示す。
図７Dに、カウンタ２４８の出力２５４に現われる出力カウント値３０８を示す。なお、出力カウント値３０８はディジタル・プリセット値３１０から始まる。
カウンタ２４８は、プリセット値３１０から遠ざかっては戻る周期的なカウントを行う。結果的に、カウンタ２４８はカウントアップ（増加カウント）とカウントダウン（減少カウント）とを交互に行い、ディジタルカウンタ２４８のカウント数の時間平均値はほぼ一定のまま（ディジタル・プリセット値３１０付近）である。比較器２２６の入力における確率論的なノイズは、カウンタを増加させるべきでない時にカウンタを増加させ得る。しかし、長い時間で見れば、ランダムノイズはカウンタに、見かけ上の減少と同数の見かけ上の増加を行わせがちである。こうしたノイズは自己相殺的である。従って、カウンタ２４８は、システム内の高周波ノイズをフィルタ除去すべく作用する。
増幅器２１２の入力２１８に供給される入力電圧信号が非０である際には、これに対応する非０の電流２１４がキャパシタ２２２の第１極板２２０に供給される。図８に、増幅器２１２の入力２１８に第１電圧を印加した際の、結果的なキャパシタ２２２の第１極板２２０の電圧波形を示す。
増幅器２１２からの電流２１４は、電流源回路２３０からの電流２６０、２６２と加算される。例えば、増幅器２１２から出る電流２１４の様子が、キャパシタ２２２を充電する傾向にある際には、キャパシタ２２２は、図７Aの信号３０２の場合よりも少し速く充電されて、少し遅く放電される。結果的に、比較器２２６のクロック信号３０６の遷移どうしの間の時間中に、キャパシタ２２２の電圧は、その直後の遷移どうしの間の時間中に下降する分よりも少し大きく上昇する。結果的に、長い時間でみれば、１回のクロック期間中に生じるキャパシタ２２２の放電が、キャパシタ２２２の電圧を基準電圧Vref３１２未満にもっていくのに十分な点を超える電荷をキャパシタ２２２が蓄積するまで、キャパシタ２２２の平均電圧は上昇傾向になる。結果的に、キャパシタ２２２の電圧３２０は、クロック付き比較器２２６のクロック入力２４２に供給されるクロック信号３０６の２つの連続する遷移ｔ9、ｔ10（図８Cに示す）の間だけ、基準電圧Vref３１２を上回る。このことは、カウンタ２４８の入力２５０に供給されるクロック信号の次に後続する遷移において、ディジタルカウント値に反映される。図に示すように、カウンタ出力の時間平均値は、第１の値３２４から第２の値３２６に変化する。
増幅器２１２からキャパシタ２２２への電流２１４の流れ込みによって、この状況は周期的に繰り返され、時間平均したディジタルカウンタ２４８のカウント値は、増幅器２１２の入力２１８に印加される電圧の振幅に対応する速さで減少する。
図８Bに、ディジタルカウンタ２４８が出力する、図８Aの電圧信号に対応する値をグラフで示す。縦軸に、クロック付きカウンタ２４８の出力２５４に現われるディジタル値を示す。水平軸は時間を示す。
従って図８Bのグラフは、時刻ｔ0における、「ディジタル・プリセット値」に等しいカウント値３１０を示す。その後に、カウント値が一単位だけカウントアップされて（「ディジタル・プリセット値」＋１）３２５になって、カウントダウンされて「ディジタル・プリセット値」３１０に戻る。このことは、時刻ｔ10でカウント値がディジタル・プリセット値３１０から（「ディジタル・プリセット値」−１）３２７に、付加的な一単位だけ落ちる（３２９）まで、反復的に行われる。その後しばらくの間は、図に示すように、カウント出力は時間と共に、（「ディジタル・プリセット値」−１）３２７と「ディジタル・プリセット値」３１０との間で変化する。
図９Aに、異なる（例えばより大きい）電圧を増幅器２１２の入力２１８に印加した際の、結果的なキャパシタ２２２の電圧信号３４０を示す。図６Aの場合のように、キャパシタ２２２の平均電圧は時間と共に上昇する。しかし、増幅器２１２が供給する電流２１４は図８Ａの場合よりも大きいので、平均キャパシタ電圧の上昇の速さは図８Aより速い。結果的に、図９Bに示すように、連続する２つのダウンカウント３４２、３４４が、図６Aの場合よりも頻繁に発生する。その結果は、増幅器２１２の入力２１８に印加する電圧が高いほど、ディジタルカウンタ２４８がディジタル・プリセット値３１０からより急速に減少する、ということである。
図９Bに、ディジタルカウンタ２４８が出力するカウント値を、図９Aの電圧信号に対応させてグラフで示す。
図１０Aに、図８Ａのグラフを再び示すが、ここではキャパシタ２２２上の電圧信号３２０にノイズ成分が加わっている。明らかなように、こうしたノイズは、ノイズのないシステム（図１０B）の遷移時刻ｔtより少し前に（図１０C）、あるいは少し後に（図１０D）、ディジタルカウント値の遷移を生じさせ得る。しかし、こうした早い、あるいは遅い遷移は、比較的長いサンプリング期間後に検出される最終的なカウント値に重大な影響は与えない。
図１１に、本発明の他の態様を示し、ここでは第２増幅段を用いて、信号感度を更に増加させている。図６に示すように、分圧器３３は、センスされるメモリーセル３８の第１端、及びスニーク経路抵抗３９の第１端に共に結合した列ライン３０を含む。センシング回路の入力ノード２１０は、列ライン３０にも結合されている。スニーク抵抗経路３９の第２端は接地電位２０に結合され、センスされるメモリーセル３８の第２端はアレイ電圧（Va）２２の電源に結合されている。
図６の回路に示すように、図１１の回路はトランスコンダクタンス増幅器２１２を具え、トランスコンダクタンス増幅器２１２は、ノード２１０で列ライン３０に結合した入力２１８、及びキャパシタ２２２の第１極板２２０に結合した出力２１６を有する。しかし、キャパシタの極板２２０をクロック付き比較器２２６の入力に直接結合する代わりに、更なるトランスコンダクタンス増幅器５１２の入力５１８に結合する。
更なるトランスコンダクタンス増幅器５１２の出力５１６は、第２キャパシタ５２２の第２極板５２０に結合し、そしてクロック付き比較器２２６の入力２２４に結合する。クロック付き比較器２２６の出力２４４はカウンタ２４８の入力２４６に結合し、クロック付き比較器２２６の入力２２４は、第２電流源回路５３０の入力５２８にも結合する。クロック付き比較器２２６の出力２４４は、インバータ（論理反転回路）５０３を通して第２電流源回路５３０の入力５３６にも結合する。
従って電流源回路５３０は、電流源回路２３０とは逆位相で動作し、即ち、回路５３０がキャパシタの極板５２０から電流２６０を吸引すると同時に、電流源２３０が電流２６２をキャパシタの極板２２０に供給する（そしてその逆も行う）。
代案の実施例では、単一電流源回路を用いて、キャパシタ２２２及びキャパシタ５２２の両方に、それぞれの電流を供給する。また、更なるアナログ・プリセット回路５３４も示し、その出力５３４はキャパシタの極板５２０に結合されている。当業者は以上の開示から、単一のアナログ・プリセット回路を用いてプリセット電圧をキャパシタ２２２及び５２２の両方に確立する回路を、容易に導き出すことができる。あるいはまた、上述したように、増幅器回路２１２，５１２を用いて所望のアナログ・プリセットを発生することができ、これにより独立したアナログ・プリセット回路が不要になる。
本発明の一態様では、増幅器２１２が正のゲイン（利得）を示し、増幅器５１２が負のゲインを示す。従って、入力５１８に印加される電圧が増加すると共に、出力５１６から流出する電流が減少する（負の意味では増加する）。従って、動作中には、図１１の回路はディジタル・プリセット値からのカウントダウンよりもカウントアップが生じやすい。この挙動の例を図１２A及び図１２Bに示す。
図１２Aに、キャパシタ５２２の電圧の時間的変化を示す。実際の電圧のグラフは、線分よりもむしろ二次曲線で構成される。図に示すグラフは、表現の簡略化のために線分で近似してある。
図１２Bに、ディジタルカウンタ２４８が、図１１の回路の動作に関連して、時間と共にディジタル・プリセット値３１０から増加する様子を示す。
なお、図６の電流源によって供給される正味の電流の時間平均値は、同じ期間について算出した電流２１４の時間平均値に等しい。更に、カウンタ出力の時間平均値は、回路パラメータの慣例の選択次第で、上昇傾向にすることも下降傾向にすることもできる。なお、一態様では、センシング回路２００の入力ノード２１０を直列のキャパシタを通して列ライン３０に結合して、入力電圧のＤＣ成分をフィルタ除去することも望ましい。
一般的な実施例では、単一の抵抗測定の動作中に、何百、あるいは何千サイクルものクロック信号３０６がクロック入力２４２に供給される。例えば、最小の500クロックサイクルは、電流２１４について0.2ナノ秒の分解能をもたらす。クロック周波数の選択、及びクロック周波数どうしの関係は慣例の設計事項であることは、当業者にとって明らかである。例えば、比較器のクロックとカウンタのクロックとは同じ周波数にしてもよいが、そのようにする要求はない。
図１３に、好適な処理システム９００を示し、このシステムは、本発明のセル抵抗センシング回路２００を採用したメモリーデバイス１７を利用する。処理システム９００は、ローカルバス９０４に結合した１つ以上のプロセッサ９０１を具えている。メモリーコントローラ９０２，及び一次バスブリッジ９０３もローカルバス９０４に結合されている。処理システム９００は、多数のメモリーコントローラ９０２及び／または多数の一次バスブリッジ９０３を具えることができる。メモリーコントローラ９０２及び一次バスブリッジ９０３は、単一デバイス９０６として集積することができる。
メモリーコントローラ９０２は、１つ以上のメモリーバス９０７にも結合されている。各メモリーバス９０７はメモリー構成要素９０８を受け入れ、メモリー構成要素９０８は少なくとも１つのメモリーデバイス１７を含み、メモリーデバイス１７のすべてが、本発明の抵抗センシングシステムを含む。メモリー構成要素９０８は、メモリーカードまたはメモリーモジュールとすることができる。メモリーモジュールの例は、シングルインライン・メモリーモジュール（ＳＩＭＭ：Single In-line Memory Module）及びデュアルインライン・メモリーモジュール（ＤＩＭＭ：Dual In-line Memory Module）を含む。メモリー構成要素９０８は、１つ以上の追加的なデバイス９０９を含むことができる。例えば、ＳＩＭＭまたはＤＩＭＭでは、追加的なデバイス９０９は、シリアル・プレゼンス・ディテクト（ＳＰＤ：Serial Presence Detect：メモリーのタイプやタイミング設定を自動的に行う規格）メモリーのような構成メモリーであり得る。メモリーコントローラ９０２は、キャッシュメモリー９０５にも結合することができる。キャッシュメモリー９０５は、処理システム９００内の唯一のキャッシュメモリーとすることができる。あるいはまた、他のデバイス、例えばプロセッサ９０１がキャッシュメモリーも具えて、このキャッシュメモリーがキャッシュメモリー９０５と階層をなすことができる。処理システム９００が周辺装置あるいはコントローラを具えて、これらがバスマスターであるか、あるいはダイレクト・メモリーアクセス（ＤＭＡ：Direct Memory Access）をサポートする場合には、メモリーコントローラ９０２がキャッシュメモリーのプロトコルを実現することができる。メモリーコントローラ９０２を複数のメモリーバス９０７に結合する場合には、各メモリーバス９０７を並列的に動作させるか、あるいは、異なるメモリーバス９０７に異なるアドレス範囲をマッピングする（対応づける）ことができる。
一次バスブリッジ９０３は、少なくとも１つの周辺（ペリフェラル）バス９１０に結合する。種々のデバイス、例えば周辺装置あるいは追加的なバスブリッジを、周辺バス９１０に結合することができる。これらのデバイスは、ストレージ（記憶）コントローラ９１１、種々のＩ／Ｏデバイス９１４、二次バスブリッジ９１５、マルチメディア・プロセッサ９１８、及び前世代装置のインタフェース９２０を含むことができる。一次バスブリッジ９０３は、１つ以上の特定目的の高速ポート９２２にも結合することができる。パーソナルコンピュータでは、特定目的ポート９２２は例えば、高性能ビデオカードを処理所ステム９００に結合するためのアクセレレーティッド（加速）グラフィックスポート（ＡＧＰ：Accelerated Graphics Port）であり得る。
ストレージコントローラ９１１が、１つ以上の記憶装置（ストレージデバイス）９１３を、ストレージバス９１２経由で周辺バス９１０に結合する。例えば、ストレージコントローラ９１１をＳＣＳＩコントローラとして、記憶装置９１３をＳＣＳＩディスクとすることができる。Ｉ／Ｏデバイス９１４は、あらゆる種類の周辺装置とすることができる。例えば、Ｉ／Ｏデバイス９１４を、イーサネット（登録商標）カードのようなローカルエリア・ネットワーク。インタフェースとすることができる。二次バスブリッジ９１５は、追加的なデバイスを他のバス経由で処理システム９００にインタフェース（整合）させるために用いることができる。例えば、二次バスブリッジ９１５は、ＵＳＢ装置９１７を処理システム９００に結合するために用いるユニバーサル・シリアルバス（ＵＳＢ：Universal Serial Bus）コントローラとすることができる。マルチメディア・プロセッサ９１８は、サウンドカード、ビデオキャプチャ（捕捉）カード、あるいは他のあらゆる種類のメディアインタフェースとすることができ、これらもスピーカ９１９のような１つの付加的な装置に結合することができる。前世代装置のインタフェースは、例えば旧型のキーボード及びマウスを処理システム９００に結合するために用いる。
図１３に示す処理システム９００は、本発明を利用する好適な処理システムに過ぎない。図１３は、パーソナルコンピュータまたはワークステーションのような汎用コンピュータに特に適した処理アーキテクチャを示すが、周知の修正を行って、処理システム９００を種々の用途に用いるのにより適したものに構成することができることは明らかである。例えば、処理を必要とする多くの電子装置を、メモリー構成要素９０８及び／またはメモリーデバイス１００に結合されたＣＰＵ９０１に頼るより簡単なアーキテクチャを用いて実現することができる。これらの電子装置は、オーディオ／ビデオプロセッサ及びレコーダ、ゲームコンソール（操作卓）、ディジタルテレビ、有線または無線電話、ナビゲーション装置（グローバル・ポジショニングシステム（ＧＰＳ：Global Positioning System：全地球測位システム）及び／または内部ナビゲーションを含む）、及びディジタルカメラ及び／またはレコーダを含むことができるが、これらに限定されない。これらの修正は、不要な構成要素の除去、特化したデバイスまたは回路の追加、及び／または複数のデバイスの統合を含むことができる。
以上では本発明の好適な実施例について説明してきたが、これらは発明の好適例であり、限定的なものではないことは明らかである。本発明の範囲から外れることなしに、追加、削除、代替、及び他の修正を行うことができる。従って、本発明は以上の説明によって限定されるものではなく、特許請求の範囲によって限定されるものである。
クロスポイント・アーキテクチャを用いた従来のＭＲＡＭの一部分を示す図である。 ＭＲＡＭのセル抵抗をセンスする一方法による、積分電圧の理想的な時間対電圧のプロット図である。 付加的な電圧ノイズ成分を伴う、図２の時間対電圧のプロット図である。 本発明による磁気ランダムアクセス・メモリーデバイスの一部分を示す図である。 セルのセンシング中の、図４のデバイスの一部分を示す図である。 本発明のセンシング回路をブロック図形式で示す図である。 ゼロ入力の場合の図６の回路の電圧信号及び関係値についてのタイミング図である。 第１の非ゼロ入力の場合の、図６の回路の理想的な電圧信号及び関係値についてのタイミング図である。 第１とは異なる第２の非ゼロ入力の場合の、図６の回路の理想的な電圧信号及び関係値についてのタイミング図である。 付加的なノイズ成分を伴う、図８Ａ〜８Ｂの電圧信号についてのタイミング図である。 本発明のセンシング回路の他の実施例を示す図である。 図１１の回路による、図９Ａ〜９Ｂのタイミング図である。 本発明の一態様によるセンシング回路を有するメモリーデバイスを具えた好適なディジタルシステムを示す図である。

Claims (50)

  1. 抵抗メモリーセルに電流を通して、前記抵抗メモリーセルの両端に電圧を発生させるステップと；
    前記電圧を、積分増幅器を通してディジタルカウンタに結合させるステップと；
    前記ディジタルカウンタのディジタルカウント値の移動平均値が、長い時間で見れば、前記抵抗メモリーセルの両端の前記電圧の振幅に関連する速度で変化するように、前記カウント値を反復的に増加及び減少させるステップと；
    特定時刻に取得した前記カウント値の瞬時値を、前記抵抗メモリーセルの抵抗状態に関連付けるステップと
    を具えていることを特徴とする抵抗メモリーセルの抵抗状態のセンシング方法。
  2. 更に、
    初期時刻に、前記ディジタルカウンタの前記カウント値を第１の値に初期化するステップと；
    前記初期時刻後の第２時刻に、前記カウント値を評価して、第２の値を確定するステップと；
    前記第２の値と前記第１の値との差を、前記抵抗メモリーセルの前記抵抗状態に関連付けるステップと
    を具えていることを特徴とする請求項１に記載の方法。
  3. 前記カウント値の前記移動平均値が時間と共に減少することを特徴とする請求項１に記載の方法。
  4. 前記反復的に増加及び減少させるステップにおける増加させるステップが、
    キャパシタの電圧が上昇している間に前記カウンタの値を増加させるステップから成り、前記キャパシタの電圧の少なくとも一部は、前記抵抗メモリーセルの両端の前記電圧を入力として受け取るトランスコンダクタンス増幅器によって生成することを特徴とする請求項１に記載の方法。
  5. 前記反復的に増加及び減少させるステップにおける増加させるステップが、周期的なクロック信号の第１サイクル数を上昇方向にカウントするステップを含み、
    前記反復的に増加及び減少させるステップにおける減少させるステップが、前記周期的なクロック信号の第２サイクル数を下降方向にカウントするステップを含み、
    前記第１サイクル数及び前記第２サイクル数が、前記抵抗メモリーセルを通る前記電流に依存することを特徴とする請求項１に記載の方法。
  6. カウンタのカウント値をプリセット・カウント値に事前設定するステップと；
    第１の複数時間間隔中に、キャパシタを充電電流で充電するステップであって、前記第１の複数時間間隔の各時間間隔は、前記キャパシタの周期的なテストによって前記キャパシタの第１電圧がしきい値電圧を超えたことが示された際に終了するステップと；
    第２の複数時間間隔中に、前記キャパシタから放電電流を放電させるステップであって、前記第２の複数時間間隔の各時間間隔は、前記キャパシタの周期的なテストによって前記キャパシタの第２電圧がしきい値電圧を下回ることが示された際に終了するステップと；
    前記充電電流及び前記放電電流に更なる電流を加算するステップであって、前記更なる電流が、前記第２の複数時間間隔のうちの１つ以上の時間間隔の期間を延長して、延長した第３の複数時間間隔を形成して、前記更なる電流がメモリーセルの抵抗素子の抵抗値に関連し、前記抵抗値が前記メモリーセルの論理状態に対応するステップと；
    前記第１の複数時間間隔中には前記カウンタを周期的に増加させて、前記第２の複数時間間隔中及び前記第３の複数時間間隔中には共に前記カウンタを周期的に減少させて、これにより、前記カウンタのカウント値に長い時間における正味の変化を生じさせるステップと；
    前記カウント値の前記長い時間にわたる正味の変化を、前記メモリーセルの前記論理状態に関連づけるステップと
    を具えていることを特徴とするメモリーセルの論理状態のセンシング方法。
  7. 前記更なる電流が充電電流から成ることを特徴とする請求項６に記載の方法。
  8. 前記カウンタを周期的に増加させるステップが、
    前記第１の複数時間間隔の各時間間隔中に、前記カウンタを１回増加させるステップから成ることを特徴とする請求項６に記載の方法。
  9. 前記カウンタを周期的に減少させるステップが、
    前記第２の複数時間間隔及び前記第３の複数時間間隔の各時間間隔中に、前記カウンタを１回以上減少させるステップから成る
    ことを特徴とする請求項６に記載の方法。
  10. 前記充電電流及び前記放電電流に更なる電流を加算するステップが、
    前記抵抗素子の前記抵抗値に関連する更なる電圧を、トランスコンダクタンス増幅器の入力で受け取るステップと；
    前記更なる電流を前記トランスコンダクタンス増幅器の出力から出力するステップであって、前記トランスコンダクタンス増幅器が、前記更なる電流を前記更なる電圧と関数関係にする伝達関数を有するステップと
    を具えていることを特徴とする請求項６に記載の方法。
  11. 更に、
    前記メモリーセルの前記抵抗素子を、共通ノードを有する分圧回路として構成するステップと；
    前記分圧回路の両端に標準電圧を印加して、これにより、前記メモリーセルの前記抵抗値に関連する前記更なる電圧が前記共通ノードに現われるステップと
    を具えていることを特徴とする請求項１０に記載の方法。
  12. 前記メモリーセルがＭＲＡＭメモリーセルから成ることを特徴とする請求項６に記載の方法。
  13. 前記充電電流及び前記放電電流に更なる電流を加算するステップが、
    前記更なる電流を、前記充電電流または前記放電電流と共に、前記キャパシタの共通極板に流すステップから成ることを特徴とする請求項６に記載の方法。
  14. 前記第１の複数時間間隔中に前記カウンタを周期的に増加させるステップが、
    前記第１の複数時間間隔の各時間間隔中に、前記カウンタを１カウント増分だけ増加させるステップから成ることを特徴とする請求項６に記載の方法。
  15. 前記第２の複数時間間隔中及び前記第３の複数時間間隔中に前記カウンタを周期的に減少させるステップが、
    前記第２の複数時間間隔の各時間間隔中には前記カウンタを１カウント増分だけ減少させて、前記第３の複数時間間隔の各時間間隔中には前記カウンタを２カウント増分だけ減少させるステップから成ることを特徴とする請求項６に記載の方法。
  16. 更に、
    前記更なる電流からノイズ成分をフィルタ除去するステップを具えていることを特徴とする請求項６に記載の方法。
  17. 前記第１の複数時間間隔の各時間間隔の直後に、前記第２の複数時間間隔の１つの時間間隔が後続して、前記第２の複数時間間隔の各時間間隔の直後に、前記第１の複数時間間隔の１つの時間間隔が後続するように、前記第１の複数時間間隔と前記第２の複数時間間隔とを互いに交互させることを特徴とする請求項６に記載の方法。
  18. 抵抗メモリーセルの抵抗素子に電流を流して、前記抵抗素子の抵抗に関連する電圧を、前記抵抗素子とセンシング回路との間に結合した導体上に発生させるステップと；
    前記センシング回路によって振動信号を発生するステップであって、前記振動信号が複数の信号極小値、及び全体的に増加するトレンドを有し、前記複数の信号極小値の各信号極小値が、周期的なクロック信号の複数の遷移のそれぞれと同期して、前記全体的に増加するトレンドの大きさが、前記電圧の振幅に関連するステップと；
    前記周期的なクロック信号の前記複数の遷移のそれぞれの時点で、前記振動信号の瞬時値が基準値を超えた際に毎回、前記振動信号を下方向に調整するステップと；
    特定の時間間隔中に、前記調整の回数をカウントして、調整カウント数を生成するステップと；
    前記調整カウント数を前記電圧に関連付けて、これにより、前記調整カウント数を前記抵抗素子の前記抵抗に関連付けるステップと
    を具えていることを特徴とする抵抗メモリーセルの抵抗のセンシング方法。
  19. 測定期間中に抵抗メモリーセルに電圧を印加して、前記測定期間中に、結果的な増幅器の電流出力を発生させるステップと；
    前記結果的な電流を補助的な電流と組み合わせて用いて、前記測定期間中にキャパシタを反復的に充電及び放電するステップであって、前記補助的な電流は、前記キャパシタの瞬時電圧値に関連させて制御するステップと；
    前記測定期間中の複数のサンプリング時刻に、前記キャパシタの前記瞬時電圧がしきい値を上回るか下回るかに応答して、カウンタの値をそれぞれ増加または減少させるステップと；
    前記測定期間の終わりに、前記カウンタの値にもとづいて、前記メモリーセルの抵抗値を決定するステップと
    を具えていることを特徴とする抵抗メモリーセルの論理値のセンシング方法。
  20. ディジタルカウンタに結合されたカウンタ制御回路に結合した抵抗メモリーセルを用意するステップと；
    前記制御回路からの増加及び減少コマンドに従って、前記ディジタルカウンタのカウント値をそれぞれ増加及び減少させるステップであって、前記増加及び減少コマンドは、前記抵抗メモリーセルの抵抗に関連して発行するステップと；
    それぞれ第１時刻及び第２時刻に取得した、第１の値と第２の値との差を評価するステップと；
    前記差、及び前記第１時刻と前記第２時刻との間の期間を前記抵抗メモリーセルの論理状態に関連付けるステップと
    を具えていることを特徴とする抵抗メモリーセルの論理状態のセンシング方法。
  21. メモリーセルを通る電流によって発生する電圧に応答して、ディジタルカウンタのカウント値を反復的に増加及び減少させて、特定時点で取得した前記カウント値が、前記セルの第１導通状態を示すカウント値の第１範囲内であるか、前記セルの第２導通状態を示すカウント値の第２範囲であるかを見出すステップを具えていることを特徴とする抵抗メモリーセルの導通状態のセンシング方法。
  22. 前記セルの前記第１導通状態及び前記第２導通状態がそれぞれ、前記セルに記憶されるデータ値の第１論理状態及び第２論理状態を表わすことを特徴とする請求項２１に記載の方法。
  23. 前記ディジタルカウンタのカウント値を反復的に増加及び減少させるステップが、周期的なクロック信号の遷移をカウントするステップから成ることを特徴とする請求項２１に記載の方法。
  24. ＭＲＡＭセルの両端に第１電圧を印加するステップと；
    前記第１電圧を表わす電流を生成するステップと；
    前記第１電圧が基準電圧を上回ったことを表わす前記電流を、第１期間にわたって増加方向に積分して、第１積分電圧信号を発生するステップと；
    前記第１電圧が前記基準電圧を下回ったことを表わす前記電流を、第２期間にわたって減少方向に積分して、第２積分電圧信号を発生するステップと；
    前記第１期間中にカウンタを増加させて、前記第２期間中に前記カウンタを減少させることによって、カウント値を累積させるステップと；
    前記積分及び累積の操作を、所定期間にわたって反復するステップと
    を具えていることを特徴とするＭＲＡＭセルの論理状態のセンシング方法。
  25. ａ）ＭＲＡＭセルの両端に第１電圧を印加するステップと；
    ｂ）前記第１電圧を増幅して、前記第１電圧に対応する第１電流を生成するステップと；
    ｃ）第１期間中に、前記第１電流を第２電流と共に、キャパシタ上で増加方向に積分して、前記キャパシタ上に第２の上向きの電圧変化を発生させるステップと；
    ｄ）第２期間中に、前記第１電流を第３電流と共に、前記キャパシタ上で減少方向に積分して、前記キャパシタ上に第３の下向きの電圧変化を発生させるステップと；
    ｅ）長い時間にわたって、ステップａ）〜ｄ）を反復するステップと；
    ｆ）前記第２の上向きの電圧変化と前記第３の下向きの電圧変化との差を記憶することによって、前記キャパシタ上に第４電圧を蓄積させるステップであって、前記第４電圧が第５の基準電圧を超えるまで前記蓄積を行うステップと；
    ｇ）前記キャパシタを放電させて、ディジタルカウンタのカウント値を調整するステップと；
    ｈ）長い時間にわたってステップａ）〜ｇ）を反復するステップと；
    ｉ）測定時刻における前記カウント値を、前記ＭＲＡＭセルの論理状態に関連付けるステップと
    を具えていることを特徴とする抵抗メモリーセルの論理状態のセンシング方法。
  26. 前記ディジタルカウンタのカウント値を初期値に事前設定するステップを具えていることを特徴とする請求項２５に記載の方法。
  27. 前記第２電流が、前記第１期間中に電流源によって生成された正電流を含むことを特徴とする請求項２５に記載の方法。
  28. 前記第３電流が、前記第２期間中に電流源によって生成された負電流を含むことを特徴とする請求項２５に記載の方法。
  29. ＭＲＡＭセルに電流を流して、前記ＭＲＡＭセルの両端に電圧を発生させるステップと；
    前記電圧を時間的に変化するディジタルカウント値に変換するステップであって、前記時間的に変化するディジタルカウント値が、長い期間で見れば時間的に変化する時間平均値を有するステップと；
    前記長い期間の最終時点において、前記時間平均したカウント値の瞬時値を前記ＭＲＡＭセルの端子間の電圧に関連づけて、これにより、前記ＭＲＡＭセルの論理状態を検出するステップと
    を具えていることを特徴とするＭＲＡＭセルの論理状態のセンシング方法。
  30. 抵抗メモリーセルの抵抗を測定するために用いるべく適応させた電気信号であって、この電気信号が、
    第１の複数の電圧極大値と第２の複数の電圧極小値との間を振動する周期的な電気信号から成り、前記第１の複数の電圧極大値の各々と前記第２の複数の電圧極小値の各々とが、時間的に互いに交互し、前記第１の複数の電圧極大値の各々と前記第２の電圧極小値の各々が電圧振幅を有し；
    前記第２の複数の電圧極小値の各々が、その直後に隣接する電圧極大値から、第１の複数の時間間隔の各々だけ離れて、前記第１の複数の時間間隔の各時間間隔が、第１期間にほぼ等しく；
    前記第１の複数の電圧極大値の各々が、その直後に隣接する電圧極小値から、第２の複数の時間間隔の各々だけ離れて、前記第２の複数の時間間隔が、第３の複数の時間間隔及び第４の複数の時間間隔を含み、前記第３の複数の時間間隔の各々が第２期間にほぼ等しく、前記第４の複数の時間間隔の各々が、前記第２期間より長い第３期間にほぼ等しく、前記第４の複数の時間間隔の各時間間隔が、この時間間隔に先行する前記第１の複数の電圧極大値のそれぞれの極大値の時点よりおよそ前記第２期間だけ遅い時点で前記電気信号の振幅が基準値を超えた際の時点を含む
    ことを特徴とする抵抗メモリーセルの抵抗測定用に適応させた電気信号。
  31. ＭＲＡＭメモリーセルの論理状態を検出するセンシング回路であって、このセンシング回路が、
    第１ノード及び第２ノードと；
    ＭＲＡＭメモリーセルの抵抗素子の一端に結合した第１入力及び前記第１ノードに結合した第１出力を有するトランスコンダクタンス増幅器と；
    前記第１ノードに結合した第１極板及び定電位の第１電源に結合した第２極板を有するキャパシタと；
    前記第１ノードに結合した第２出力を有する電流源とを具えて、前記電流源が、前記第２出力を通して前記第１ノードへの電流供給または前記第１ノードからの電流シンクを交互に行うべく適応し、前記電流源が、前記第２ノードに結合された制御端子であって前記電流源が特定時点に電流を供給しているかシンクしているかを制御するための制御信号を受信すべく適応させた制御端子を有し；
    前記センシング回路が更に、前記第１ノードに結合した第２入力、基準電位の電源に結合した第３入力、第１クロック信号源に結合した第４入力、及び前記第２ノードに結合した第３出力を有する比較器回路と；
    前記第１ノードに結合した第５入力、第２クロック信号源に結合された第６入力、プリセット信号源に結合された第７入力、及びディジタルカウント値を出力すべく適応させた第４出力を有するカウンタ回路と
    を具えていることを特徴とするＭＲＡＭメモリーセルの抵抗状態のセンシング回路。
  32. 更に、前記第１ノードに結合した第５出力を有し、前記キャパシタの両端にプリセット電圧を確立するアナログ・プリセット回路を具えていることを特徴とする請求項３１に記載のセンシング回路。
  33. 前記電流源が供給する電流と前記電流源がシンクする電流とが、ほぼ等しい振幅を有することを特徴とする請求項３１に記載のセンシング回路。
  34. 前記第１クロック信号と前記第２クロック信号とが、互いに同期していないことを特徴とする請求項３１に記載のセンシング回路。
  35. 前記第１クロック信号と前記第２クロック信号とが、異なる周波数を有することを特徴とする請求項３１に記載のセンシング回路。
  36. 前記カウンタ回路の前記第７入力がプリセット信号の遷移を受け取るべく適応し、これにより、前記カウンタ回路の第４出力が特定のカウント値を有することを特徴とする請求項３１に記載のセンシング回路。
  37. 前記トランスコンダクタンス増幅器が、前記第１出力に出力電流を生成すべく適応し、前記出力電流が、前記第１入力に印加される入力電圧と関数関係を有することを特徴とする請求項３１に記載のセンシング回路。
  38. メモリーセル・センサが、
    第１期間中に第１電流源からの第１電流によって充電され、第２期間中に第２電流源への第２電流を放電すべく適応させたキャパシタを具えて、前記第１電流と前記第２電流とがほぼ等しい振幅を有し、かつ前記キャパシタに対して互いに逆の方向を有し；
    前記メモリーセルが更に、前記第１期間及び前記第２期間中に、前記キャパシタに対して第３電流を出力すべく適応させたトランスコンダクタンス増幅器を具えて、前記第３電流を前記第１電流に加算して、前記第３電流を前記第２電流から減算して、前記第３電流が、前記トランスコンダクタンス増幅器の第１入力で受信した第１電圧信号に関連し、前記第１期間及び前記第２期間のそれぞれが、前記第３電流の振幅に関連し；
    前記メモリーセル・センサが更に、
    前記第１電圧を抵抗メモリーセルの端子間に印加すべく適応させた抵抗網を具えて、前記第１電圧が前記抵抗メモリーセルの抵抗に関連し；
    前記メモリーセルが更に、前記第１期間と前記第２期間との時間差に関連して、カウンタのカウント出力を増加させるべく適応させたカウンタと
    を具えていることを特徴とするメモリーセル・センサ。
  39. 前記抵抗メモリーセルの前記抵抗が、前記抵抗メモリーセルの論理状態を表わすことを特徴とする請求項３８に記載のメモリーセル・センサ。
  40. メモリーセル・センサが、
    第１入力と第１出力とを有する第１トランスコンダクタンス増幅器、及び第２入力と第２出力とを有するトランスコンダクタンス増幅器を具えて、前記前記第１出力が前記第２入力に接続され、前記第１入力が、抵抗メモリーセルの論理状態に応じた電圧信号源に結合すべく適応し；
    前記メモリーセル・センサが更に、第１信号端子と第１接地端子とを有する第１キャパシタ、及び第２信号端子と第２接地端子とを有する第２キャパシタを具えて、前記第１及び第２接地端子が共に接地ノードに接続され、前記第１信号端子が前記第１出力に結合され、前記第２信号端子が前記第２出力に結合され；
    前記メモリーセル・センサが更に、基準電圧源に結合した第３基準入力、前記第２出力に結合した第４信号入力、第１クロック信号源に結合すべく適応させた第５クロック入力、及び第３しきい値出力を有するしきい値検出器と；
    第２クロック信号源に結合すべく適応させた第６クロック入力、前記第３しきい値出力に結合した第７制御入力、及び累積させたディジタルカウント値を表現すべく適応させた複数のディジタルカウント出力を有するカウンタと；
    前記第３しきい値出力に接続した第８信号入力、第１電流を出力すべく適応させた第４電流出力、第２電流を出力すべく適応させた第５電流出力を有する電流源を具えて、前記第１電流と前記第２電流とが前記電流源に対して互いに逆の方向を有して、前記第４電流出力が前記第１信号端子に結合され、前記第５電流出力が前記第２信号端子に結合され、前記電流源が、前記第８信号入力で受信した信号に応答して、前記第１電流及び前記第２電流の方向を共に反転させるべく可制御的に適応している
    ことを特徴とするメモリーセル・センサ。
  41. 更に、タイマーの第９入力に結合された第６出力を具えて、前記第３出力を「アップ」出力と表現し、前記第６出力を「ダウン」出力と表現することを特徴とする請求項４０に記載のメモリーセル・センサ。
  42. 前記しきい値検出器がアナログ比較器回路から成ることを特徴とする請求項４０に記載のメモリーセル・センサ。
  43. ＭＲＡＭセルの論理状態を検出するセンシング回路が、
    第１入力及び第１出力を有する第１トランスコンダクタンス増幅器を具えて、前記第１出力が第２トランスコンダクタンス増幅器の第２入力に結合されて；
    前記センシング回路が更に、第１期間中には、前記第１トランスコンダクタンス増幅器の前記第１出力からの出力電流に第１電流を加算して、前記第２トランスコンダクタンス増幅器の第２出力からの出力電流から第２電流を減算して、第２期間中には、前記第１トランスコンダクタンス増幅器の前記第１出力からの出力電流から第３電流を減算して、前記第２トランスコンダクタンス増幅器の前記第２出力からの出力電流に第４電流を加算すべく適応し；
    前記センシング回路が更に、前記第１出力に結合した第１キャパシタ及び前記第２出力に結合した第２キャパシタと；
    電流源に結合され、前記第１電流及び前記第２電流、及びこれらの電流の前記加算及び前記減算を制御して、前記第１期間及び前記第２期間を、前記第１トランスコンダクタンス増幅器の前記第１出力に関連付けて変化させる制御回路と；
    前記制御回路に結合され、プリセット・カウント数を、前記第１期間及び前記第２期間に関連付けて変化させて、前記ＭＲＡＭセルの前記論理状態に関連するカウント数を生成すべく適応させたカウンタ回路と
    を具えていることを特徴とするＭＲＡＭセルの論理状態検出用のセンシング回路。
  44. 前記制御回路が、前記第２出力に結合した第３入力、基準電圧源に結合した第４入力、周期的なクロック信号源に結合したクロック入力、及び前記カウンタ回路の入力に結合した出力を有するクロック付き比較器を具えていることを特徴とする請求項４３に記載のセンシング回路。
  45. 前記クロック付き比較器が、前記カウンタ回路の更なる入力に結合した更なる出力を具えて、前記カウンタ回路が、周期的なクロック信号源に結合したクロック入力を有するクロック付きカウンタから成ることを特徴とする請求項４４に記載のセンシング回路。
  46. 更に、
    定電位の第１電源と測定ノードとの間に結合した前記ＭＲＡＭセルの抵抗と、前記測定ノードと定電位の第２電源との間に結合した更なる抵抗とを有する分圧回路を具えていることを特徴とする請求項４３に記載のセンシング回路。
  47. 前記定電位の第１電源がＶcc電位を供給すべく適応し、前記定電位の第２電源が接地電位を規定することを特徴とする請求項４６に記載のセンシング回路。
  48. 前記第１トランスコンダクタンス増幅器が正のゲインを有し、前記第２トランスコンダクタンス増幅器が負のゲインを有することを特徴とする請求項４３に記載のセンシング回路。
  49. 前記電流源が、
    複数の電流源回路と；
    前記複数の電流源のそれぞれの電流を方向付けすべく適応させたスイッチングデバイスと
    を具えていることを特徴とする請求項４３に記載のセンシング回路。
  50. センシング回路を有するＭＲＡＭメモリーセルを含むメモリーモジュールに結合した中央処理装置を具えたディジタル処理システムにおいて、前記センシング回路が、
    第１ノード及び第２ノードと；
    前記ＭＲＡＭメモリーセルの抵抗素子の一端に結合した第１入力、及び前記第１ノードに結合した第１出力を有するトランスコンダクタンス増幅器と；
    前記第１ノードに結合した第１極板と、定電位の第１電源に結合した第２極板とを有するキャパシタと；
    前記第１ノードに結合した第２出力を有する電流源を具えて、前記電流源が、前記第２出力を通して前記第１ノードへの電流供給または前記第１ノードからの電流シンクを交互に行うべく適応し、前記電流源が、前記第２ノードに結合された制御端子であって前記電流源が特定時点に電流を供給しているかシンクしているかを制御するための制御信号を受信すべく適応させた制御端子を有し；
    前記センシング回路が更に、前記第１ノードに結合した第２入力、基準電位の電源に結合した第３入力、第１クロック信号源に結合した第４入力、及び前記第２ノードに結合した第３出力を有する比較器回路と；
    前記第１ノードに結合した第５入力、第２クロック信号源に結合した第６入力、プリセット信号源に結合した第７入力、及びディジタルカウント値を出力すべく適応させた第４出力を有するカウンタ回路と
    を具えていることを特徴とするディジタル処理システム。
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