JP2005536105A - トランジスタのしきい値電圧を制御するための回路および装置 - Google Patents
トランジスタのしきい値電圧を制御するための回路および装置 Download PDFInfo
- Publication number
- JP2005536105A JP2005536105A JP2004527197A JP2004527197A JP2005536105A JP 2005536105 A JP2005536105 A JP 2005536105A JP 2004527197 A JP2004527197 A JP 2004527197A JP 2004527197 A JP2004527197 A JP 2004527197A JP 2005536105 A JP2005536105 A JP 2005536105A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- threshold voltage
- circuit
- circuit unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 38
- 238000005259 measurement Methods 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 21
- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 238000012935 Averaging Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 210000004027 cell Anatomy 0.000 description 6
- 230000003044 adaptive effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000036039 immunity Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000006399 behavior Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000004513 sizing Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 210000004460 N cell Anatomy 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Abstract
Description
(1) VB=A(VR+ΔVt−VR)
となる。ここで、Aは増幅器18の利得である。高利得増幅器が用いられる場合、
ID:真のドレイン電流
I0:理論上のドレイン電流
VGS:ゲート端子とソース端子の間の電圧
Vt:しきい値電圧
n:一定値
UT:熱電圧
長さ変調チャネルを無視することにより、しきい値より下で動作するトランジスタのドレイン電流の良好な近似値(3)が得られる。
Claims (17)
- 複数のトランジスタデバイスを有する回路ユニットのしきい値電圧を制御する制御ユニットであって、
基準回路と、
前記回路ユニットの少なくとも1つの検出トランジスタのしきい値電圧を測定し、前記基準回路の少なくとも1つの基準トランジスタの基準しきい値電圧を測定する測定ユニットと、
前記測定ユニットの出力から差動電圧を生成する差動電圧発生器と、
前記差動電圧がバイアス電圧として供給される、前記回路ユニット内の前記トランジスタデバイスのバルク接続と、を備えることを特徴とする制御ユニット。 - 前記差動電圧発生器は、
前記回路ユニットの少なくとも1つの測定されたトランジスタしきい値電圧の、少なくとも1つの平均しきい値電圧値を形成する平均化ユニットと、
前記回路ユニットの少なくとも1つの平均しきい値電圧値を、前記基準回路の少なくとも1つの測定されたトランジスタしきい値電圧と比較し、前記回路ユニットの少なくとも1つの平均しきい値電圧値と、前記基準回路の少なくとも1つのトランジスタしきい値電圧との差を示す少なくとも1つの差分電圧値を生成する比較ユニットと、
前記比較ユニットの少なくとも1つの差分電圧値を増幅し、少なくとも1つの増幅された差分電圧値を生成する増幅ユニットと、を備えることを特徴とする請求項1に記載の制御ユニット。 - 前記増幅ユニットは、高利得増幅器であることを特徴とする請求項2に記載の制御ユニット。
- 前記基準回路は、少なくとも1つの比較増幅器内に少なくとも1つの基準トランジスタを備えることを特徴とする請求項1に記載の制御ユニット。
- 前記基準トランジスタは、前記回路ユニットを備えるチップの別のウェルに設けられていることを特徴とする請求項4に記載の制御ユニット。
- 前記基準トランジスタは、基準電圧により前記回路ユニットの前記トランジスタデバイスとは別に制御されることを特徴とする請求項4に記載の制御ユニット。
- 前記測定ユニットは、前記しきい値電圧を検出する少なくとも1つの検出トランジスタを備えることを特徴とする請求項1に記載の制御ユニット。
- 前記検出トランジスタは、検出電圧により前記基準トランジスタとは別に制御されることを特徴とする請求項7に記載の制御回路。
- 前記回路ユニットは、複数のトランジスタデバイスを備え、
第1の補助的な複数の前記トランジスタデバイスを、基準トランジスタとして使用し、第2の補助的な複数の前記トランジスタデバイスを、検出トランジスタとして使用し、
前記差動電圧発生器の差動出力は、バイアス電圧として、前記複数のトランジスタデバイスのバルクに供給される、ことを特徴とする請求項1に記載の制御ユニット。 - 集積回路デバイスであって、
請求項1に記載の回路ユニットと制御ユニットとを備えることを特徴とする集積回路デバイス。 - 回路ユニット内のトランジスタの少なくとも1つのしきい値電圧を制御するための方法であって、
前記回路ユニットの少なくとも1つのトランジスタしきい値電圧を測定し、
少なくとも1つの基準トランジスタを提供し、前記少なくとも1つの基準トランジスタのしきい値電圧を測定し、
前記測定ユニットの出力から、差動電圧を生成し、
前記差動電圧を、バイアス電圧として前記回路ユニット内の前記トランジスタデバイスのバルク接続に供給する、ことを特徴とする方法。 - 前記生成するステップでは、
前記回路ユニットの少なくとも1つの測定されたトランジスタしきい値電圧の少なくとも1つの平均しきい値電圧値を形成し、
前記回路ユニットの少なくとも1つの平均しきい値電圧値を、前記基準回路の少なくとも1つの測定されたトランジスタしきい値電圧と比較し、前記回路ユニットの少なくとも1つの平均しきい値電圧値と少なくとも1つの基準トランジスタの少なくとも1つのトランジスタしきい値電圧との間の差を表す少なくとも1つの差分電圧を生成し、
前記比較ユニットの少なくとも1つの差分電圧を増幅し、少なくとも1つの増幅された差分電圧を生成する、ことを特徴とする請求項11に記載の方法。 - 複数のトランジスタデバイスを、第1の補助的な複数の基準トランジスタと、第2の補助的な複数の検出トランジスタとに分割し、
前記第1の補助的な複数のトランジスタしきい値電圧を、基準電圧として測定し、
前記第2の補助的な複数のしきい値電圧を、検出電圧として測定し、
差動電圧を、前記基準電圧および前記検出電圧から生成し、
前記差動電圧を、前記複数のトランジスタデバイスのバルクに入力する、ことを特徴とする請求項11または請求項12に記載の方法。 - 回路ユニット内のトランジスタの少なくとも1つのしきい値電圧の制御は、閉ループ内で行われることを特徴とする請求項11に記載の方法。
- 前記閉ループ内の制御は、電源の制御を含むことを特徴とする請求項14に記載の方法。
- 前記増幅された平均電圧は、前記回路ユニットにマイナスにフィードバックされ、前記回路ユニットと前記基準回路の間のしきい値電圧差を減少させる、ことを特徴とする請求項12に記載の方法。
- 前記しきい値電圧は、直接測定されることを特徴とする請求項11に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP02078286 | 2002-08-08 | ||
EP02078778 | 2002-09-13 | ||
PCT/IB2003/003473 WO2004015867A1 (en) | 2002-08-08 | 2003-08-04 | Circuit and method for controlling the threshold voltage of transistors |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005536105A true JP2005536105A (ja) | 2005-11-24 |
Family
ID=31716851
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004527197A Pending JP2005536105A (ja) | 2002-08-08 | 2003-08-04 | トランジスタのしきい値電圧を制御するための回路および装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7332953B2 (ja) |
EP (1) | EP1529343A1 (ja) |
JP (1) | JP2005536105A (ja) |
KR (1) | KR20050065518A (ja) |
AU (1) | AU2003250452A1 (ja) |
TW (1) | TW200410058A (ja) |
WO (1) | WO2004015867A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011023490A (ja) * | 2009-07-15 | 2011-02-03 | Fujitsu Semiconductor Ltd | ボディバイアス制御回路及びボディバイアス制御方法 |
JP2019523597A (ja) * | 2016-07-22 | 2019-08-22 | セー エス ウー エム・サントル・スイス・デレクトロニク・エ・ドゥ・ミクロテクニク・エス アー・ルシェルシュ・エ・デヴェロプマン | アナログ及び/又はデジタル回路のpvt変動を補償するための補償装置 |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8323228B2 (en) * | 2007-04-12 | 2012-12-04 | Rex Medical L.P. | Dialysis catheter |
US7129745B2 (en) * | 2004-05-19 | 2006-10-31 | Altera Corporation | Apparatus and methods for adjusting performance of integrated circuits |
US7348827B2 (en) * | 2004-05-19 | 2008-03-25 | Altera Corporation | Apparatus and methods for adjusting performance of programmable logic devices |
US20060119382A1 (en) * | 2004-12-07 | 2006-06-08 | Shumarayev Sergey Y | Apparatus and methods for adjusting performance characteristics of programmable logic devices |
US7388387B2 (en) * | 2006-01-11 | 2008-06-17 | Stratosphere Solutions, Inc. | Method and apparatus for measurement of electrical resistance |
US7355437B2 (en) * | 2006-03-06 | 2008-04-08 | Altera Corporation | Latch-up prevention circuitry for integrated circuits with transistor body biasing |
US7330049B2 (en) * | 2006-03-06 | 2008-02-12 | Altera Corporation | Adjustable transistor body bias generation circuitry with latch-up prevention |
US7495471B2 (en) | 2006-03-06 | 2009-02-24 | Altera Corporation | Adjustable transistor body bias circuitry |
KR100776749B1 (ko) * | 2006-05-19 | 2007-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동방법 |
DE102006048379B4 (de) * | 2006-10-12 | 2008-11-06 | Infineon Technologies Ag | Verfahren zur Durchsatzsteuerung einer elektronischen Schaltung sowie entsprechende Durchsatzsteuerung und zugehörige Halbleiterschaltung |
US7545161B2 (en) * | 2007-08-02 | 2009-06-09 | International Business Machines Corporation | Method and apparatus to measure threshold shifting of a MOSFET device and voltage difference between nodes |
US7933141B2 (en) * | 2008-04-04 | 2011-04-26 | Elpida Memory, Inc. | Semiconductor memory device |
EP2266007A1 (en) * | 2008-04-16 | 2010-12-29 | Nxp B.V. | Threshold voltage extraction circuit |
KR101143470B1 (ko) | 2010-07-02 | 2012-05-08 | 에스케이하이닉스 주식회사 | 전압 정류 회로 |
US10868537B1 (en) | 2020-07-16 | 2020-12-15 | Apple Inc. | Supply voltage and temperature independent receiver |
CN116938159A (zh) * | 2023-09-19 | 2023-10-24 | 微龛(广州)半导体有限公司 | 差分输入的电路、差分对失配噪声补偿电路及方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4791318A (en) * | 1987-12-15 | 1988-12-13 | Analog Devices, Inc. | MOS threshold control circuit |
US5087830A (en) * | 1989-05-22 | 1992-02-11 | David Cave | Start circuit for a bandgap reference cell |
US5017811A (en) * | 1989-10-27 | 1991-05-21 | Rockwell International Corporation | CMOS TTL input buffer using a ratioed inverter with a threshold voltage adjusted N channel field effect transistor |
JP2586171B2 (ja) * | 1990-03-26 | 1997-02-26 | 日本電気株式会社 | 演算増幅器 |
KR940001816B1 (ko) * | 1991-07-26 | 1994-03-09 | 삼성전자 주식회사 | 슬루우레이트 스피드엎 회로 |
US5397934A (en) | 1993-04-05 | 1995-03-14 | National Semiconductor Corporation | Apparatus and method for adjusting the threshold voltage of MOS transistors |
US5811993A (en) * | 1996-10-04 | 1998-09-22 | International Business Machines Corporation | Supply voltage independent bandgap based reference generator circuit for SOI/bulk CMOS technologies |
US6002245A (en) * | 1999-02-26 | 1999-12-14 | National Semiconductor Corporation | Dual regeneration bandgap reference voltage generator |
US6529421B1 (en) * | 2001-08-28 | 2003-03-04 | Micron Technology, Inc. | SRAM array with temperature-compensated threshold voltage |
US6486727B1 (en) * | 2001-10-11 | 2002-11-26 | Pericom Semiconductor Corp. | Low-power substrate bias generator disabled by comparators for supply over-voltage protection and bias target voltage |
-
2003
- 2003-08-04 EP EP03784385A patent/EP1529343A1/en not_active Withdrawn
- 2003-08-04 JP JP2004527197A patent/JP2005536105A/ja active Pending
- 2003-08-04 US US10/523,666 patent/US7332953B2/en not_active Expired - Lifetime
- 2003-08-04 KR KR1020057002041A patent/KR20050065518A/ko not_active Application Discontinuation
- 2003-08-04 AU AU2003250452A patent/AU2003250452A1/en not_active Abandoned
- 2003-08-04 WO PCT/IB2003/003473 patent/WO2004015867A1/en active Application Filing
- 2003-08-05 TW TW092121389A patent/TW200410058A/zh unknown
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011023490A (ja) * | 2009-07-15 | 2011-02-03 | Fujitsu Semiconductor Ltd | ボディバイアス制御回路及びボディバイアス制御方法 |
US8659346B2 (en) | 2009-07-15 | 2014-02-25 | Spansion Llc | Body-bias voltage controller and method of controlling body-bias voltage |
JP2019523597A (ja) * | 2016-07-22 | 2019-08-22 | セー エス ウー エム・サントル・スイス・デレクトロニク・エ・ドゥ・ミクロテクニク・エス アー・ルシェルシュ・エ・デヴェロプマン | アナログ及び/又はデジタル回路のpvt変動を補償するための補償装置 |
US11012067B2 (en) | 2016-07-22 | 2021-05-18 | CSEM Centre Suisse d'Electronique et de Microtechnique SA—Recherche et Développement | Compensation device for compensating PVT variations of an analog and/or digital circuit |
JP7113811B2 (ja) | 2016-07-22 | 2022-08-05 | セー エス ウー エム・サントル・スイス・デレクトロニク・エ・ドゥ・ミクロテクニク・エス アー・ルシェルシュ・エ・デヴェロプマン | デジタル回路のpvt変動を補償するための補償装置 |
Also Published As
Publication number | Publication date |
---|---|
AU2003250452A1 (en) | 2004-02-25 |
TW200410058A (en) | 2004-06-16 |
EP1529343A1 (en) | 2005-05-11 |
WO2004015867A1 (en) | 2004-02-19 |
US7332953B2 (en) | 2008-02-19 |
US20060038605A1 (en) | 2006-02-23 |
KR20050065518A (ko) | 2005-06-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2005536105A (ja) | トランジスタのしきい値電圧を制御するための回路および装置 | |
US10198022B1 (en) | Ultra-low power bias current generation and utilization in current and voltage source and regulator devices | |
KR100272508B1 (ko) | 내부전압(vdd) 발생회로 | |
KR101031434B1 (ko) | 초저전력 아날로그 보상 회로 및 보상 방법 | |
US7920015B2 (en) | Methods and apparatus to sense a PTAT reference in a fully isolated NPN-based bandgap reference | |
US10707757B2 (en) | Reference voltage generator with adaptive voltage and power circuit | |
US5384739A (en) | Summing circuit with biased inputs and an unbiased output | |
GB2425419A (en) | An overtemperature detector for integrated circuits, using hysteresis | |
US11099081B2 (en) | Current generating circuits capable of generating currents with different temperature coefficients and flexibly adjusting slope of the temperature coefficient | |
KR20080061208A (ko) | 파워-온-리셋 회로 | |
Souliotis et al. | A high accuracy voltage reference generator | |
US20070182477A1 (en) | Band gap reference circuit for low voltage and semiconductor device including the same | |
US7466171B2 (en) | Voltage detection circuit and circuit for generating a trigger flag signal | |
JP3593486B2 (ja) | 電圧比較回路およびこれを用いた基板バイアス調整回路 | |
US6683489B1 (en) | Methods and apparatus for generating a supply-independent and temperature-stable bias current | |
He et al. | A compensation technique for threshold mismatch in sub-threshold current mirror | |
Bernardson | Precision, temperature and supply independent CMOS current source with no external components | |
KR20000004505A (ko) | 내부 전압 강하 회로 | |
KR0153049B1 (ko) | 정전류회로 | |
KR100599974B1 (ko) | 기준 전압 발생기 | |
US11927493B2 (en) | Temperature sensor | |
US10871404B2 (en) | Miniaturized thermistor based thermal sensor | |
Puşcaşu et al. | A low voltage operational amplifier cell with extended input common mode range for high voltage current sensing applications | |
KR100197559B1 (ko) | 기준전압 발생회로 | |
Komark | Design of an integrated voltage regulator |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060802 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080612 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081121 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090224 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090714 |