JP2005532588A - 逆変換復号化を含むマトリックスディスプレイおよびマトリックスディスプレイの駆動方法 - Google Patents

Abstract

ディスプレイコンポーネントは、ブロックの各画素に、コンデンサ（２６）のような加算素子と、電流源（２２）および電流シンク（２３）と、電流源およびシンクを加算素子（３２）に接続するスイッチ（２４，３４）と、を含む。基底関数が基底関数に応じてスイッチ（２４，３４）を制御するため基底関数入力（４２，４４）へ供給される。ブロックの画素の電流源（２２）およびシンク（３２）は入力データストリームに応じて共通に変調される。復号化された変換データはコンデンサ（２６）に蓄積され、表示出力は蓄積された電圧によって決められる。個々の画素はこのようにしてデータ復号化動作を実行可能である。

Description

本発明は、ディスプレイおよび変換を用いることによって符号化されたデータを用いたディスプレイの駆動方法に関する。

マトリックス型ディスプレイには、たとえば、液晶ディスプレイおよび発光ダイオード・アレイが含まれる。このようなディスプレイは、特に、テレビジョンスクリーン、コンピュータモニタおよびその他多数を含む各種のアプリケーションで使用可能である。

ディスプレイ解像度の増加に伴って、データがディスプレイへ転送されるのに必要なレートが同様に増大する。レートの増大はより多くの電力を消費し、電磁妨害問題の原因になる。

種々の符号化スキームが表示用のデータを符号化するため使用されている。これらの符号化スキームは大量のデータを長距離に亘って伝送する必要を回避する点で役に立つが、符号化されたデータは、ディスプレイを駆動するため使用される前に依然としてデコーダで復号化される必要がある。したがって、この場合でもデコーダとディスプレイとの間で大量のデータを伝送しなければならない。

本発明によれば、基底関数を有する変換を使用して符号化されたデータを復号化し表示するディスプレイコンポーネントが提供される。このディスプレイコンポーネントは、ブロックとして配置された複数の画素を含み、各画素は、加算素子と、加算素子に正の単位寄与量を与える第１の素子と、第１の素子を加算素子に接続する第１のスイッチと、加算素子に負の単位寄与量を与える第２の素子と、第２の素子を加算素子に接続する第２のスイッチと、第１および第２のスイッチに接続され基底関数値に従って第１および第２のスイッチを切り替える制御回路と、を含み、各ブロックは、入力データに従ってブロックの画素の第１および第２の素子のすべてを変調する変調器を具備し、それにより、加算素子が入力データおよび基底関数値に従って表示用の復号化された入力データを蓄積する。

本発明によるディスプレイコンポーネントは、符号化されたデータを内部的に処理し復号化できる。したがって、本発明によるディスプレイコンポーネントは、ディスプレイの実施において必要なデコーダＩＣの個数を削減することができ、同時に、ディスプレイへ供給されるのに必要なデータレートを低減することができる。

ディスプレイへ低減されたデータレートを供給する必要性は、電磁妨害の軽減および／または消費電力の改良を含む多数の利点をもたらし得る。

各画素は復号化されたデータを蓄積するためキャパシタンスを使用する。このキャパシタンスは、ディスクリートキャパシタ、および／または、液晶ディスプレイ（ＬＣＤ）の電極のような付加的な別の機能を有する画素の一部を含む。

ディスプレイコンポーネントは、たとえば、パッシブプレートと組み合わされてディスプレイを成す、液晶ディスプレイのアクティブプレートでもよい。このアクティブプレートとパッシブプレートは液晶をそれらの間に挿む。ディスプレイコンポーネントは、また、全体として機能的なディスプレイでもよく、たとえば、アクティブマトリックス型ポリマ発光ダイオード（ＡＭＰＬＥＤ）ディスプレイまたはその他のアクティブマトリックス型有機発光ダイオード（ＡＭＯＬＥＤ）ディスプレイでもよい。

実施形態では、加算素子はキャパシタンスであり、キャパシタンスの電圧が画素出力を決め、第１の素子はキャパシタンスを充電する変調電流源であり、第２の素子はそのキャパシタンスを放電する変調電流シンクである。

ディスプレイは、好ましくは、基底関数または逆基底関数に従って基底関数値のシーケンスを発生する基底関数発生器を含み、基底関数発生器は各画素のスイッチを制御するためブロックの画素に接続される。

電流源は高電圧線とキャパシタとの間に接続されたフォトダイオードによって実現され、電流シンクは低電圧線とコンデンサとの間に接続されたフォトダイオードによって実現される。変調器は、フォトダイオードを変調するために、ブロックのフォトダイオードに光信号を送信するように配置された発光素子を含んでもよい。したがって、この配置において、電流源および電流シンクの変調は、発光素子によってブロックのすべての素子へ並列に供給された光信号を使用して実行される。

電流源および電流シンクとして動作するフォトダイオードに信号を送信するための発光素子（ＬＥＤでよい）を使用することにより、必要以上の付加的な配線を要することなく共通にブロックの各素子の変調を行えることができる。

代替的に、電流源と電流シンクは、共通データラインによって変調器に接続された制御端子を有するトランジスタでもよい。この配置において、電流源および電流シンクの変調は電気信号を使用して実行される。

ディスプレイは行と列とに配置された複数のブロックを有してもよく、ブロックの各行がブロックの当該行を選択するブロック選択ラインを有し、ブロックの各行の画素素子はブロック選択ラインによって選択されたときにデータを復号化するためにのみ動作する。これは、ブロックの行のデータを連続的に供給することを可能にする。このアプローチは、電流源および電流シンクが光学的または電気的に変調されるかどうかとは無関係に採用される。

ブロックの選択を実施するため、各ブロックの各画素は、キャパシタと第１および第２のスイッチとの間に接続されたブロック選択スイッチを有してよく、ブロック選択スイッチはブロック選択ラインに接続される。

ディスプレイをリセットするために、各画素は、好ましくは、リセットトランジスタ、たとえば、キャパシタンスと高電圧線および低電圧線のうちの一方との間に接続されたソースおよびドレインと、高電圧線および低電圧線のうちのもう一方に接続されたゲートを備えたＦＥＴを備える。

一般に素子毎に異なる基底関数に従って各素子を連続的に切り替えるために、２次元ブロックの各素子への基底関数信号を取得することは困難であろうと考えられる。しかし、本発明者は、各画素の制御回路に行および列の基底関数入力を設けることによりこのようなディスプレイを実施することが可能であることを認識した。

したがって、ディスプレイは、ブロックの画素素子の行の各画素素子の行基底関数入力に接続された行基底関数ラインと、ブロックの画素素子の列の各画素素子の列基底関数入力に接続された列基底関数ラインと、各行および列の基底関数を発生する少なくとも一つの基底関数発生器であって、対応した行および列基底関数ラインに接続されたそれぞれの前記基底関数発生器の出力に基底関数を出力する少なくとも一つの基底関数発生器と、を含む。

このようにして、行基底関数が行の各素子に対して発生され、列基底関数が列の各素子に対して発生される。異なる列基底関数と行基底関数、すなわち、異なるシーケンスが別個の行および列のそれぞれに対して発生される。

行基底関数値および列基底関数値は、第１および第２の基底関数入力に接続されたＸＯＲゲート入力と、第１および第２のスイッチの一方に直接的に接続され、第１および第２のスイッチのもう一方にインバータを介して接続されたＸＯＲゲート出力と、を有するＸＯＲゲートを各画素に設けることにより、各画素で合成される。

好ましくは、基底関数は、代表的には＋１または−１として表現される二値だけをとるウォルシュ基底関数またはコサイン基底関数である。

本発明は、また、ブロックとして配置された複数の画素を有し、各画素が加算素子、電流源、電流シンク、ならびに、電流源および電流シンクをキャパシタンスに接続するスイッチを含む、ディスプレイを駆動する方法に関係し、この方法は、
基底関数を有する変換を使用して符号化された複数の連続データ項目を含むブロックに対する入力データストリームを受け取るステップと、
入力データストリームに従ってブロックのすべての画素に対して共通に電流源および電流シンクを変調するステップと、
キャパシタンスを充電または放電するために電流源または電流シンクがキャパシタンスに接続される状態と、電流源または電流シンクが接続されない状態との間で、各画素ごとのスイッチを切り替えるステップであって、この切り替えは、ブロック内の各画素のロケーションによって決められるブロックの各画素の基底関数値のシーケンスに従って連続的に行われるステップと、
キャパシタンスに蓄積された電荷に従って各画素の可視的出力を表示するステップとを含む。

本発明をより良く理解するため、単に一例として、添付図面を参照して実施形態が記載されている。

図面はすべて模式的に過ぎないことが理解されるべきである。同じ参照番号および符号が同一または類似の部分を示すためすべての図面を通じて使用されている。

基底関数を使用してデータを符号化する方法は周知であり、コサイン変換およびウォルシュ変換が含まれ、どちらもデータ圧縮の当業者によく知られている。コサイン変換は、特に、ＪＰＥＧおよびＭＰＥＧとして公知であり広く採用されている画像データ符号化スキームに使用される。完全を期すために、この方式で符号化された画像を復号化するために必要な逆変換を次に説明する。

用語「基底関数」、および、「基底関数値」は本明細書において、逆変換、および、この逆変換の逆基底関数値のための基底関数を包含するように使用されていることに注意すべきである。まさに、ウォルシュ変換のような多くの変換では、逆変換のための基底関数は順変換のための基底関数と同じである。

ＪＰＥＧおよびＭＰＥＧフォーマットで符号化されたデータの使用は普及し続けている。このデータを取扱い可能なディスプレイは、必要なデコーダＩＣの個数を削減でき、同時に、ディスプレイ画素の電磁妨害（ＥＭＩ）が低減するまでデータレートを低下させる点で有利である。消費電力の削減はさらなる利点になる可能性がある。本発明の一実施形態において、アクティブマトリックス型ディスプレイは、画素のブロックに対するデータ復号化能力を備え、データのブロックが適切な変換（たとえば、コサインまたはウォルシュ）で符号化される。この提案は電流加算技術を使用して実現されたあらゆるディスプレイタイプのブロックベース変換復号化の概念を包含する。携帯機器における反射型ＬＣＤディスプレイに適したトランジスタレベル設計を含む二つの詳細な実施形態を説明する。このような実施をＡＭＰＬＥＤのような放射型ディスプレイで使用することも考慮される。

適切な符号化方法が当業者に周知であるため、データの符号化についての検討は行わない。

デジタル２次元逆変換は、

式１のように表現でき、式中、Ｂ（ｕ，ｖ，ｎ，ｍ）は２次元基底関数である。基底関数がコサイン関数であるならば、式１はＪＰＥＧおよびＭＰＥＧアルゴリズムで使用される復号化を表す。その他の基底関数、たとえば、ウォルシュ、ハール、サイン、スラントなども可能である。ここで記載された実施例のディスプレイはウォルシュ変換を使用するが、他の変換を用いてプロセスを実施するために適当な変更を加えることが可能である。１次元ウォルシュ変換基底関数は図１に示されている。

図１のこれらの基底関数Ｂ（ｕ，ｎ）は、Ｂ（ｕ，ｎ）＝Ｂ^−１（ｕ，ｎ）という特徴、すなわち、逆変換の基底関数が順変換の基底関数に等しいという特徴がある。２次元基底関数は、２組の１次元基底関数を乗算することにより作成され、
すなわち、Ｂ（ｕ，ｖ，ｎ，ｍ）＝Ｂ（ｕ，ｎ）Ｂ（ｖ，ｍ）および Ｂ^−１（ｕ，ｖ，ｎ，ｍ）＝Ｂ^−１（ｕ，ｎ）Ｂ^−１（ｖ，ｍ）である。ウォルシュ関数は二つの値（１と−１）だけをとるので、乗算演算はＸＯＲ演算の形式であると考えることができる。

したがって、各画素で実施されるべき演算は：

である。

図２を参照すると、ディスプレイコンポーネント２は画素６の複数のブロック４を有することが示されている。画素６は、各ブロック内に行８と列１０からなる規則的なマトリックスとして配置されている。図２には、８行の行８と８列の列１０として配置された６４個の画素６からなるブロックが示されているが、各ブロックの画素の個数が異なっていても構わないことは明白であろう。ブロック４は、同様に列１２および行１４として配置される。ディスプレイの周囲には、基底関数発生回路１８およびブロック選択回路２０が配置される。ブロック選択回路２０は、それぞれのブロック選択ライン（図示せず）によってブロックの行８を選択する。基底関数発生回路１８は、行基底関数ライン１０２に沿って画素行８に接続された行基底関数出力１００に画素行８のための基底関数を出力する。基底関数発生回路１８は、また、列基底関数ライン１０６によって画素列に接続された列基底関数出力１０４に画素列１０のための基底関数を出力する。わかりやすくするために、１本の行基底関数ライン１０２および１本の列基底関数ライン１０６だけが図２に示されているが、当業者に明らかであるように各画素が基底関数入力を必要とするので、画素の各行および列は、記載された実施形態では、それぞれに固有の行基底関数ラインおよび列基底関数ラインが設けられる。

図３は各画素６内の回路を示す。電流源２２は第１のスイッチ２４を介してキャパシタンス２６に接続され、キャパシタンス２６は次にグランド３６に接続されている。電流源は高電圧電源線２８から給電される。同様に、電流シンク３２は第２のスイッチ３４を介して同じキャパシタンス２６に接続され、電流シンクは低電圧電源線３８から給電される。電流源２２と電流シンク３２の両方は出力信号３０に基づいて出力電流を制御するために変調される。制御回路４０は、列基底関数ライン１０６に接続された列基底関数入力４２で受信された信号および行基底関数ライン１０２に接続された行基底関数入力４４で受信された信号に従って、第１のスイッチおよび第２のスイッチを制御するために設けられている。

これらの信号は、第２のスイッチ３４を直接的に制御し、インバータ４８を介して第１のスイッチを制御するＸＯＲゲート４６で合成される。

この画素回路は以下に説明するように式（２）を実現する。

本明細書において、液晶は電流Ｉによって充電される一定容量Ｃを有し、

を満たす。

これを初期条件：Ｖ（０）＝０で積分し、Ｉ（ｔ）を一定電流Ｉ（ｎ）のシーケンスに分けると、

が得られ、式中、Δｔは異なる電流間の時間間隔である。次に、複数の画素にｕでインデックスを付けたと考える。画素のそれぞれの電圧は、

として記述される。

電流がスイッチＢ（ｎ）によってゲート制御され、インデックスｕによって示された画素のそれぞれにスイッチが存在するならば、すべての画素に存在する電流は、Ｉ（ｕ，ｎ）＝Ｂ（ｕ，ｎ）Ｉ（ｎ）のように記述され、すなわち、電流Ｉ（ｎ）は、ｕによってインデックス付けされたすべての画素に存在し、したがって、Ｂ（ｕ，ｎ）が変換の基底関数であるならば、すなわち、

であるならば、変換係数を表現することができることがわかる。

これは１次元変換であり、２次元変換はより多数のスイッチを導入することにより実現され、その結果として、

であり、これが求めていた変換である。

この演算を実現するための画素回路は、画素内の電流源および電流ソースと多数の基底関数スイッチを使用する。基底関数の積Ｂ^−１（ｕ，ｎ）．Ｂ^−１（ｖ，ｍ）の値は±１であり、これを実現するために２個のスイッチ２４、３４（一方は電流が画素キャパシタンスへ流入することを可能にし、もう一方は電流が画素キャパシタンスから流出することを可能にする）が必要であり、２次元の実施を達成するために、ＸＯＲゲート４６およびインバータ４８の形をしたさらなるロジックが必要である。

使用中に、基底関数を用いた変換によって符号化されたデータのシーケンスはディスプレイコンポーネント２に供給される。各ブロック４に対するデータは連続的に供給され、ブロック選択回路２０は対応するブロックを順番に選択する。

各ブロックに対するデータはデータ要素のシーケンスを含む。これらはブロックの画素のすべての電流源およびシンクを並列に変調するため使用される。このように、各画素は同じ入力データを並列に受信する。

基底関数値は基底関数発生回路１８によって計算され、基底関数発生回路１８は、一連の列基底関数および行基底関数を発生し、列基底関数ライン１０４に沿って列１２の各画素への列基底関数入力４２へ列基底関数を出力し、行基底関数ライン１０２に沿って行１４の各画素への行基底関数入力４４へ行基底関数を出力する。

新しい基底関数値は入力データの新しい要素のそれぞれのために必要であるので、基底関数発生回路１８は、入力データストリームの要素と同期して基底関数値のシーケンスを供給するように構成される。行基底関数値および列基底関数値のうちの一方は新しいデータ要素のそれぞれに対して変化し、行基底関数値および列基底関数値のうちのもう一方はＮ個のデータ要素ごとに１回だけ変化し、ここで、Ｎはブロック内の行または列の本数である。したがって、画素６の８本の行８と８本の列１０を備えたブロック４からなる図示された例では、行基底関数値は入力データストリーム内の新しいデータ要素のそれぞれに対して変化し、列基底関数値は入力データストリームの８個のデータ要素ごとに１回だけ変化する。

長期に亘って、ブロック４内の画素の別個の行８の各々には、異なる基底関数入力が供給される。同様に、各列１０には異なる基底関数入力が供給される。

基底関数値は、ブロック内の各画素に固有である基底関数値のシーケンスを供給するために、＋１または１の値をもつウォルシュ変換を使用して、必要な乗算を一体として遂行するＸＯＲゲートおよびインバータによって各画素内で合成される。第１のスイッチ２４および第２のスイッチ３４のうちの一方はもう一方とは反対に駆動される必要があるので、第２のスイッチ３４はＸＯＲゲートの出力へ直接的に接続され、第１のスイッチ２４はインバータ４８を介して接続される。

キャパシタンス２６は、基底関数値が乗じられたＮ×Ｎ（ここでは、６４個）のデータ要素を蓄積、すなわち、加算するので、最終的に式（６）の値を表現する電荷に達する。これは、選択されたブロック２の各画素４に対して並列に行われるので、復号化は、本質的にアレイ内で並列に行われる。

このようにして、本発明は、別個のデコーダ回路の必要数を減らし、したがって、デコーダ回路とディスプレイとの間で伝達されるべきデータの量を削減する。これにより多数の利点が得られ、特に、電力消費および電磁妨害が低減される。

上記の実施形態は個別のブロック４を連続的に選択するために、ブロック選択回路２０を使用することを開示しているが、多数のブロックで同時かつ並列的にデータを復号化することも可能である。

ディスプレイコンポーネント２がアクティブマトリックス型ＬＣＤのアクティブプレートである場合、キャパシタンスは液晶ディスプレイ（画素）電極のキャパシタンスでもよい。技術的によく知られているように、一つ以上のキャパシタが容量を増加させるために画素に設けられ、キャパシタンス２６はこのようなさらなるキャパシタを含む。図４に示されるように、完全なＬＣＤは、アクティブプレート２に合わせてパッシブプレート５０を位置合わせし、アクティブプレート２とパッシブプレート５０との間に液晶材料５２を設けることによって形成される。ディスプレイは、たとえば、移動通信装置において使用され得る。

代替的な実施形態において、ディスプレイコンポーネントは、ＡＭＰＬＥＤ（アクティブマトリックス型ポリマ発光ダイオードディスプレイ）またはその他のアクティブマトリックス型有機発光ダイオードディスプレイ（ＡＭＯＬＥＤ）でよく、キャパシタンス２２は単にキャパシタでもよく、各発光ダイオードの出力はキャパシタの電圧に依存して回路によって制御され得る。当業者は、電圧、本例では、電圧（ここではキャパシタンスの電圧）に基づくＬＥＤの制御方法に精通しているであろう。

図５は、ディスプレイコンポーネントがアクティブマトリックス型ポリマ発光ダイオードディスプレイとなるように、キャパシタンス２６が駆動回路９０を介してポリマ発光ダイオード９２に接続された薄膜コンデンサによって実現された代替的な画素配置を例示する。最適とはいえないが実施形態において、ポリマ発光ダイオードは別の有機発光ダイオードで置き換えてもよい。

ディスプレイのタイプとは無関係に、ブロックの各素子を変調するために入力データストリームを取り決める多数の方法がある。第１の具体例は、図６に示されており、電流源２２および電流シンク３２として用いられるフォトダイオード６０が示されている。これらのフォトダイオードは、変調器として機能する発光ダイオード（ＬＥＤ）６２からの光信号によってアドレス指定される。フォトダイオード６０は照射されたときに導通し、フォトダイオード６０がアドレス指定されたときに電流源２２および電流シンク３２として確実に機能する。

ブロックが並列にアドレス指定できるようにブロック素子を別個にアドレス指定するために、別個のＬＥＤ６２を各ブロック４の裏側に設けてもよい。ＬＥＤは正のデータだけを発生し得ることに注意する必要がある。しかし、入力データは正の値または負の値をとる。この問題は、コンパレータ６４で入力データの符号をテストし、コンパレータ６４の出力に従って基底関数発生器２０により基底関数出力の符号を変えることによって解決される。式（６）の必要な演算は乗算であるため、これは出力を維持する。

代替的な構成が図７に例示されている。ブロック４の行８は、行ブロック選択ライン６６を介してブロック選択回路２０によって選択される。ＬＥＤ６２は、バックライトとして配置された光導波路６８を通るブロック４の各列１０に設けられる。このようにして、ブロックの或る行１０の各ブロックは並列に復号化されるが、ブロックの異なる行１０は交互に復号化される。

代替的な実施形態は、図８に例示され、光学的アドレッシングではなく電気的アドレッシングを使用する。電流源２２および電流シンク３２は、本実施形態において、相補的なｎ型ＦＥＴ７０およびｐ型ＦＥＴ７２であり、これらのＦＥＴは、スイッチ２４、３４と直列に接続されたソース７６およびドレイン７８と、変調器９４から入力データを受信するために共通データライン９６を介して接続された制御端子７４、すなわち、ゲートと、を備えている。

電流源およびシンクは正の電流だけを供給できるので、この場合も入力データの符号が監視され、基底関数発生器２０によって出力された基底関数値は、入力データが負であるとき、符号が反転される。図９は、図８の回路の詳細な実施形態を例示する。ＸＯＲゲート４６およびインバータ４８は、制御回路４０、すなわち、ＦＥＴのＴ１、Ｔ２、Ｔ３およびＴ４によって実現され、第１および第２のスイッチは、ＦＥＴのＴ５およびＴ６によって実現される。

図９は、もう２つのポイントを示している。ＦＥＴのＴ７はリセットスイッチ８０として使用され、キャパシタ２６と低電圧線３８との間に接続され、そのゲートが高電圧線２８に接続されている。ディスプレイをリセットするために、低電圧線３８は接地させられ、高電圧線２８はローに下げられ、コンデンサの充電をリセットするためにトランジスタＴ７をオン状態に切り替える。

さらに、ＦＥＴのＴ８はブロック選択スイッチ８２として使用され、画素回路の残りの部分とキャパシタ２６との間に接続されている。ブロック選択スイッチ８２は、ブロック選択ライン６６によって制御され、スイッチ８２がオン状態であるときに限りキャパシタンス２６を充電可能にする。

本明細書を読むことにより、他の変更および変形が当業者に明らかであろう。このような変更および変形は、ディスプレイの設計、製造および使用において既に知られ、本明細書に記載された特徴に加えて、或いは、代えて使用される、均等およびその他の特徴を包含する。

ウォルシュ基底関数の説明図である。 本発明によるディスプレイコンポーネントの一実施形態の全般的な実施を表す図である。 画素の全般的な実施を表す図である。 図３によるディスプレイコンポーネントを使用するＬＣＤの一実施形態の説明図である。 アクティブマトリックス型ポリマ発光ダイオード画素の代替的な実施形態の説明図である。 光学的アドレッシングを使用する本発明の詳細な実施形態に従った画素の実施例の説明図である。 ブロックの行の光学的アドレッシングを使用するさらなる詳細な実施形態の説明図である。 電気的アドレッシングを使用する本発明のさらに別の詳細な実施形態の説明図である。 図８の実施形態の画素の詳細回路図である。

Claims (12)

1. 基底関数を有する変換を用いて符号化されたデータを復号化し表示するディスプレイコンポーネントであって、
   或るブロックとして配置された複数の画素を備え、
   各前記画素は、
   加算素子と、
   前記加算素子に正の単位寄与量を与える第１の素子と、
   前記第１の素子を前記加算素子に接続する第１のスイッチと、
   前記加算素子に負の単位寄与量を与える第２の素子と、
   前記第２の素子を前記加算素子に接続する第２のスイッチと、
   前記第１および第２のスイッチに接続され基底関数値に従って前記第１および第２のスイッチを切り替える制御回路と、
   を含み、
   当該ディスプレイコンポーネントは、入力データに従ってブロックの画素の前記第１の素子および前記第２の素子のすべてを変調する変調器をさらに含み、これにより、前記加算素子が前記入力データおよび前記基底関数値に従って表示用の復号化された入力データを蓄積することを特徴とするディスプレイコンポーネント。
2. 前記加算素子はキャパシタンスであり、このキャパシタンスの電圧が前記画素の出力を決定し、
   前記第１の素子は前記キャパシタンスを充電するための変調電流源であり、
   前記第２の素子は前記キャパシタンスを放電するための変調電流シンクであることを特徴とする請求項１に記載のディスプレイコンポーネント。
3. 前記電流源が高電圧線と前記キャパシタンスとの間に接続されたフォトダイオードであり、
   前記電流シンクが低電圧線と前記キャパシタンスとの間に接続されたフォトダイオードであり、
   前記変調器が前記フォトダイオードを変調するために前記ブロックの前記フォトダイオードに光信号を送信するように配置された発光素子を含むことを特徴とする請求項２に記載のディスプレイコンポーネント。
4. 前記電流源および前記電流シンクが共通データラインによって前記変調器に接続された制御端子を有するトランジスタであることを特徴とする請求項２に記載のディスプレイコンポーネント。
5. 複数のブロックが行と列に配置され、ブロックの各行がブロックの当該行を選択するブロック選択ラインを有し、
   ブロックの各行の前記画素素子は、前記ブロック選択ラインによって選択されたときに限りデータを復号化するように動作することを特徴とする請求項１から請求項４のいずれか一項に記載のディスプレイコンポーネント。
6. 前記画素は、前記加算素子と前記第１および第２のスイッチとの間に接続されたブロック選択スイッチを含み、前記ブロック選択スイッチの制御入力が前記ブロック選択ラインに接続されていることを特徴とする請求項５に記載のディスプレイコンポーネント。
7. 各画素の前記制御回路が行基底関数入力および列基底関数入力を有し、
   当該ディスプレイコンポーネントは、
   ブロックの画素素子の行の各画素素子の前記行基底関数入力に接続された行基底関数ラインと、
   ブロックの画素素子の列の各画素素子の前記列基底関数入力に接続された列基底関数ラインと、
   をさらに含み、
   少なくとも一つの基底関数発生器が行および列のそれぞれに対する基底関数を発生し、対応した前記行基底関数ラインおよび前記列基底関数ラインに接続されたそれぞれの出力に前記基底関数を出力することを特徴とする請求項１から請求項６のいずれか一項に記載のディスプレイコンポーネント。
8. 前記制御回路が、前記行基底関数入力および前記列基底関数入力に接続されたＸＯＲゲート入力と、前記第１のスイッチおよび前記第２のスイッチのうちの一方に直接的に接続され、インバータを介して前記第１のスイッチおよび前記第２のスイッチのうちのもう一方に接続されたＸＯＲゲート出力とを具備したＸＯＲゲートを有することを特徴とする請求項７に記載のディスプレイコンポーネント。
9. 前記基底関数がウォルシュ基底関数であることを特徴とする請求項１から請求項８のいずれか一項に記載のディスプレイコンポーネント。
10. 請求項１から請求項９のいずれか一項に記載のディスプレイコンポーネントの形態をしたアクティブプレートと、
    パッシブプレートと、
    前記アクティブプレートと前記パッシブプレートとの間にある液晶とを含む液晶ディスプレイ。
11. 各画素素子が前記加算素子にある復号化された入力データに従って発光するポリマ発光ダイオードをさらに含むことを特徴とする請求項１から請求項９のいずれか一項に記載のディスプレイコンポーネント。
12. 或るブロックとして構成された複数の画素を有し、
    各画素が加算素子と、前記加算素子に正の単位寄与量を与える第１の素子と、前記加算素子に負の単位寄与量を与える第２の素子と、前記第１の素子および前記第２の素子を前記加算素子に接続するスイッチとを含む、ディスプレイを駆動する方法であって、
    基底関数を有する変換を用いて符号化された複数の連続データ項目を含む前記ブロックに対する入力データストリームを受け取るステップと、
    前記入力データストリームに従って前記ブロックのすべての画素に対して共通に前記第１の素子および第２の素子を変調するステップと、
    前記第１の素子および第２の素子が、前記加算素子に蓄積されたデータへの加算またはこのデータからの減算を行うために、前記加算素子に接続される状態と、前記第１の素子および第２の素子が接続されない状態との間で、各画素の前記スイッチを切り替えるステップであって、この切り替えは、前記ブロック内の各画素のロケーションによって決められる前記ブロックの各画素の基底関数値のシーケンスに従って連続的に行われるステップと、
    前記加算素子に蓄積された前記データに従って各画素の可視的出力を表示するステップとを具備することを特徴とする方法。

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