JP2005522072A - 信号遅延を導入する装置及び方法 - Google Patents

Abstract

【解決手段】信号に時間遅延を導入するための精確信号遅延装置及び遅延方法である。精確遅延は、それぞれ選択可能な遅延（すなわちバーニア型の回路）に直列に接続された１対の遅延ロックループ（ＤＬＬ）により導入される。精確回路における不均一性は、遅延補償回路で補償される。本装置及び本方法は、位相シフト、データ遅延、精確パルス幅変調及び精確時間開窓に使用することができる。

Description

本発明は電子機器に関し、より詳細には信号遅延を導入する装置及び方法に関する。

現在、種々の信号に高精度の遅延を導入することができる信号遅延回路に対するニーズがある。例えば、高レンジ解像度レーダシステムにおいて、遅延回路は、200ピコ秒より細かい解像度で送信パルス及び受信パルス間に間隔を生成する必要がある。実践を考慮するため、遅延回路は高価でなく、高信頼性で小型でなければならない。

遅延を生成する一周知方法は、抵抗及びキャパシタ（ＲＣ）回路を使用することである。ＲＣ回路において、ＲＣ回路に印加される電圧が変化すると、キャパシタ両端の電圧は、予測可能な方法で徐々に変化し、ＲＣ回路に印加される新たな電圧になる。印加された電圧レベルでの所定の変化に応答してキャパシタが一電圧レベルから別の電圧レベルに移行するのに要する時間は、予測可能な時間間隔を決め、遅延を発生するのに使用可能である。この方法は、高価ではないものの信頼性に悪影響を与えるノイズを受け易い。

信号遅延を発生する別の方法は図１に示される。図１は、周期的入力信号の位相をシフトする公知のタップ遅延ロックループ（ＴＤＬＬ）のブロック図である。ＴＤＬＬ１０は、（Ｎ個の）等しい遅延要素１４を有する遅延チェーン１２、比較器１６及びマルチプレクサ１８を有する。遅延要素は代表的には、シリコンウエハ上の単一集積回路（ＩＣ）として作られる。従って、遅延要素は基本的に同一で、遅延要素を通過する信号に等しい量の遅延をそれぞれ導入する。

作動中、ＴＤＬＬ１０の入力ポート（ＩＮ）で受信される入力信号は、比較器１６の一入力ポートを同時に通り、遅延チェーン１２を通過する。遅延チェーン１２を通過した後、遅延入力信号は、入力信号の位相と比較される比較器１６の他の入力ポートに帰還する。比較器１６は、遅延チェーン１２内の各遅延要素に送られるエラー信号を生成し、各遅延要素により提供される遅延量を制御する。遅延要素は相等しいので、各遅延要素にエラー信号を印加することは各遅延要素を等量だけ調整する。比較器１６は、その２つの入力が等しくなるまで出力（エラー信号）を調整する。出力は、入力信号の移動が遅延チェーン１２だけ遅延した入力信号の位相と一致する際に生ずる。これは、遅延信号が入力信号の正確な一周期遅延する際に生ずる。入力信号の少なくとも一周期の後、位相が一致すると、ＴＤＬＬ１０は「ロック」され、遅延チェーン１２だけ遅延した入力信号は、入力信号の一周期だけ遅延した受信入力信号と等しい。

遅延チェーン１２内の各遅延要素は、遅延チェーン１２を通過すると入力信号に遅延を続けて導入する。ここで、引き続く遅延の各々は一般に「段」と称される。遅延チェーン１２内の各遅延要素が「分岐（tap）」されると、分岐したものは入力信号の周期の一部分により遅延した入力信号に等しい信号をそれぞれ生成する。この部分は、入力信号が通過し遅延チェーン１２内の全遅延要素数（Ｎ）で分割された遅延要素の数により与えられる。マルチプレクサ１８は、各遅延要素のタップに結合され、選択ポート（Sel）で受信される選択信号に応答してタップの一つを選択することに使用され、所望の遅延を提供する。
特開平１１−２７４９０４号公報

ＴＤＬＬ１０は、周期的入力信号に遅延を導入することができる。しかし、ＴＤＬＬ１０は入力信号の少なくとも一周期を「ロック」するので、個別の（すなわち可変周期の）パルスを遅延するのに適していない。さらに、入力信号の一周期内で生成される各段は付加的な遅延量を要する。従って、多数の段（すなわち高解像度）を要するシステムは多数の遅延要素を要する。しかし、多数の遅延要素が増加するにつれ、個別の離縁要素が一致することを確保することはますます困難になるので、線形性に悪影響を与える。

図２は、高いレベルの精確性を有する周期的入力信号の位相をシフトするための公知の「バーニア型」回路２０のブロック図である。回路２０は、図１のＴＤＬＬ１０と同一（同様の要素に同じ番号が付された）の第１ＴＤＬＬと、図１のＴＤＬＬ１０と同様の第２ＴＤＬＬ２２とを具備する。第２ＴＤＬＬ２２は、（Ｎ−１）個の相等しい遅延要素２６を有する第２遅延チェーン２４、第２比較器２８及び第２マルチプレクサ３０を具備する。第１及び第２遅延チェーン１２，２４は代表的にはシリコンウエハ上に製造され、第１遅延チェーン１２の遅延要素は基本的に互いに等しく、第２遅延チェーン２２の遅延要素は基本的に互いに等しい。第１マルチプレクサ１８の出力部は、第２ＴＤＬＬ２２への入力部として使用される。従って、第１ＴＤＬＬ１０は第１遅延を導入し、第２ＴＤＬＬ２２は、第１ＴＤＬＬ１０により遅延された入力信号に第２遅延を導入する。

図２のバーニア型の回路２０は、ＴＤＬＬ１０等の単一ＲＤＬＬよりも少ない数の遅延要素を有する非常に細かい段のサイズを可能にする。第１及び第２ＴＤＬＬ１０，２２を直列に接続することにより、多数の段は比較的小さい数の遅延要素を使用して達成可能であるので、遅延要素をより容易に一致させることができる。段の数は、第１遅延チェーン１２内の遅延要素の数（Ｎ個）及び第２遅延チェーン２４内の遅延要素の数（Ｎ−１個）の積により与えられる。第２遅延チェーン２４内の遅延要素の数が（Ｎ＋１）個又は（Ｎ−１）個である限り、段のサイズは、その積により割られた入力信号の周期になる。例えば、Ｎ＝16なら、段のサイズは入力信号一周期／（16＊15）＝１／240である。従って、入力信号が100ＭHzである場合、遅延は段あたり約40ピコ秒（（１／100ＭHz）／（16＊15）＝41.7ps）である。この例では、240段（15＊16＝240）を達成するのに31遅延要素のみを要する。図１のＴＤＬＬ１０等の単一ＴＤＬＬは２４０段を与えるために２４０個の遅延要素を要する。

図２（Ｂ）は、Ｎ＝５の場合のＮ個の遅延要素（縦軸）を有する第１遅延チェーン１２と、Ｎ−１個の遅延要素（横軸）を有する第２遅延チェーン２４とを有するバーニア型回路２０に関連する遅延段を示す表３２である。このように、この回路２０は５＊４＝２０の遅延段を与える。第１遅延チェーン１２内の各遅延要素は入力信号周期の1/5（すなわち0.200）である遅延段を導入し、第２遅延チェーン２４内の各遅延要素は入力信号周期の1/4（すなわち0.250）である遅延段を導入する。従って、回路２０は、各遅延チェーン１２，２４により最小遅延が導入される場合、入力信号周期の0.450倍と、各遅延チェーン１２，２４により最大遅延が導入される場合、入力信号周期の2.000倍との間の遅延を導入することができる。

バーニア型回路２０の遅延段は入力信号の２周期にわたって広がる。従って、遅延段のいくつかは入力信号周期の一部分の時間遅延であるので、遅延信号は入力信号の１周期内に現れるのに対し、他の遅延段は、入力信号の一部分の時間遅延に加え、入力信号の１周期全体の時間遅延であるので、遅延信号は入力信号の１周期及び２周期の間に現れる。例えば、表３２に示されるように、番号９，１３〜１４，１７〜１９で特定される遅延段は入力信号周期の一部分である遅延を導入するのに対し、番号１〜８，１０〜１２，１５〜１６，２０で特定される遅延段は入力信号の一部分に加え、入力信号の１周期全体である遅延を導入する。バーニア型回路２０用の遅延段の説明は、１９９９年１０月発行のクリスチャンセン外著ＴＴＣｒｘ参照マニュアル：タイミング、トリガー及びＬＨＣ検出器用の制御受信器ＡＳＩＣ第３版に見ることができる。

周期的入力信号については、入力信号の少なくとも１周期の後、バーニア型回路２０により導入される遅延は、入力信号の１周期内に現れる。例えば、遅延段（１）は、入力信号の1/20に加えて入力信号の１周期分、第１パルスを遅延させる。しかしその後、出力信号は周期的であり、入力信号と同じ周期を有するので、入力信号はその周期のちょうど1/20だけ遅延して現れる。図２（Ｂ）のカッコ内の数字は、バーニア型回路（Ｎ＝５）により導入される明白なシーケンシャル遅延を表わす。例えば、遅延段（１）は入力信号の周期の1/20の明白な遅延を生成し、遅延段（２）は入力信号の周期の2/20の明白な遅延を生成する。

しかし単一パルスについて、遅延段が非シーケンシャル方法で入力信号の２周期にわたって広がるという意味で「不均一」に現れる。例えば、第１遅延段（１）は、入力信号の一部分に加えて入力信号の１周期分（すなわち、１入力周期＋入力周期の1/20）だけパルスを遅延させる。他方、遅延段（９）は、明白な遅延が遅延段（１）の明白な遅延より大きいが、入力周期の一部分（すなわち、入力周期の9/20）だけパルスを遅延させる。

バーニア型回路２０は非常に高精度であるが、図１を参照して説明した第１ＴＤＬＬ１０と同様に、各ＴＤＬＬ１０，２２をロックするのに入力信号の少なくとも１周期が必要なので、単一（すなわち可変周期）パルスを遅延させるのに回路２０が使用されるのを防止する。さらに、遅延段のサイズは小さいが、図２（Ｂ）を参照して説明したように、入力信号の２周期にわたって不均一に広がる。

従って、上述の理由により、高信頼性で均一で個々の（すなわち可変）パルスを遅延させるのに使用できる高精度遅延を導入する装置及び方法に対するニーズがある。本発明はこのニーズを満たすものである。

本発明は、精確（precision）遅延を導入するよう直列に接続された１対のＴＤＬＬを使用し、遅延補償回路で精確な遅延の不均一性を補償することにより、上述の問題を克服する、信号に遅延を導入する方法及び装置を提供する。実施形態に従って、ＴＤＬＬ対の各ＴＤＬＬは、同一の遅延要素を有する１対の遅延チェーンを含み、一方の遅延チェーンは周期クロックに結合されると共に（固有の段サイズと同様に）他方の遅延チェーンの段サイズをセットするのに使用され、第２遅延チェーンは入力信号に結合されて入力信号に遅延を導入する。従って、両遅延チェーン用の遅延は一方の遅延チェーンを使用して周期クロックによりセットされ、他方の遅延チェーンは入力信号をロックすることなく入力信号に精確な遅延を導入するのに使用することができる。このため、回路は、個々のパルスと、周期信号に加えて可変周期信号とを遅延させることができる。

本発明の一側面は、信号に遅延を導入する装置である。この装置は、第１レンジ内の遅延第１組及び第２レンジの遅延第２組から選択された第１遅延を信号に導入するよう構成された第１遅延回路と、第１遅延回路に結合され、信号に第２遅延を選択的に導入するよう構成された遅延補償回路と、第１遅延回路及び遅延補償回路に結合され、第１遅延が第１レンジ内の遅延第１組から選択される際に、第１遅延回路が第１遅延を選択するよう構成すると共に遅延補償回路が第２遅延を導入するよう構成するためのコントローラとを具備する。

本発明の別の側面は、信号に遅延を導入する装置である。この装置は、クロック信号を受信する第１入力部、帰還信号を受信する第２入力部、及びエラー訂正信号を生成する出力部を有する比較器と、クロック信号を受信する入力ポート、帰還信号を生成する出力ポート、及び各々がエラー訂正信号を受信するエラー訂正ポートを有する第１組の遅延要素を有する第１遅延チェーンと、信号を受信する入力ポート、及び第１組の遅延要素と少なくとも同数の遅延要素を有し、各々がエラー訂正信号を受信するエラー訂正ポート及び遅延信号を生成するタップポートを有する第２組の遅延要素を有する第２遅延チェーンと、第２遅延チェーンのタップポートに結合された複数の入力部、セレクタ信号を受信してタップポートの一つを選択する制御ポート、及び遅延信号の一つを通す出力部を有するセレクタとを具備する。

本発明の別の側面は、第１レンジ内に第１組の遅延及び第２レンジ内に第２組の遅延を導入することができるバーニア型回路に均一な遅延段を生成する方法である。この方法は、信号に追加する遅延量を特定する遅延指示器を受信し、バーニア型回路を用いて信号に第１遅延を導入し、第１遅延が第１レンジ内にある場合、入力信号に第２遅延を導入する工程とを具備し、第１及び第２遅延が一緒に第２レンジ内にある第３遅延を生成する。

図３は、本発明の一実施形態に従って入力信号に精確遅延（precision delay）を導入する回路の概観を表わすブロック図１００である。ブロック図１００は、入力ポート（ＩＮ）で受信される入力信号に精確な遅延を導入する精確遅延回路１０２と、入力信号に付加遅延（すなわち補償遅延）を選択的に付加する遅延補償回路１０４と、精確遅延回路１０２及び遅延補償回路１０４を制御するコントローラ１０６と、周期信号を生成するクロック１０８とを具備する。精確遅延回路１０２及び遅延補償回路１０４により遅延した入力信号は、出力ポート（ＯＵＴ）における出力である。

精確遅延回路１０２は、異なる２レンジにわたって不均一に広がる複数の異なる遅延段を生成することができる。遅延補償回路１０４は、全遅延段が基本的に同じレンジの範囲に入るように入力信号に付加される精確遅延が特定の一レンジの範囲に入る際に、入力信号に補償遅延を付加するよう機能する。好適な一実施形態において、精確遅延回路１０２の異なる２レンジはクロック１０８の連続２クロック周期をカバーし、各レンジが別々のクロック周期に対応する。本実施形態において、精確遅延回路１０２により導入される遅延が第１クロック周期、すなわち第１レンジの範囲に入る場合、遅延補償回路１０４は１クロック周期遅延を付加する。従って、精確遅延回路１０２により導入される全遅延段は、単一クロック周期、すなわち第２レンジの範囲に効果的に入る。以下の実施形態で説明されるように、補償遅延は精確遅延の前に入力信号に付加することができ、精確遅延の後、すなわち精確遅延回路１０２の一部として遅延補償回路１０４を有することにより、精確遅延とほぼ同時である。

図４は、本発明に従った遅延システム１１０の一実施形態を示す。遅延システム１１０は、精確遅延回路１０２、遅延補償回路１０４、コントローラ１０６及びクロック１０８を具備する。一般的概観において、入力信号は入力ポート（ＩＮ）で受信される。入力信号は、必要な場合補償遅延が導入され、精確遅延が導入される精確遅延回路１０２を通って、遅延補償回路１０４を通過する。コントローラ１０６は、精確遅延回路１０２により付加される遅延量を制御する。さらに、精確遅延回路１０２により導入される所定の精確遅延について、コントローラ１０６は、入力信号に補償遅延を付加するよう遅延補償回路１０４に指示する。

遅延システム１１０を詳細に説明する。クロック１０８はタイミング及び同期情報を提供する。図示の実施形態において、クロック１０８は精確遅延回路１０２、遅延補償回路１０４及びコントローラ１０６に結合される。好適な一実施形態において、クロック１０８は、デジタル回路で使用される周期信号を発生する従来のクロックである。本発明で使用される適当なクロックの選択は、当業者には明白であろう。

精確遅延回路１０２は、入力ポート１０２ａで受信される入力信号に精確遅延を導入し、出力ポート１０２ｂで精確遅延された入力信号を生成する。図示の実施形態において、精確遅延回路１０２は、直列に接続された第１ＴＤＬＬ１１２及び第２ＴＤＬＬ１１４、すなわちバーニア型回路を有する。従って、上述したバーニア型回路２０（図２参照）と同様に、精確遅延回路１０２により導入される遅延段は、２レンジ、すなわち元の入力信号の１クロック周期内、及び元の入力信号の１クロック周期及び２クロック周期の間にわたる。

第１ＴＤＬＬ１１２は入力信号に精確遅延の第１構成要素を付加する。図示の実施形態において、第１ＴＤＬＬ１１２は、（Ｎ個の）同一の遅延要素１１８からなる遅延要素の第１組を有する第１遅延チェーン１１６と、少なくとも（Ｎ個の）同一の遅延要素１２２からなる遅延要素の第２組を有する第２遅延チェーン１２０と、第１比較器１２４と、第１マルチプレクサ１２６とを具備する。第１ＴＤＬＬ１１２は、入力ポート１１２ａで入力信号を受信すると共に、出力ポート１１２ｂで精確遅延の第１構成要素により遅延した入力信号を発生する。さらに、第１ＴＤＬＬ１１２は、クロックポート１１２ｃを通ってクロック１０８に、及び制御ポート１１２ｄを通ってコントローラ１０６に結合される。

以下に詳細に説明するように、第１比較器１２４は、第１遅延チェーン１１６内の各遅延要素１１８により導入される遅延量を確立し、第２遅延チェーン１２０内の各遅延要素１２２により導入される遅延量も確立する。第２遅延チェーン１２０は、入力信号に遅延を実際に導入する遅延チェーンである。好適な一実施形態において、比較器１２４は、半導体ウエハに作ることができる従来の電子回路であり、各遅延要素に導入される遅延を制御するためにその出力部に信号を発生させることができる。本発明と共に使用するのに好適な比較器の選択は、当業者には明白であろう。

第１遅延チェーン１１６は、入力ポート１１６ａ、出力ポート１１６ｂ、及び複数のエラー訂正ポート１１６ｃ（第１遅延チェーン１１６内の各遅延要素１１８について各１個）を具備する。入力ポート１１６ａで受信される信号は、遅延チェーン１１６における全遅延要素により遅延した出力ポートでの信号となる。エラー訂正ポート１１６ｃは全て、比較器１２４の出力ポート１２４ｃに結合され、比較器１２４により発生した同一のエラー訂正信号を受信する。各個別遅延要素は同じエラー訂正信号を受信し、遅延要素は基本的に同一であるので、エラー訂正信号は、等量だけ各遅延要素に関連した遅延周期を変更する。好適な一実施形態において、遅延要素は、シリコンウエハ上の単一集積回路として公知の方法で作ることにより基本的に同一に形成される。当業者には明白であるように、遅延要素は、ガリウム砒素等の他の半導体材料を使用して作られ、より速い応答時間で遅延要素を達成してもよい。

図示の実施形態において、クロック１０８は、第１遅延チェーン１１６の入力ポート１１６ａ及び比較器１２４の第１入力ポート１２４ａに結合される。第１遅延チェーン１１６の出力ポート１１６ｂでの遅延クロック信号は、比較器１２４の第２入力ポート１２４ｂに結合される。比較器１２４は、クロック信号の位相を第１遅延チェーン１１６からの遅延信号の位相と比較し、エラー訂正信号を発生する。比較器１２４は、第１遅延チェーン１１６からの遅延信号の位相がクロック信号の位相と一致するまで、第１遅延チェーン１１６の出力１１６ｂからの帰還に基づいてエラー訂正信号を変更するので、遅延信号が１クロック周期だけ遅延し、第１遅延チェーン１１６を通っての遅延が１クロック周期であることを示す。

第２遅延チェーン１２０は、入力信号に精確遅延の第１構成要素を導入する。第２遅延チェーン１２０は、入力ポート１２０ａ、各遅延要素用のタップポート１２０ｂ、及び各遅延要素用のエラー訂正ポート１２０ｃを具備する。入力ポート１２０ａで受信される入力信号は、各タップポートにおいて遅延された入力信号となり、各タップポートは、信号が進んで特定のタップポートに至る遅延要素の数に比例して遅延した入力信号を生成する。

第１遅延チェーン１２０は、第１遅延チェーン１２０と少なくとも同数の遅延要素を有し、好適には同数の遅延要素を有する。第２遅延チェーン１２０が第１遅延チェーン１１６より多くの遅延要素を有する場合、第１ＴＤＬＬ１１２は、クロック周期より長い遅延を導入することができる。好適一実施形態において、第２遅延チェーン１２０の遅延要素は、互いに、そして第１遅延チェーン１１６の遅延要素と基本的に同一に形成される。遅延要素は、半導体ウエハの単一集積回路上に公知の方法で遅延チェーン１１６，１２０の両方を作ることにより、基本的に同一に形成される。

図示の実施形態において、第２遅延チェーン１２０の入力ポート１２０ａは、遅延補償回路１０４を通って入力信号を受信するよう結合される。第２遅延チェーン１２０内の遅延要素のエラー訂正ポートは、比較器１２４の出力ポート１２４ｃに全て結合され、比較器１２４が発生する同一のエラー訂正信号を受信する。

この配置に従って、第１遅延チェーン１１６の個別の遅延要素は、図１及び図２の従来技術の回路で提供される入力信号の周期の等しく離間した部分とは反対に、クロック周期の等しく離間した部分の遅延周期を提供する。また、同じエラー訂正信号（比較器１２４の出力信号）は、第２遅延チェーン１２０の各遅延要素１２２に関連する遅延周期を変更するのに使用される。このため、第２遅延チェーン１２０の各遅延要素により入力信号に付加された遅延周期は、第１遅延チェーン１１６の各要素について同じである。すなわち、第２遅延チェーン１２０の遅延要素は、入力信号周期ではなく、クロック周期の等しい部分増分の入力信号に遅延を付加する。

第２遅延チェーン１２０の遅延要素のタップポートは、マルチプレクサ１２５に結合されて遅延した入力信号を通す。マルチプレクサ１２６は、適当な遅延量を有する第２遅延チェーン１２０により遅延された入力信号を選択するのに使用されるセレクタである。マルチプレクサ１２６は、複数の入力ポートを通って第２遅延チェーン１２０内の各遅延要素のタップに結合される。さらに、マルチプレクサ１２６は、コントローラ１０６に結合されて選択信号を受信する。選択信号に基づいて、マルチプレクサ１２６は、第２遅延チェーン１２０から遅延した入力信号一つを選択し、第１ＴＤＬＬ１１２の出力ポート１１２ｂに渡す。出力ポート１１２ｂ上の信号は、精確遅延の第１構成要素により遅延された入力信号である。

好適な一実施形態において、マルチプレクサ１２６は、従来技術を用いて半導体ウエハ上に作られる。マルチプレクサ１２６は、入力の各一から出力までマルチプレクサ１２６を通る信号伝搬時間が一致する、すなわち基本的に同一であるように設計される。適当なマルチプレクサ１２６の設計は、集積回路の当業者には明白であろう。

クロック１０８からの周期信号にロックし第１及び第２遅延チェーン１１６，１２０内の個々の要素に対して遅延を確立するために第１遅延チェーン１１６を使用すること、及び入力信号に遅延を導入するのに第２遅延チェーン１２０を使用することにより、ＴＤＬＬ１１２は個々の（すなわち可変周期）パルスに遅延を導入することができる。これは、第１及び第２遅延チェーン１１６，１２０がクロック１０８のクロック信号に基本的に予めロックされるので、入力信号のロック周期に対するニーズを効果的に除くことにより達成される。

第２ＴＤＬＬ１１４は、第１ＴＤＬＬ１１２からの遅延した入力信号に精確遅延の第２構成要素を導入する。第２ＴＤＬＬ１１４は、第３遅延チェーン１３０、第４遅延チェーン１３２、第２比較器１３４及び第２マルチプレクサ１３６を具備する。第２ＴＤＬＬ１１４は、第３及び第４遅延チェーン１３０，１３２の遅延要素の数が第１及び第２遅延チェーン１１６，１２０の遅延要素の数（Ｎ個）と異なることを除き、第１ＴＤＬＬ１１２と同一である。従って、第２ＴＤＬＬ１１４の構成要素及びそれらの機能は第１ＴＤＬＬ１１２のそれらと基本的に同一であるので、必要な場合にのみ説明する。

第２ＴＤＬＬ１１４は、入力信号が精確遅延（及び付加された場合は補償遅延）の第１及び第２構成要素により遅延して精確遅延回路１０２の精確遅延により遅延された精確遅延回路１０２の出力ポート１０２ｂで出力信号を生成するように、入力信号に精確遅延の第２構成要素を付加する。好適な一実施形態において、第１遅延チェーン１１６の遅延要素の数はＮ個であり、第３遅延チェーン１３０の遅延要素の数は、遅延システム１１０がクロック信号の等しい部分段に遅延を導入することができるＮ＋１個又はＮ−１個のいずれかである。

遅延補償回路１０４は、一信号に遅延を導入するための従来の遅延回路である。遅延補償回路１０４は、入力信号に補償遅延を導入して精確遅延回路１０２により導入される精確遅延内の不均一に順応するために、精確遅延回路１０２に結合される。遅延補償回路１０４は、クロック１０８に結合され同期のためにクロック信号を受信する。遅延補償回路１０４は公知のカウンタ又はシフトレジスタであってもよい。本発明での使用に適当な他の回路は、当業者に明白であろう。

好適な一実施形態において、遅延補償回路１０４はコントローラ１０６により制御され、入力信号に一クロック周期遅延を導入するか、又は入力信号に対して何もしない。図示の実施形態において、精確遅延回路１０２は遅延補償回路１０４を通って入力信号を受信する。従って、遅延補償回路１０４は、精確遅延回路１０２が入力信号に精確遅延を導入する前に、入力信号に補償遅延を導入する。図示の実施形態における遅延補償回路１０４は精確遅延回路１０２の入力部に結合されているが、遅延補償回路１０４は精確遅延回路１０２の出力部に結合してもよいことは当業者に明白であろう。

コントローラ１０６は、精確遅延回路１０２及び遅延補償回路１０４により導入される遅延量を制御する。図示の実施形態において、コントローラ１０６は、精確遅延回路１０２の第１及び第２マルチプレクサ１２６，１３６の選択ポート（Sel）に結合される。コントローラ１０６は、第１マルチプレクサ１２６を使用して第２遅延チェーン１２０のタップポートを選択し且つ第２マルチプレクサ１３６を使用して第４遅延チェーン１３２のタップポートを選択することにより、精確遅延回路１０２によって導入された遅延量を選択する。第２及び第４遅延チェーン１２０，１３２の選択されたタップポートに基づいて、コントローラ１０６は、入力信号に補償遅延を付加するよう遅延補償回路１０４に指示する。コントローラ１０６は、マイクロコントローラ、マイクロプロセッサ、デジタル信号プロセッサ、状態マシーン、又は信号を処理するための基本的にはいかなるデバイスであってもよい。

使用の際、コントローラ１０６は、精確遅延回路１０２により入力信号に導入された精確遅延が単一レンジ内、例えば単一のクロック周期内にあるように、遅延補償回路１０４を制御する。例えば、表３２（図２（Ｂ））を参照して、精確遅延回路１０２が示された遅延段を発生することができると仮定する。コントローラ１０６が遅延段９（すなわち0.450）を発生するよう精確遅延回路１０２を構成する場合、遅延段は、第１クロック周期の範囲内、例えば０遅延及び１クロック周期遅延の間に入る。しかし、コントローラ１０６が遅延段１（すなわち1.050）を発生するよう精確遅延回路１０２を構成する場合、遅延段は、第２クロック周期の範囲内、例えば１クロック周期遅延及び２クロック周期遅延の間に入る。従って、コントローラ１０６は、精確遅延回路１０２が段９等の第１クロック周期内である遅延段を発生するよう構成されると、信号に対して例えば１クロック周期等の補償遅延を導入するよう遅延補償回路１０４に指示するので、遅延段９用の精確遅延を第２レンジに効果的にシフトする。精確遅延回路１０２が第１クロック周期内で遅延を導入するときはいつでも補償遅延を導入することにより、全２０遅延段は、１クロック周期、すなわち第２クロック周期内に効果的に置くことができる。

図５に示された別の実施形態において、第１及び第２ＴＤＬＬ１１２（図４参照）の一方又は両方は、リング発振器ＴＤＬＬ１１２ａとして構成される。このＴＤＬＬ１１２ａは、図中に同一のラベルが付された同様の要素を有する点で上述のＴＤＬＬ１１２に類似するが、例外は、クロック１０８がＴＤＬＬ１１２ａ内で第１遅延チェーン１１６の入力ポート１１６ａ及び比較器１２４の第１入力ポート１２４ａの両方ではなく、比較器１２４の第１入力ポート１２４ａにのみ結合される点である。また、第１遅延チェーン１１６の出力ポート１１６ｂでの遅延信号は、比較器１２４の第２入力ポート１２４ｂに加えて第１遅延チェーン１１６の入力ポート１１６ａに結合される。本実施形態において、公知の発振開始回路１２５は、第１遅延チェーン１１６からの発振信号となるＴＤＬＬ１１２ａにおける発振を開始する。次に、比較器１２４は、クロック信号を発振信号と比較し、第１及び第２遅延チェーン１１６，１２０での各遅延信号により導入される遅延量を確立するのに使用されるエラー訂正信号を発生する。比較器１２４は、第１遅延チェーン１１６からの発振信号の位相がクロック信号の位相と一致するまで第１遅延チェーン１１６の出力１１６ｂからの帰還に基づいてエラー訂正信号を変更するので、遅延信号が１クロック周期だけ遅延し、第１遅延チェーン１１６を通る遅延が１クロック周期であることを示す。

図６は、入力信号を遅延させるための別の遅延システム１４８の一実施形態を示す。遅延システムは、精確遅延回路１０２の第２ＴＤＬＬ１１４（図４参照）が拡張ＴＤＬＬ１５０と置換した点を除き、図４の遅延システム１１０と同一である。従って、以下では関連する差異のみを説明する。拡張ＴＤＬＬ１５０は、精確遅延の第２構成要素を導入することに加えて遅延補償回路１０４（図４参照）の機能を遂行することができる拡張遅延チェーン１５６を具備する。従って、補償遅延を導入するための別体の構成要素は、この別の遅延システム１４８において不要である。

拡張ＴＤＬＬ１５０は、Ｎ−１個の同一遅延要素１５４を有する第１遅延チェーン１３０、少なくとも［（Ｎ−１）＋（Ｎ−１）］個の同一遅延要素１５８を有する拡張遅延チェーン１５６、比較器１３４、及び拡張マルチプレクサ１６２を具備する。第２遅延チェーン１５６はベース遅延チェーン１６４及び拡張遅延チェーン１６６を具備し、拡張遅延チェーン１６６はベース遅延チェーン１６４と少なくとも同数の遅延要素を有する。第１及び第２遅延チェーン１３０，１５６の遅延要素は基本的に同一である。好適な一実施形態において、遅延要素は、単一の集積回路（ＩＣ）として半導体ウエハ上に公知方法で互いに隣接して遅延チェーンを作ることにより、基本的に同一に形成される。拡張遅延チェーン１５６の遅延要素の数は、拡張ＴＤＬＬ１５０の第１遅延チェーン１５２の遅延要素の数の少なくとも２倍である。

比較器１３４は、図４を参照して上述したように、第１及び拡張遅延チェーン１３０，１５６の各遅延要素により導入される遅延量を確立する。拡張遅延チェーン１５６は、入力信号に精確遅延の第２構成要素を導入し、必要な場合拡張遅延チェーン１５６は入力信号に補償遅延を導入する。

図示の実施形態において、拡張遅延チェーン１５６は第１遅延チェーン１３０の２倍の遅延要素を有する。従って、拡張遅延チェーン１５６は、第１遅延チェーン１３０を通る遅延の２倍、すなわち２クロック周期だけ入力信号を遅延させることができる。ベース遅延チェーン１６４は、遅延補償が不要な場合、精確遅延の第２構成要素を追加するのに使用される。遅延補償が必要な場合、拡張遅延チェーン１６６は精確遅延の第２構成要素を付加するのに使用される。拡張遅延の遅延要素の数が第１遅延チェーン１３０の２倍以上の数の遅延要素を有する場合、拡張遅延チェーン１５６は２クロック周期を超える遅延を導入することができることは当業者に明白であろう。

拡張遅延チェーン１６６の遅延要素は、ベース遅延チェーン１６４の対応する遅延要素の等価量に１クロック周期を加えた遅延を付加するのに使用可能である。例えば、ベース遅延チェーン１６４内の拡張遅延チェーン１５６の入力ポート１５６ａ及び第３遅延要素１５８ａのタップポート１５６ｂの間に、クロック周期の３／Ｎ−１の遅延が導入され、他方、拡張遅延チェーン１６６内の入力ポート１５６ａ及び第３遅延要素１５８ｂのタップポート１５６ｃの間に、クロック周期の１＋３／Ｎ−１の遅延が導入される。このため、拡張遅延チェーン１５６は、第２精確遅延構成要素及び遅延補償の両方の機能を果たす。例えば、拡張遅延チェーン１６６の各遅延要素が0.1クロック周期遅延を導入すると仮定する。精確遅延の第２構成要素が0.1クロック周期遅延及び遅延補償を要する場合、拡張遅延チェーン１６６の第１遅延要素は、0.1クロック周期精確遅延及び遅延補償に要する1.0クロック周期遅延の両方を導入するのに使用することができる。遅延補償が不要な場合、ベース遅延チェーン１６４の第１遅延要素は0.1クロック周期遅延のみを導入するのに使用される。

拡張マルチプレクサ１６２は、適当な遅延量で拡張遅延チェーン１５６により遅延された入力信号を選択するのに使用されるセレクタである。マルチプレクサ１６２は、複数の入力ポートを通って拡張遅延チェーン１５６の各遅延要素のタップポートに結合される。さらに、マルチプレクサ１６２はコントローラ１０６に結合され、選択ポート（Sel）で選択信号を受信する。選択信号に基づいて、マルチプレクサ１６２は、拡張遅延チェーン１５６からの遅延された入力信号の一つを選択肢、それを出力ポートにわたす。マルチプレクサ１６２は、図４を参照して上述したマルチプレクサ１２６等の従来のマルチプレクサである。

使用の際、入力信号は入力ポート（ＩＮ）で受信される。入力信号は、第１マルチプレクサ１２６を介して精確遅延の第１構成要素を信号に付加するようコントローラ１０６により構成された第１ＴＤＬＬ１１２を通過する。次に、入力信号は、精確遅延の第２構成要素が付加された拡張ＴＤＬＬ１５０を通過する。ＴＤＬＬ１１２及び拡張ＴＤＬＬ１５０により導入された遅延の組合せが第１レンジの範囲内である遅延合計となることをコントローラ１０６が確認すると、コントローラ１０６は、（正確に１クロック周期だけ互いにオフセットする）ベース遅延チェーン１６４からの対応するタップポートよりも拡張遅延チェーン１６６からの適当なタップポートを選択するよう拡張マルチプレクサ１６２を制御する。これにより、第２レンジに遅延合計を効果的に配置する。他方、遅延合計が遅延補償内の第２レンジの範囲内にある場合、コントローラ１０６はベース遅延チェーン１６４から適当なタップポートを選択する。従って、遅延合計は常に単一レンジ内、例えば元の入力信号の後の第２クロック周期内にある。

拡張ＴＤＬＬ１５０は図４の回路における第２ＴＤＬＬ１１４に置換するものとして説明したが、同様のＴＤＬＬ１５０が図４の回路における第１ＴＤＬＬ１１２又は両ＴＤＬＬ１１２，１１４に置換して使用されてもよいことは当業者には明白であろう。

本発明は広い範囲の用途に使用可能である。以下の用途は、例示であるが網羅的ではない、本発明の潜在的用途のリストである。

本発明は、周期信号の遅延を含む周期的遅延要素に使用してもよい。例えば、本発明は、周期的信号の位相をシフトすること、及び回路にわたる遅延伝搬を補償、すなわちデスキューに使用してもよい。さらに、本発明は、高周波位相シフト（例えば、１ＧHzまで及びそれ以上のクロック周波数用）、位相アレー遅延発生及び周波数測定に使用してもよい。

また、本発明は、データスキューイング及びデータ保存に必要かもしれない等の非周期的信号を遅延するのに使用してもよい。

本発明は、精確な幅を有するパルスの発生、精確な幅を有する長パルスの発生及び非同期パルスの発生用のデジタルコントローラと共に使用してもよい。さらに、本発明は、精確周波数分割器又、確周波数マルチプレクサ、又はランダム数及びパターン発生器用の任意のパルストレーン発生器として使用してもよい。

本発明は、例えば、システムに刺激が加えられ、精確な時間の後、データサンプルが集められるＨＲＲレーダ等の刺激／応答システム等の処理制御システム内に使用してもよい。さらに、本発明は、複数サンプル収集用及び帰還制御用に使用してもよい。

本発明の特定実施形態をいくつか説明したが、種々の変更、変形及び改良が当業者には容易に想起されるであろう。本開示により明らかなこのような変更、変形及び改良は、本明細書において明示されていないくても、明細書の一部であることが意図されており、本発明の真髄及び範囲内に入ることが意図されている。従って、上述の説明は例示のみであり、それに限定するものではない。本発明は、特許請求の範囲に定義されたもの及びその等価物にのみ限定される。

従来のＴＤＬＬの概略図である。 （Ａ）は従来のバーニア型回路の概略図であり、（Ｂ）は図２に類似しＮ＝５であるバーニア型回路が発生する遅延段を示す表である。 本発明に従った遅延システムの一実施形態のブロック図である。 本発明に従った遅延システムの一実施形態の概略図である。 図４の遅延システムに使用するための別のＴＤＬＬの概略図である。 本発明に従った遅延システムの別の実施形態の概略図である。

符号の説明

１０２ 精確遅延回路（遅延回路）
１０４ 遅延補償回路
１０６ コントローラ
１０８ クロック
１１２ 第１ＴＤＬＬ
１１２ａ 入力ポート
１１２ｂ 出力ポート
１１２ｃ クロックポート
１１２ｄ 制御ポート
１１４ 第２ＴＤＬＬ
１１６ 第１遅延チェーン
１１６ａ 入力ポート
１１６ｂ 出力ポート
１１６ｃ エラー訂正ポート
１１８，１２２，１５４，１５８ 遅延要素
１２０ 第２遅延チェーン
１２０ａ 入力ポート
１２０ｂ 出力ポート
１２０ｃ エラー訂正ポート
１２４ 第１比較器
１２４ａ 第１入力ポート
１２４ｂ 第２入力ポート
１２４ｃ 出力ポート
１２５ 発振回路
１２６，１６２ マルチプレクサ（セレクタ）
１３０ 第３遅延チェーン
１３２ 第４遅延チェーン
１３４ 第２比較器

Claims (27)

1. 信号に遅延を導入する装置であって、
   第１レンジ内の遅延第１組及び第２レンジの遅延第２組から選択された第１遅延を前記信号に導入するよう構成された第１遅延回路と、
   該第１遅延回路に結合され、前記信号に第２遅延を選択的に導入するよう構成された遅延補償回路と、
   前記第１遅延回路及び前記遅延補償回路に結合されたコントローラであって、前記第１遅延回路が前記第１遅延を選択するよう構成すると共に前記遅延補償回路が前記第２遅延を導入するよう構成し、前記第１遅延が前記第１レンジ内の前記遅延第１組から選択される際に、前記遅延補償回路が前記第２遅延を導入するよう構成したコントローラとを具備することを特徴とする、信号に遅延を導入する装置。
2. 前記第１遅延回路及び前記遅延補償回路に結合されるクロックをさらに具備することを特徴とする請求項１記載の装置。
3. 前記第１レンジは前記クロックの第１クロック周期であり、
   前記第２レンジは前記クロックの第２クロック周期であり、
   前記第１及び第２クロック周期は連続することを特徴とする請求項２記載の装置。
4. 前記第１レンジ内の前記遅延第１組と前記第２遅延との和は前記第２レンジ内の遅延第３組となることを特徴とする請求項３記載の装置。
5. 前記第１遅延回路は、
   クロック信号を受信するためのクロックポート、前記コントローラから第１制御信号を受信する第１制御ポート、前記信号を受信する入力ポート、及び第１の遅延信号を通す出力ポートを有し、前記第１遅延の第１構成要素を導入する、第１のタップされた遅延ロックロープ（ＴＤＬＬ）と、
   前記クロック信号を受信するためのクロックポート、前記コントローラから第２制御信号を受信する第２制御ポート、前記第１の遅延信号を受信するために前記第１ＴＤＬＬの前記出力に結合された入力ポート、及び第２の遅延信号を通す出力ポートを有し、前記第１遅延の第２構成要素を導入する、第２のＴＤＬＬとを具備することを特徴とする請求項１記載の装置。
6. 前記第１ＴＤＬＬは、
   前記クロック信号を受信する第１入力部、第１帰還信号を受信する第２入力部、及び第１エラー訂正信号を生成する出力部を有する第１比較器と、
   前記クロック信号を受信する入力ポート、前記第１帰還信号を生成する出力ポート、及び各々が前記第１エラー訂正信号を受信するエラー訂正ポートを有する前記第１組の遅延要素を有する第１遅延チェーンと、
   前記信号を受信する入力ポート、及び前記第１組の遅延要素と少なくとも同数の遅延要素を有し、各々が前記第１エラー訂正信号を受信するエラー訂正ポート及びタップポートを有する前記第２組の遅延要素を有する第２遅延チェーンと、
   該第２遅延チェーンの前記タップポートに結合された複数の入力部、前記コントローラから第１セレクタ信号を受信して前記タップポートの一つを選択する制御ポート、及び前記第１遅延信号の一つを通す出力部を有するセレクタとを具備することを特徴とする請求項５記載の装置。
7. 前記第２ＴＤＬＬは、
   前記クロック信号を受信する第１入力部、第２帰還信号を受信する第２入力部、及び第２エラー訂正信号を生成する出力部を有する第２比較器と、
   前記クロック信号を受信する入力ポート、前記第２帰還信号を生成する出力ポート、及び各々が前記第２エラー訂正信号を受信するエラー訂正ポートを有する前記第３組の遅延要素を有する第３遅延チェーンと、
   前記第１の遅延信号を受信する入力ポート、及び前記第３組の遅延要素と少なくとも同数の遅延要素を有し、各々が前記第２エラー訂正信号を受信するエラー訂正ポート及びタップポートを有する前記第４組の遅延要素を有する第４遅延チェーンと、
   該第４遅延チェーンの前記タップポートに結合された複数の入力部、前記コントローラから第２セレクタ信号を受信して前記タップポートの一つを選択する制御ポート、及び前記第２遅延信号の一つを通す出力部を有するセレクタとを具備することを特徴とする請求項６記載の装置。
8. 前記第３組の遅延要素は、前記第１組の遅延要素よりも一つ多い遅延要素を有することを特徴とする請求項７記載の装置。
9. 前記第３組の遅延要素は、前記第１組の遅延要素よりも一つ少ない遅延要素を有することを特徴とする請求項７記載の装置。
10. 前記第１ＴＤＬＬは、
    前記クロック信号を受信する第１入力部、第１発振信号を受信する第２入力部、及び第１エラー訂正信号を生成する出力部を有する第１比較器と、
    入力ポート、該入力ポートに結合されて前記第１発振信号を生成する出力ポート、及び各々が前記第１エラー訂正信号を受信するエラー訂正ポートを有する前記第１組の遅延要素を有する第１遅延チェーンと、
    前記信号を受信する入力ポート、及び前記第１組の遅延要素と少なくとも同数の遅延要素を有し、各々が前記第１エラー訂正信号を受信するエラー訂正ポート及びタップポートを有する前記第２組の遅延要素を有する第２遅延チェーンと、
    該第２遅延チェーンの前記タップポートに結合された複数の入力部、前記コントローラから第１セレクタ信号を受信して前記タップポートの一つを選択する制御ポート、及び前記第１遅延信号の一つを通す出力部を有するセレクタとを具備することを特徴とする請求項５記載の装置。
11. 前記第１ＴＤＬＬは、前記第１発振信号を開始するための少なくとも発振回路をさらに具備することを特徴とする請求項１０記載の装置。
12. 前記第２ＴＤＬＬは、
    前記クロック信号を受信する第１入力部、第２発振信号を受信する第２入力部、及び第２エラー訂正信号を生成する出力部を有する第２比較器と、
    入力ポート、該入力ポートに結合されて前記第２発振信号を生成する出力ポート、及び各々が前記第２エラー訂正信号を受信するエラー訂正ポートを有する前記第３組の遅延要素を有する第３遅延チェーンと、
    前記第１の遅延信号を受信する入力ポート、及び前記第３組の遅延要素と少なくとも同数の遅延要素を有し、各々が前記第２エラー訂正信号を受信するエラー訂正ポート及びタップポートを有する前記第４組の遅延要素を有する第４遅延チェーンと、
    該第４遅延チェーンの前記タップポートに結合された複数の入力部、前記コントローラから第２セレクタ信号を受信して前記タップポートの一つを選択する制御ポート、及び前記第２遅延信号の一つを通す出力部を有するセレクタとを具備することを特徴とする請求項１０記載の装置。
13. 前記第１ＴＤＬＬは、前記第１発振信号を開始するための少なくとも第１発振回路をさらに具備し、
    前記第２ＴＤＬＬは、前記第２発振信号を開始するための少なくとも第２発振回路をさらに具備することを特徴とする請求項１２記載の装置。
14. 前記遅延補償回路はカウンタであることを特徴とする請求項１記載の装置。
15. 前記第１遅延回路は、
    第１遅延チェーン及び第２遅延チェーンを有する第１ＴＤＬＬと、
    第３遅延チェーン及び第４遅延チェーンを有し、該第４遅延チェーンがベース組の遅延要素を有する第２ＴＤＬＬと
    を少なくとも具備することを特徴とする請求項１記載の装置。
16. 前記第２ＴＤＬＬは少なくとも第４遅延チェーンに対する拡張部をさらに具備し、
    該拡張部は、前記ベース組の遅延要素と直列に接続された拡張組の遅延要素を具備することを特徴とする請求項１５記載の装置。
17. 信号に遅延を導入する装置であって、
    クロック信号を受信する第１入力部、第１帰還信号を受信する第２入力部、及び第１エラー訂正信号を生成する出力部を有する比較器と、
    前記クロック信号を受信する入力ポート、前記第１帰還信号を生成する出力ポート、及び各々が前記第１エラー訂正信号を受信するエラー訂正ポートを有し前記入力ポート及び前記出力ポートに間の前記第１組の遅延要素を有する第１遅延チェーンであって、前記各遅延要素は前記チェーンの前記入力ポートで信号に遅延を連続的に付加し、前記遅延は前記遅延要素の前記エラー訂正ポートにおける信号の関数である第１遅延チェーンと、
    前記信号を受信する入力ポート、及び前記第１組の遅延要素と少なくとも同数の遅延要素を有し、各々が前記第１エラー訂正信号を受信するエラー訂正ポート及びタップポートを有する前記第２組の遅延要素を有する第２遅延チェーンであって、前記各遅延要素は前記チェーンの前記入力ポートで信号に遅延を連続的に付加し、前記遅延は前記遅延要素の前記エラー訂正ポートにおける信号の関数である第２遅延チェーンと、
    該第２遅延チェーンの前記タップポートに結合された複数の入力部、第１セレクタ信号を受信して前記タップポートの一つを選択する制御ポート、及び前記第１遅延信号を通す出力部を有するセレクタとを具備することを特徴とする、信号に遅延を導入する装置。
18. 前記第２遅延チェーンは少なくとも第３組の遅延要素をさらに具備し、
    該第３組の遅延要素は、前記第２組の遅延要素に直列に接続された前記第２組の遅延要素と少なくとも同数の遅延要素を有し、
    前記第３組の遅延要素の各々は、前記第１エラー訂正信号を受信するエラー訂正ポート及びタップポートを有することを特徴とする請求項１７記載の装置。
19. 前記クロック信号を受信する第１入力部、第２帰還信号を受信する第２入力部、及び第２エラー訂正信号を生成する出力部を有する第２比較器と、
    前記クロック信号を受信する入力ポート、前記第２帰還信号を生成する出力ポート、及び各々が前記第２エラー訂正信号を受信するエラー訂正ポートを有する前記第３組の遅延要素を有する第３遅延チェーンであって、前記各遅延要素は前記チェーンの前記入力ポートで信号に遅延を連続的に付加し、前記遅延は前記遅延要素の前記エラー訂正ポートにおける信号の関数である第３遅延チェーンと、
    前記第１の遅延信号を受信する入力ポート、及び前記第３組の遅延要素と少なくとも同数の遅延要素を有し、各々が前記第２エラー訂正信号を受信するエラー訂正ポート及び第２遅延信号を生成するタップポートを有する前記第４組の遅延要素を有する第４遅延チェーンであって、前記各遅延要素は前記チェーンの前記入力ポートで信号に遅延を連続的に付加し、前記遅延は前記遅延要素の前記エラー訂正ポートにおける信号の関数である第４遅延チェーンと、
    該第４遅延チェーンの前記タップポートに結合された複数の入力部、前記コントローラから第２セレクタ信号を受信して前記タップポートの一つを選択する制御ポート、及び第２遅延信号の一つを通す出力部を有するセレクタとをさらに具備することを特徴とする請求項１７記載の装置。
20. 前記第２遅延チェーンは少なくとも第５組の遅延要素をさらに具備し、
    該第５組の遅延要素は、前記第２組の遅延要素に直列に接続された前記第２組の遅延要素と少なくとも同数の遅延要素を有し、
    前記第５組の遅延要素の各々は、前記第１エラー訂正信号を受信するエラー訂正ポート及び遅延信号を生成する遅延タップを有することを特徴とする請求項１９記載の装置。
21. 前記第４遅延チェーンは少なくとも第５組の遅延要素をさらに具備し、
    該第５組の遅延要素は、前記第４組の遅延要素に直列に接続された前記第４組の遅延要素と少なくとも同数の遅延要素を有し、
    前記第４組の遅延要素の各々は、前記第２エラー訂正信号を受信するエラー訂正ポート及び遅延信号を生成する遅延タップを有することを特徴とする請求項１９記載の装置。
22. 信号に遅延を導入する装置であって、
    クロック信号を受信する第１入力部、第１発振信号を受信する第２入力部、及び第１エラー訂正信号を生成する出力部を有する比較器と、
    入力ポート、該入力ポートに結合され前記第１発振信号を生成する出力ポート、及び各々が前記第１エラー訂正信号を受信するエラー訂正ポートを有し前記入力ポート及び前記出力ポートに間の前記第１組の遅延要素を有する第１遅延チェーンであって、前記各遅延要素は前記チェーンの前記入力ポートで信号に遅延を連続的に付加し、前記遅延は前記遅延要素の前記エラー訂正ポートにおける信号の関数である第１遅延チェーンと、
    前記信号を受信する入力ポート、及び前記第１組の遅延要素と少なくとも同数の遅延要素を有し、各々が前記第１エラー訂正信号を受信するエラー訂正ポート及びタップポートを有する第２組の遅延要素を有する第２遅延チェーンであって、前記各遅延要素は前記チェーンの前記入力ポートで信号に遅延を連続的に付加し、前記遅延は前記遅延要素の前記エラー訂正ポートにおける信号の関数である第２遅延チェーンと、
    該第２遅延チェーンの前記タップポートに結合された複数の入力部、第１セレクタ信号を受信して前記タップポートの一つを選択する制御ポート、及び第１遅延信号を通す出力部を有するセレクタとを具備することを特徴とする、信号に遅延を導入する装置。
23. 少なくとも前記第１発振信号を開始する発振回路をさらに具備することを特徴とする請求項２２記載の装置。
24. 第１レンジ内に第１組の遅延及び第２レンジ内に第２組の遅延を具備するバーニア型回路に均一な遅延段を生成する方法であって、
    信号に追加する遅延量を特定する遅延指示器を受信し、
    前記バーニア型回路を用いて前記信号に第１遅延を導入し、
    該第１遅延が前記第１レンジ内にある場合、入力信号に第２遅延を導入し、
    前記第１及び第２遅延が一緒に前記第２レンジ内にある第３遅延を生成することを特徴とする遅延段の生成方法。
25. 前記第２遅延は前記第１遅延の前に前記入力信号に導入されることを特徴とする請求項２４記載の方法。
26. 前記第２遅延は前記第１遅延の後に前記入力信号に導入されることを特徴とする請求項２４記載の方法。
27. 前記第１及び第２遅延はほぼ同時に前記入力信号に導入されることを特徴とする請求項２４記載の方法。

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