JP2005515525A - リコンフィギュアブル素子 - Google Patents
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Abstract
Description
リコンフィギュアブル素子とは、実施すべきアプリケーションに依存して、様々にまたアプリケーションに相応して構成される素子のことである。
P 44 16 881,0-53, DE 197 81 412.3, DE 197 81 483.2, DE 196 54 846.2-53,
DE 196 54 593.5-53, DE 197 04 044.6-53, DE 198 80 129.7, DE 198 61 088.2-53,
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DE 101 35 210.7-53, EP 02 001 331.4, 60/317.816
を参照されたい。これらをここに開示のために完全に組み入れる。
様々なPAE構造が従来技術から公知である。最も一般的に使用されるものは、DE 196 51 075.9-53,DE 100 50 442.6ならびにChameleon CS2112によって定義される。さらに公知のFPGAセルを参照されたい。
PAE(IPAE)の1実施形態では、PAEまたはPAEのグループは、メモリ(RRAM)に、有利にはRAM−PAEに結合される。IPAEは、固有の内部的なシーケンサを有しているか、またはシーケンサないしはマイクロコントローラに結合されている。ここでこれは、RISCプロセッサの場合と同様に有利にも命令が限定されており、すなわち、使用可能な相異なる命令の数が比較的少なく、および/または有利にも完全な命令セットを有する(ARCマイクロプロセッサを参照されたい)。言い換えると有利には、可能な限りに少ない命令セットしか有しないが、計算理論的に完備であるRISCプロセッサが使用されるのである。1変形実施形態では、上記のシーケンサを1つまたは複数のPAEをコンフィギュレーションすることによって構成可能である。シーケンサの機能およびそのフローの挙動をコンフィギュラブルに構成することができる(例えば、従来技術から公知のように構成することができる。例えば、AlteraのEPS448[ALTERA Data Book 1993]による)。このシーケンサ/マイクロコントローラは、IPAEにおける複数の状態(例えば状態信号、イベント)および/または(例えばバスを介して)このIPAEに接続されている別のPAEの状態(例えばトリガにも)に応動することができる。IPAEのレジスタには、RRAMメモリ内容へのポインタがコンフィギュレーションされる。例えば、プログラムポインタRppを、リセットサイクル中にコードのスタートアドレスに設定することができる。シーケンサのアドレス発生器は、ポインタによって指し示されたメモリ内容をRRAMから読み出して、これ(またはその一部)を、例えば、アドレッシングされたPAEの、メモリ内容によってアドレッシングされたコンフィギュレーションレジスタに書き込むか、またはこのメモリ内容をつぎの処理に対する命令として使用する。このポインタは、アドレスレジスタにより、アドレスポインタのふつうの動作の仕方にしたがってインクリメントおよび/またはデクリメントされ、および/またはジャンプ命令(JUMP, CALL, RETURN)時には新たに設定される。ここまではメモリRRAMにより、コードメモリが得られまた有利な実施形態ではシーケンサに対するデータメモリが得られ、および/またはメモリRRAMはそのようなものとして利用される。シーケンサは、メモリ(RRAM)から自由にコードを読み出すことができ、また有利な実施形態ではこのメモリからデータも読み出す、またはこのメモリに書き込むことができる。ここまではこのメモリは、シーケンサに対するデータメモリでもある。
シーケンサ/コードメモリ、(例えば、レジスタセットに対する)スタック、データメモリ、ヒープ、IOバッファ、外部RAMに対するバッファないしはキャッシュ、ルックアップテーブル、PAEおよび/またはバスに対するコンフィギュレーション、IPAEのレジスタセット
が含まれる。機能に応じて、以下の制御メカニズムが付加的に設けられる、および/またはこれらをコンフィギュレーションすることができる。すなわち、
シーケンサ/コードメモリ:相応するメモリ位置へのプログラムポインタ(Rpp);
スタック:スタックの最上位メモリ位置へのスタックポインタ(Rsp)、場合によっては従来技術(例えばIntelのPentium)からそれ自体公知のようにフレームポインタも;
PAEおよび/またはバスに対するコンフィギュレーション:CT内のポインタがこれをポイントすることができる、および/または実装に依存してPAEのコンフィギュレーション制御部内のポインタがこれをポイントすることができる;
IPAEのレジスタセット:PAEのレジスタセットをメモリに取り付けようとする場合、これは、PAEにより、直接、有利にはハードウェア技術的に固定的にあらかじめ設定されてアドレッシングされる。
オペコードフェッチ、
内部/外部データアクセス、
内部/外部アドレスポインタのポジショニング
内部/外部プログラムポインタのポジショニング
プログラムポインタのインクリメント
内部/外部スタックポインタのポジショニング
スタックアクセス(PUSH,POP)
例えば、これらの機能は、以下のCMD制御コマンドによって実現することができる。すなわち、
load_const: レジスタに定数をロードせよ
write_Rap : メモリアクセスに対してアドレスポインタを設定せよ(例えばヒープ)
read_Rap : メモリアクセスに対してアドレスポインタを読み込め(例えばヒープ)
read_Reg : メモリからレジスタを読め(RAM−PAEにレジスタが実装されている場合)
write_Reg : メモリのレジスタにデータを書き込め(RAM−PAEにレジスタが実装されている場合)
write&decr_Reg : スタックにデータワードを書き込み、スタックポインタをデクリメントせよ
read&incr_Reg : スタックからデータワードを読み込み、スタックポインタをインクリメントせよ
set_Rpp: プログラムポインタを設定せよ
set&push_Rpp: プログラムポインタをスタックに書き込み、プログラムポインタを新たに設定せよ
である。
read_Port: アレイのポート(例えばFREGによって実装される)からデータを読込む
write_Port: アレイのポート(例えばBREGによって実装される)にデータを書き込む
である。
図1は、本発明のセルエレメントフィールドを示しており、
図2aは、その詳細を示しており、
図2b,cは、相異なるデータ処理時間中の図2aの詳細を示しており、
図3aは、図2の詳細の択一的な実施形態を示しており、
図3bは、この詳細の殊に有利な変形実施形態を示しており、
図4は、機能/メモリセル(PAE)の基本構造を示しており、
図5は、図3bの変形実施形態を示している。
まずALU0102は、従来技術からすでに公知のように、中央のロードロジックからコンフィギュレーション情報を受け取る。この情報伝送は、それ自体公知のようにRDY/ACKプロトコルおよび類似のものを使用して行うことができる。ロードロジックにおいてFILMOメモリなどを設けて、装置の通常のコンフィギュレーションを可能にすることができることにも注意されたい。
1. ランダムアクセス
2. FIFO
3. スタック
4. キャッシュ
5. MMUに対するページメモリ
が含まれる。
Rpp: プログラムポインタ
Rap: データアクセスに対するアドレスポインタ(例えば、ヒープ)
Rsp: スタックアクセスに対するスタックポインタ
Rfp: サブプログラムコールの際にスタックポインタを保証するためのフレームポインタ
が設けられている。
a)メモリセルをレジスタに使用できる。
b)ポインタは、RAM−PAEに直接設けられており、これによってメモリへのデータアクセスは殊に高速である。さらにすべてのメモリアクセスに対してバスシステム0105の1つのバスだけしか必要でなく、ここでは通常は付加的に必要なアドレスバスが省略されるのである。それはアドレスがRAM−PAEにおいてローカルにポインタにより与えられるからである。したがってこの配置構成は、出願人により好まれて通例、実装されるのである。
moveta Rrr: レジスタRrr(rr∈{1…n,sp,pp,fp,ap})をRaにロードせよ
movetb Rrr: レジスタRrrをRbにロードせよ
movefx Rrr: レジスタRxをRrrに書き込め
を設ける。
feed: データを変更せずにRa/RbからRxに伝送せよ
を実装する。
レジスタR1をレジスタR2に加えて、結果をレジスタR2に書き込め。すなわち、
moveta R1; movetb R2; add; movefx R2;
レジスタR4をレジスタR7に書き込む。すなわち、
moveta R4; feed; movefx R7;
R5をスタックに伝送する。すなわち、
moveta R5; feed; push;
注釈:pushは、Rspがポイントするメモリ位置にレジスタRxのデータを伝送してRspをデクリメント(ないしはインクリメント)する。
間接アドレスR4をR7に加えてアドレスポインタRapに設定せよ。すなわち、
moveta R4; movetb R7; add; movefx Rap;
メモリ位置RapからR1にデータをロードせよ。すなわち、
load; feed; movefx R1;
注釈:loadは、Rapがポイントするメモリ位置からRaにデータを伝送する。
以下に説明する、ALU−PAE(以下ではROP−PAEと称する)の特別な実施形態は、つぎのようなVPUに有利である。すなわち、そのアプリケーションが、極めて乱雑な順序で小さなデータ量にアクセスする不規則なシーケンシャルコードを有するVPUに有利である。
AM/IRAM)に対するアドレスを生成して、外部または内部におけるデータ転送をそれ自体で制御することができる。この機能は、RRAMに組み込まれる独立したアドレス発生器によって実現可能である。例えば、DMAコントローラはこの作業に殊に有利であり、ここでこれはこのコントローラにより、データがメモリ間でコピーされることによって行われる。読み込むべきデータのアドレス空間および宛先アドレス空間は、相応に設定されてコピー過程が開始される。この設定はIPAEによって行うことができる。ハードウェア的によりコストをかけられる解決手段では、この機能を、実装されたメモリ管理ユニット(MMU=MemoryManagementUnit)によって実現することができる。機能の仕方は、従来技術によって決まっており、また公知である。まとめるとMMUはつぎのように動作する。すなわち、
MMUによって管理されるRRAMメモリは、複数のページ(page)に分割される。各ページは、外部のメモリ内の仮想メモリ空間のデータを含んでいる。例えば、16進数のRRAMアドレス0x0a00…0x0affは、外部記憶装置のアドレス0xbd13200…0xbd132ffにおけるデータを含むことができる。アドレス変換を管理するため、アドレス変換ユニットを使用し、ここでこれは通例、ルックアップテーブルによって実現される。MMUの役割は、殊に大きな1つのメモリ空間を、はるかに小さな1メモリ空間(この場合にはRRAMである)に変換することである。これは、ページを必要に応じて、大きなメモリ空間を小さな空間にコピーすることによって行われる。ページが不要になると直ちにこのページは消去および/または上書きすることができる。ページのデータが変更された場合、このページは有利には消去/上書きの前に大きなメモリ空間に書き戻される。
シーケンサメモリ、スタック(例えば、レジスタセットに対する)、データメモリ、ヒープ、IOバッファ、外部RAMに対するバッファないしはキャッシュ、ルックアップテーブル、PAEおよび/またはバスに対するコンフィギュレーション、ROP−PAEのレジスタセット。
シーケンサ/コードメモリ:相応するメモリ位置に対するポインタ(Rpp)、
スタック:スタックの最上位メモリ位置へのスタックポインタ(Rsp)、場合によっては従来技術(例えばIntelのPentium)から公知のようにフレームポインタ(Rfp)も、
PAEおよび/またはバスに対するコンフィギュレーション:CT内のポインタがこれをポイントすることができる、および/または実装に依存してPAEのコンフィギュレーション制御部内のポインタがこれをポイントすることができる、
IPAEのレジスタセット:PAEのレジスタセットをメモリに収容する場合、これは、PAEにより、直接、有利にはハードウェア技術的に固定的にあらかじめ設定されてアドレッシングされる。
DE 199 26 538.0から、例えば周辺装置および/またはメモリなどの外部ユニットへの専用の端子を有するメモリ(IORAM-PAE)が公知である。さらにDE 196 54 595.1-53およびDE 102 06 653.1から、例えば周辺装置および/またはメモリなどの外部ユニットを接続するための専用のユニット(例えばインタフェースコンポーネント(IBG))が公知である。
リコンフィギュラブルのテクノロジを使用してアルゴリズムを処理する際には重大なパラドクスが発生する。すなわち(1)リコンフィギュレーションのためのコストを最小限にしたいが、できる限り高い計算性能を得るためには複雑なALUが必要である;(2)ALUはできる限り単純かつ粒度を細かくし、ビットレベルで効率的なデータ処理を可能にしたい;(3)リコンフィギュレーションおよびデータ処理をインテリジェントかつ高速に実行して、これが効率かつ簡単にプログラムされるようにしたい。
狭いビット幅の処理と、配線コストと、コストのかかる機能のコンフィギュレーションとの間の理想的な関係を維持するため、ここではALU−PAE(すなわち、例えば本発明において開示されるPAE、またDE 196 51 075.9-53およびDE 199 26 538.0に記載されているPAE)内にSIMD演算器を使用することが提案される。幅mの演算器が分解されて、幅b=m/nのn個の個別のブロックが得られる。コンフィギュレーションによって演算器毎に設定されるのは、演算器を分けずに動作させるべきか、またはそれぞれ同じ幅または別の幅の1つまたは複数のブロックにこの演算器を分解すべきかである。言い換えると、演算器をつぎのように分解して、1つの演算器内で様々なワード幅が同時にコンフィギュレーションされる(例えば、32ビットの幅、1×16ビット、1×8ビットおよび2×4ビットに分解される)ようにすることができる。データは、PAE間でつぎように伝送される。すなわち、分解されたデータワード(SIMD−WORD)がビット幅mのデータワードにまとめられて、ネットワークを介してパケットとして伝送されるのである。
SIMD演算器の効率的な使用に対して、1つのバス内または相異なるバス間でのSIMD−WORDを互いにフレキシブルかつ効率的に再ソートすることが必要である。
PACT13では、ALUの代わりにFPGAまたはFPGAに類似した構造がPAEに組み込まれたアーキテクチャがすでに記載されている。この構造は、PAE内で、従来技術によるFPGAコンフィギュレーション法にしたがってコンフィギュレーションされる。すなわち、PACT02,04,05,10,13,17による拡張されたコンフィギュレーション方法は、このFPGA構造に適用されないのである。これにより、比較的小さなFPGAセルのコンフィギュレーション制御に対する煩雑さおよびコストはわずかである。しかしながらFPGAセルを含むPAEは、上に挙げた刊行物によるVPUコンフィギュレーション方法にしたがって動作する。これによってPAE構造のFPGA構造は、カプセル化され、多くのコンフィギュレーションレジスタを有するPAEオブジェクトのように動作するのである。
複雑な演算器(例えば、浮動小数点演算器)は、可能な場合には構造(RAM−PAE,ALU−PAE,バス)も異なるコンフィギュレーション可能なセル(PAE)を適切にグルーピングおよび配線することによって実現可能である。
PAEからなるアレイに接続されるRAM−PAEは、シーケンサを構成するために使用可能である。基本的な原理は、メモリの出力データをそのアドレス入力側に帰還結合することに基づく。この帰還結合は有利にはクロック制御されるレジスタを介して行われる。これによって、後続の各サイクルが目下の各サイクルによって設定されるシーケンサが得られる。
a) 有利には例えば、上記の説明にしたがってSIMDバスとして構成されるデータバスを介する伝送。これにより、上記の出力データの部分的な伝送を殊に効率的に実現可能である。
b) PACT18にその有利な構成および動作の仕方が記載されているトリガバスを介する伝送。トリガバスを介することによって、コンポーネントおよび/または機能セル(PAE)および/または外部の装置をフロー制御するためのステータスおよび条件を殊に効率的に伝送可能である。
メモリに入力されるアドレスの一部、有利には下位の一部を別のステータス信号に対する入力側として使用する。このステータス信号は、上の伝送の方式によって伝送することができ、データまたはトリガとすることが可能である。つぎのサイクルを選択する際、ここではサイクルの考えられ得る集合を、有利には上位のアドレスビットにデータ帰還結合することによって決定し、つぎに所定のサイクルを、この考えられ得る集合から、下位のアドレスビットへのステータス信号によって選択するのである。
以下のように構成されるアドレス内で、
シーケンサメモリとして使用されるRAM−PAEのアドレスバスは、任意の幅の、また例えば、可能であれば幅が異なる複数の部分アドレスに分けられる。例えばビット0〜3は、第1の部分アドレス(NEXT_CYCLE)に対して、ビット4〜7は第2の部分アドレス(SEQ_IN)に対して、またビット8〜12は第3の部分アドレス(CTRL_IN)に分けられるのである。
a) 各メモリセルにおける付加的なビット(CycleBit)による識別
各コンフィギュレーションエントリには付加的なビットが対応付けられ、ここでこれらのビットは、コンフィギュレーションの開始および/または終了を示す。例えば、上記FIFOにおいて1つのエントリはつぎのようにすることが可能である。すなわち、
b)殊に効率的には上記の識別を固有のコンフィギュレーションワードによって行うことができ、ここでこれは命令としてデコードされる。すなわち、
コンフィギュレーションワード内の所定のビット組み合わせが命令としてデコードされて識別される。つまり、例えば、つぎの命令を実現することができるのである。
BEGIN:コンフィギュレーションの開始
END :コンフィギュレーションの終了
この方法は、CycleBitによる識別よりも格段にフレキシブルであり、効率的である。
加算器のチェーンが互いに接続されて、先行する加算器(p)の結果(総和 SUMME)がオペランドとしてつぎの加算器(p+1)に転送されるようになっている。この転送は、上記の結果の代わりに0(ゼロ)を転送することによって中断することができる。第2のオペランドとして各加算器には1つずつの専用のレジスタが対応付けられており、その値が、先行する段の総和SUMMEに加算される。各段は、コンフィギュレーションFIFOにおけるコンフィギュレーションを表しており、各段のレジスタにはコンフィギュレーションの相対的なスタート位置が記憶されている。絶対的なスタート位置は、このFIFOにおいて下側にあるコンフィギュレーションの相対的なスタート位置をすべて加算することによって計算することができる。これは、図からもわかるように加算器のチェーンによって行われる。
(a) 到来するトリガを優先付けしてデコードすることができる。
(b) 到来するトリガをルックアップテーブルを介して変換して、その後、可能であれば優先付けしてデコードする。
(c) 例えばマルチプレクスを介して、すべてのトリガの集合からいくつかを選定して、そのつぎに(a,b)に相応して継続処理する。
A) 到来するトリガは、変換および割り当て装置を介して、FIFOに配置されるコンフィギュレーション(K1)に変換される。これに基づきこのコンフィギュレーション(K1)は、PAEにコンフィギュレーションされる。終了の識別として、例えば、WAIT命令またはEND命令またはrun/stopフラグを使用することができる。
加算器を介して、レジスタに記憶された値、すなわち、各コンフィギュレーションの長さがそれぞれ、先行する構成要素の結果に加算される。ビット毎のAND機能の入力側における値と、加算器のすべての結果ビットとはANDがとられる。すなわちこの入力側が0に等しい場合、このAND機能により、出力側にバイナリ0が供給され、これによってこの加算器のチェーンは、選択すべきコンフィギュレーションにおいて中断される。そうでなければ、上加算器出力側の値が供給される。
a)1432の後の信号を1434においてバイナリコーディング(74LS148の機能に準じて)することができ、フラッシュによって発生したシフトに相応するオフセットを減算し、得られた値を再度デコードして(74LS139の機能に準じて)、選択信号1433を生成する;
b)1432の後の信号を1434においてルックアップテーブルにより、選択信号1433に変換することができる。このためにこのルックアップテーブルは、フラッシュによって変更された、チェーンにおける位置状態に適合される。
第1のシフトレジスタ(1435)は、チェーン1414,1421において目下空きになっている、すなわち利用されていない最初の構成要素の位置を1ビット値として含む。これはつぎのようにして行われる。つまり、リセットの後、このシフトレジスタの最下位ビットが1にセットされる(塗りつぶされた円で示されている)。この最下位ビット(ビット0)は、このチェーンにおいて最も下の構成要素を参照する。チェーンに対する書き込みアクセス毎に、すなわち1401へのコンフィギュレーションの新たな記憶(FILL)毎に、このシフトレジスタは、セットしたビット(PBIT)を最高位ビットの方向に1位置分だけシフトし、これによってチェーンにおいて都度つぎの構成要素を参照する。したがって最高位ビットは、これらのチェーンにおける最も上の構成要素を参照する。つまりこのシフトレジスタの幅は、これらのチェーンにある構成要素の数と同じである。FLUSH毎にこのシフトレジスタは、ビット(PBIT)を、これらのチェーンにおいて消去された構成要素とちょうど同じ数の位置分だけ最下位ビットの方向にシフトする。
1. 74LS148の機能に相応するデコーダ
2. ラウンドロビン式のアービタ(PACT10を参照されたい)
3. ルックアップテーブル(PACT10を参照されたい)
である。
無条件ジャンプ:「セット」を生成して、新たなアドレスを1405にロードする;
条件付きジャンプ、比較が満たされた場合:「セット」を生成して、新たなアドレスを1405にロードする;
条件つぎジャンプ、比較が満たされない場合:「カウント」を生成して、1405においてつぎの命令のアドレスを計算する。
1. メモリからのコンフィギュレーションのロード。ここでこのメモリは、チップ内またはチップの外に揮発性または不揮発性なメモリ(ROM,EPROM,EEPROM,フラッシュROMなど)として実現することができ、および/または大容量記憶装置とすることが可能である。ここでこのロードは簡単なマイクロコントローラによって行うことができ、このマイクロコントローラは、データをPAEに送信し、戻ってきた応答に応動する。例えば、有利にはマイクロコントローラとしてのPACT05に記載されたユニットないしはPACT05に記載されたアルゴリズムを使用することができる。このロードはもはや必ずしもアクティブに行う必要はなく、コンフィギュレーション要求コマンドに応じて、新たなコンフィギュレーションデータの各PAEへの取り込みないしこれに対応付けられたコンフィギュレーションメモリへの取り込みをトリガするユニットが設けられていれば十分である。これは例えば、上に述べたI/O−PAEにおいて、目下の新しいコンフィギュレーションデータを必要とするPAEそれ自体とすることも可能である。
PACT02 PCT/DE97/02949
PACT03 PCT/DE97/03013
PACT04 PCT/DE97/02998
PACT05 PCT/DE97/02999
PACT08 PCT/DE98/00334
PACT10 PCT/DE98/00504, PCT/DE98/00505
PACT13 PCT/DE00/01869
PACT15 PCT/EP02/02398
PACT17 PCT/EP01/06703
Claims (42)
- 算術および/または論理機能を実行する機能セルと、情報を受け取り、記憶および/または出力するメモリセルとを有する、データ処理のためのセルエレメントフィールドにおいて、
前記機能セルから制御コネクションが前記メモリセルに導かれていることを特徴とする、
セルエレメントフィールド。 - 機能および/または結線がコンフィギュラブルおよび/またはあらかじめ設定可能な多数のユニット、例えば機能セルおよび/またはメモリセルを有するプロセッサ、コプロセッサおよび/またはマイクロコントローラを構成する、
請求項1に記載のセルエレメントフィールド。 - 前記機能セルは、算術的論理ユニットとして構成される、
請求項1または2に記載のセルエレメントフィールド。 - 前記算術的論理ユニットは、拡張されたALUとして構成される、
請求項1から3までのいずれか1項に記載のセルエレメントフィールド。 - 前記メモリセルを構成して、揮発的および/または不揮発的にデータを記憶するようにした、
請求項1から4までのいずれか1項に記載のセルエレメントフィールド。 - 前記メモリセルを構成して、処理すべきデータおよび/または処理すべきプログラムステップを記憶するようにした、
請求項1から5までのいずれか1項に記載のセルエレメントフィールド。 - セルエレメントフィールドにおいて、
メモリセルを構成して、当該メモリセルを制御する機能セルの制御に応じて、当該機能セルに直接および/または間接的に通じているバスに、記憶した情報を出力するようにしたことを特徴とする、
セルエレメントフィールド。 - 少なくとも1つのメモリセルおよび/または機能セルにレジスタ、例えばバックワードレジスタが対応付けられており、
該レジスタは、メモリセルと機能セルとの間の情報路に配置されている、
請求項1から7までのいずれか1項に記載のセルエレメントフィールド。 - 前記メモリセルを配置して、当該メモリセルを制御する機能セル、入力−出力セルおよび/または前記メモリセルを制御しない、算術的論理ユニットを有するセルからの情報を受け取るようにした、
請求項1から8までのいずれか1項に記載のセルエレメントフィールド。 - 機能セル−メモリセルの組み合わせに少なくとも1つの入出力手段が対応付けて、これによって外部のユニットおよび/または別の機能ユニット、機能ユニット−メモリセルの組み合わせおよび/またはメモリセルに情報が送出され、および/またはこれらから受け取るようにした、
請求項1から9までのいずれか1項に記載のセルエレメントフィールド。 - 前記入出力手段を構成して、機能セルからの制御命令も受け取るようにした、
請求項1から10までのいずれか1項に記載のセルエレメントフィールド。 - 制御を構成して、以下の少なくともいくつかの命令、有利にはすべての命令を伝送するようにし、および/または
前記メモリセルないしは入力/出力セルを構成して、以下の命令がデコードされるようにし、ここで前記命令は、
DATA WRITE/READ,ADRESSPOINTER WRITE/READ,PROGRAMMPOINTER WRITE/READ,PROGRAMMPOINTER INCREMENT, STACKPOINTER WRITE/READであり、
上記の命令はそれぞれ例えば内部および/または外部のアクセス,PUSH,POP, OPCODE, FETCHのための命令である、
請求項1から11までのいずれか1項に記載のセルエレメントフィールド。 - 前記機能セルは、ただ1つのマスタとして、制御コネクションおよび/または制御コネクションとして使用されるバスセグメントにアクセスする、
請求項1から12までのいずれか1項に記載のセルエレメントフィールド。 - 前記機能セルは、少なくともメモリセルおよび入出力セルの1つに隣接して配置されている、
請求項1から13までのいずれか1項に記載のセルエレメントフィールド。 - 前記セルエレメントは多次元、例えばマトリクス状に配置されており、
前記の機能セルおよび/または隣接するメモリセルないしは入出力セルは上の行からデータを受け取り、下の行にデータを送出し、
1つの行にバスが設けられており、
前記の機能セルと、少なくとも1つのメモリセルおよび/または入出力セルが同一の行に配置されている、
請求項1から14までのいずれか1項に記載のセルエレメントフィールド。 - 算術および/または論理機能を実行する機能セルと、情報を受け取りおよび/または送出し、および/または当該情報を記憶する、例えばメモリセルおよび/または入出力セルである情報供給セルとを有するセルエレメントフィールドを作動する方法において、
複数の機能セルの少なくとも1つにより、少なくとも1つの情報供給セルに制御命令を出力し、当該制御命令に応答して情報供給セルにて機能セルに対する情報を処理し、
機能セルを構成して、情報供給セルから供給される情報に応答してさらなるデータ処理が行い、これによってシーケンサ的にデータを処理するようにしたことを特徴とする、
セルエレメントフィールド作動方法。 - 前記機能セルを構成して、制御命令
OPCODE FETCH,
DATA WRITE INTERN,
DATE WRITE EXTERN,
DATA READ INTERN,
DATA READ EXTERN,
ADDRESSPOINTER WRITE INTERN,
ADDRESSPOINTER WRITE EXTERN,
ADDRESSPOINTER READ INTERN,
ADDRESSPOINTER READ EXTERN,
PROGRAMMPOINTER WRITE INTERN,
PROGRAMMPOINTER WRITE EXTERN,
PROGRAMMPOINTER READ INTERN,
PROGRAMMPOINTER READ EXTERN,
STACKPOINTER WRITE INTERN,
STACKPOINTER WRITE EXTERN,
STACKPOINTER READ INTERN,
STACKPOINTER READ EXTERN,
PUSH,
POP,
PROGRAMMPOINTER INCREMENT
の少なくともいくつかを出力するようにし、
セルエレメント動作に伴って上記の制御命令の少なくともいくつか、例えばすべてを必要に応じて出力する、
請求項16記載の方法。 - 機能および/または結線がコンフィギュラブルなセルエレメントの多次元フィールドと、当該セルエレメントに対応付けられるローカルなコンフィギュレーションを前もって保持するコンフィギュレーション事前保持手段(Konfigurationvorhaltemittel)とを有するデータ処理装置において、
前記コンフィギュレーション事前保持手段を構成して、事前保持されるコンフィギュレーションの少なくとも一部が不揮発的に前もって保持されるようにしたことを特徴とする
データ処理装置。 - 機能および/または結線がコンフィギュラブルなセルエレメントの多次元フィールドと、当該セルエレメントに対応付けられるローカルなコンフィギュレーションを前もって保持するコンフィギュレーション事前保持手段とを有するデータ処理装置において、
前記コンフィギュレーション事前保持手段を構成して、事前保持されるすべてのコンフィギュレーションが不揮発的に前もって保持されるようにしたことを特徴とする
データ処理装置。 - 前記機能は、粗い粒度でコンフィギュラブルである、
請求項18または19に記載のデータ処理装置。 - 前記結線は、粗い粒度でコンフィギュラブルである、
請求項18から20までのいずれか1項に記載のデータ処理装置。 - セルエレメントとして、ALU、EALU、RAMセル、I/Oセル、論理ブロックのうちの少なくとも1つが設けられている、
請求項18から21までのいずれか1項に記載のデータ処理装置。 - 各セルエレメントに、固有のコンフィギュレーション事前保持手段が対応付けられている、
請求項18から22までのいずれか1項に記載のデータ処理装置。 - 前記コンフィギュレーション事前保持手段を構成して、多くのコンフィギュレーションが事前に保持されるようにした、
請求項18から23までのいずれか1項に記載のデータ処理装置。 - 固定して設定される不揮発性の複数のコンフィギュレーションが、コンフィギュレーション事前保持手段に設定されている、
請求項18から24までのいずれか1項に記載のデータ処理装置。 - 前記装置を構成して、例えばWaveコンフィギュレーションまたはローカルなシーケンシング中に、事前に保持した多数のコンフィギュレーションを交換して使用するようにした、
請求項18から25までのいずれか1項に記載のデータ処理装置。 - いくつかのセルにて動作中に変更されるコンフィギュレーションを有し得るコンフィギュレーション事前保持手段が設けられている、
請求項18から26までのいずれか1項に記載のデータ処理装置。 - コンフィギュレーション事前保持手段として、ROM,EPROM、EEPROM、フラッシュメモリ、ヒューズ、アンチヒューズプログラマブルメモリ手段および/または例えばシリコン構造の上の層に固定して設けられるメモリ手段のうちの少なくとも1つが選択される、
請求項18から27までのいずれか1項に記載のデータ処理装置。 - 専用データ処理装置を作成する方法において、
機能および/または結線がコンフィギュラブルなセルエレメントと、当該セルエレメントに対応付けられた、ローカルなコンフィギュレーションを前もって保持するコンフィギュレーション事前保持手段とを有する多次元のフィールドを設け、
どのコンフィギュレーションが前記コンフィギュレーション事前保持手段に前もって保持すべきかを決定し、
つぎに不揮発性のコンフィギュレーション事前保持手段を設けて、当該コンフィギュレーション事前保持手段が、前もって保持されるコンフィギュレーションの少なくとも一部を不揮発的に前もって保持するようにしたことを特徴とする、
専用データ処理装置を作成する方法。 - 実行時にリコンフィギュラブルな多次元フィールドから出発する、
請求項29のデータ処理装置に記載の方法。 - まず、リコンフィギュラブルな回路を有する、実行時にリコンフィギュラブルな多次元フィールドから出発して、
つぎにリコンフィギュレーションに不要なフィールドを除去する、
請求項30にのデータ処理装置記載の方法。 - 実行時に機能および/または結線がリコンフィギュラブルな、データ処理を行うセルからなるフィールドを有し、当該セルにメモリおよびシーケンサ制御部が対応付けられており、
前記制御部を構成して、完全な命令セットおよび/または制限された命令セットが得られるようにした、
例えば請求項18から28までのいずれか1項に記載のデータ処理装置、例えばプロセッサ。 - 実行時に機能および/または結線がリコンフィギュラブルな、データ処理を行うセルからなるフィールドと、ALUまたは別の論理結合回路と、これに対応付けられた例えば組み込み式のメモリとを有し、
前記メモリは、別の半導体層、例えばALUまたは別の論理結合回路の上に配置されている、
例えば請求項18から28までまたは請求項32のいずれか1項に記載のデータ処理装置、例えばプロセッサ。 - 実行時に機能および/または結線がリコンフィギュラブルな、データ処理を行うセルからなるフィールドを有し、当該セルのうちのいくつかがメモリ目的に使用され、
前記セルを構成して、MMUおよび/またはDMA機能が実現されるようにした、
例えば請求項18から28までまたは請求項32または33のいずれか1項に記載のデータ処理装置、例えばプロセッサ。 - 実行時に機能および/または結線がリコンフィギュラブルな、データ処理を行うセルからなるフィールドを有し、当該セルのうちのいくつかがメモリ目的に使用され、
少なくとも1つのセル、有利には少なくともいくつかのセル、殊に有利にはすべてではないセルは、入力/出力機能を実現し、また有利には同時にデータ処理のためのALUまたは別の論理結合回路を有し、
例えば手段が設けられており、これによって各入力および/または出力チャネルに所定のアドレスが対応付けられており、および/または
送出側識別手段が設けられている、
例えば請求項18から28までまたは請求項32から34までのいずれか1項に記載のデータ処理装置、例えばプロセッサ。 - 実行時に機能および/または結線がリコンフィギュラブルなデータ処理を行うセルからなるフィールドを有し、
少なくともいくつかのセル、殊に有利にはすべてではないセルが、粒度の細かいFPGA構造を有し、
これに対して別のセルが粒度の粗い構造を有する、
例えば請求項18から28までまたは請求項32から35までのいずれか1項に記載のデータ処理装置、例えばプロセッサ。 - セルの高速なリコンフィギュレーションのためのコンフィギュレーションユニットが設けられており、
該コンフィギュレーションユニットは、粒度の粗いセルおよび/または非FPGAセルをコンフィギュレーションするためにだけ結線される、
請求項36に記載のデータ処理装置。 - 実行時に機能および/または結線がリコンフィギュラブルなデータ処理を行うセルからなるフィールドを有し、ここで該セルはビット幅の比較的広いデータを処理するセルであり、
前記セルを構成して、比較的広いビット幅を有するデータか、または比較的狭いビット幅を有するデータのいずれかを選択的に処理するようにし、この場合に比較的ビット幅の狭い複数のデータを、例えばSIMD演算器方式で処理するようにした、
例えば請求項18から28までまたは請求項32から37までのいずれか1項に記載のデータ処理装置、例えばプロセッサ。 - セルに向って、またはセルから伸びて導かれるバスは分割可能であり、これによって例えば、セルにて最大限に処理可能なビット幅よりもビット幅の狭い複数のデータストリームが互いに依存しないで転送および/または受け取られるようにした、
例えば請求項18から28までまたは請求項32から38までのいずれか1項に記載のデータ処理装置。 - バス管理がローカルにセルにて行われる、
例えば請求項18から28までまたは請求項32から39までのいずれか1項に記載のデータ処理装置。 - PAEにシーケンサを実現するためのメモリが対応付けられており、またアドレスバスが部分アドレスバスとして分割される、
例えば請求項18から28までまたは請求項32から40までのいずれか1項に記載のデータ処理装置。 - PAEにシーケンサを実現するためのメモリが対応付けられており、
また装置が設けられており、これによって記憶場所にアクセスする際に、つぎのメモリアクセスに対する記憶場所のアドレスに関する情報が決定されると共にデータおよび/または命令が求められる、
例えば請求項18から28までまたは請求項32から41までのいずれか1項に記載のデータ処理装置。
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