JP2005510767A

JP2005510767A - プラズマ・ディスプレイ・パネルにおける垂直クロストークの抑制

Info

Publication number: JP2005510767A
Application number: JP2003548220A
Authority: JP
Inventors: ロバート・ジー・マーコート; 憲房磯部
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-11-30
Filing date: 2002-11-27
Publication date: 2005-04-21
Also published as: US6693389B2; CN1489759A; US20030102812A1; WO2003046874A1; EP1449191A1; KR20040064213A

Abstract

プラズマ・ディスプレイ・パネル（ＰＤＰ）においてサステイン電極を制御する方法を提供すること。
この方法は、第１のサステイン電極をイネーブルにしてアドレッシング放電を生成させるステップと、第１のサステイン電極がアドレッシング放電を生成しているときに第２のサステイン電極をディセーブルにするステップとを含む。第１のサステイン電極は、第２のサステイン電極に隣接している。

Description

【０００１】
【発明の属する技術分野】
本発明はプラズマ・ディスプレイ・パネル（ＰＤＰ）に関し、より詳細には、ＰＤＰにおける垂直クロストークを最小限に抑える電子波形技術に関する。
【０００２】
【従来の技術】
カラーＰＤＰは周知である。図１は、参照により本明細書に組み込むMarcotteの米国特許第６１１８２１４号（以下「Marcotteの第２１４号特許」とする）に開示のカラー交流（ＡＣ）ＰＤＰの従来技術の一実施形態を示す図である。フロント・パネル上で透明電極１１を利用している。フロント・プレート（図示せず）は、透明電極１１をサステイン・バス１２に接続する水平方向の複数対のサステイン電極１０を含む。複数対の走査電極１４が、対になったサステイン電極１０と並置され、これらの電極セットはともに、誘電体層（図示せず）および酸化マグネシウム（ＭｇＯ）層（図示せず）で覆われている。バック・プレート（図示せず）が、垂直バリア・リブ１６および複数の垂直列電極１８（ファントムで示す）を支持する。個々の列電極１８は、赤、緑または青（ＲＧＢ）の蛍光体で覆われ、状況に応じてフルカラー表示を実現できるようにしている。フロント・プレートおよびリア・プレートは一緒に密封され、それらの間の空間は放電性ガスで満たされる。
【０００３】
電極対は、（ａ）サステイン電極１０（およびその隣接する透明電極１１）と、それと並置された（ｂ）走査電極１４（およびその隣接する透明電極１１）として定義される。ピクセル２０は、（ｉ）フロント・パネル上のサステイン電極１０および走査電極１４からなる電極対と、（ii）バック・パネル上の赤、緑および青の３つの列電極１８との交差点を含む領域として定義される。サブピクセルは、赤、緑または青の列電極と、サステイン電極および走査電極からなる電極対との交差点に対応する。例えば、サブピクセル１９は、赤列電極１８と、サステイン電極１０および走査電極１４からなる電極対との交差点に対応する。
【０００４】
ＰＤＰの動作電圧および電力は、放電ギャップ１３と透明電極１１の幅とによって制御される。所与のガス混合物の降伏電圧が放電ギャップ１３の間隔によって制御されるので、ＰＤＰの動作電圧はこの間隔によって制御される。さらに、十分な電圧を印加して、その結果生じるガス放電プラズマが走査電極／サステイン電極対を完全に包むようにしなければならない。放電によって消費される電力は、電極対の表面キャパシタンスの影響を受ける。表面キャパシタンスは、電極面積に比例し、誘電体の厚さに反比例する。
【０００５】
サステイン電極１０の幅および走査電極１４の幅は、放電ギャップ１３が狭く、かつピクセル間ギャップ１５が広くなるように選択される。放電ギャップの両端間１３に十分な電圧を印加すると、ガスが分解して放電プラズマを発生する。所与の印加電圧で、正に帯電した電極がアノードであり、負に帯電した電極がカソードである。放電プラズマには、陽光柱（positive column）および負グローという、明確に区別される２つの領域がある。陽光柱は主に、アノード電極の表面上の正電荷を求める高速で移動する電子からなる。逆に、負グローは、負に帯電したカソード電極に向かってドリフトしてこれを横切る、低速で移動するイオンを含む。放電のサステイン時間は、誘電体表面上の電荷の量によって制限される。電荷が中和されると、放電は自動的に消滅する。あるサステイン期間の間、放電が完了するたびに電圧の極性を交番させて、このプロセスを繰り返す。プラズマ放電の高エネルギー陽光柱がピクセル間ギャップをブリッジして隣接するピクセルのオン／オフ状態を狂わせることを防止するために、ピクセル間ギャップ１５は十分に大きくとらなければならない。透明電極１１の幅およびその電極上にある誘電体ガラス（図示せず）の厚さによって、ピクセルの放電キャパシタンスが決まり、この放電キャパシタンスが放電パワーを制御し、したがって輝度を制御する。放電パワー／輝度が与えられている場合には、サステイン期間内で放電回数を選択して、合計するとパネル全体の輝度要件を満たすようなグレイ・スケールを提供する。
【０００６】
図２は、代表的な従来技術のＰＤＰシステム２００のブロック図である。アナログ・ビデオ信号が論理回路２３０に入力され、ここでこの信号はデジタル化され、処理され、一時的に記憶される。１フレーム分のデータが記憶されると、Shinodaの米国特許第５７２４０５４号に開示のように、論理回路２３０は通常は８から１２個の一連のサブフィールドを通じてデータを表示するプロセスを開始する。
【０００７】
図３は、フレーム時間を８個のサブフィールド（すなわちＳＦ１〜ＳＦ８）に分割する様子を示したグラフである。各アドレッシング期間の間に、線Ｙ１からＹ４８０が行ドライバ２１０によって順に走査され、ビデオ入力が列ドライバ２５８を介して印加され、ビデオ入力により必要とされた場合には各サブピクセルをオン状態にセットする。その後の各サステイン期間はサステイン・パルスで重み付けされ、各サブフィールドごとに重み付けされた光強度を達成する。
【０００８】
図４は、サブフィールドの代表的な分割を示す図である。各サブフィールドは、セットアップ期間、アドレッシング期間、およびサステイン期間を有する。セットアップ期間では、オン状態ピクセルがあればこれをオフにし、ＭｇＯ層を用意し、全てのピクセルをアドレッシングに備えてセットアップする。図２および図４を併せて参照すると、アドレッシング期間中、走査発生器２０５が行ドライバ２１０と協働して、各行を順次アドレッシングのために低状態に駆動する。所与の行がイネーブルになると、論理回路２３０は、受信した画像データに基づく照明を必要とする個々のＲＧＢサブピクセルに対応する画像データを、列ドライバ２２５にロードする。列ドライバ２２５は、選択された列電極に電圧Ｖｘを印加する。行選択と列電圧印加とが同時に行われると弱い放電が発生し、これが選択された走査電極とその隣のサステイン電極の間の放電となる。この放電が完了すると、アドレッシングされたサブピクセルはオン状態になっている。駆動されない列は、いずれもオフ状態のままである。このアドレッシング放電は可視光を生成するが、この光の輝度は、画像を適切に表現するには不十分である。したがって、最後の行がアドレッシングされた後で、アドレッシング期間に続いてサステイン期間に入る。サステイン期間中、走査発生器２０５およびサステイン発生器２２０は、交番するサステイン・パルスを供給し、瞬間的な交流プラズマ放電が各パルスの印加時に発生するようにする。各サステイン放電は、周囲の蛍光体を励起して可視光を発生させる紫外線光を発生させる。１フレーム内の各サブフィールドは、各サブフィールドごとに所望の輝度を達成するのに十分な数のサステイン・パルスおよび交番放電を含む。各サブピクセルは各サブフィールドで独立してアドレッシングすることができるので、大きなカラー・パレット（color palate）を得ることができる。
【０００９】
図５ａは、走査電極とサステイン電極の間の従来技術の複合波形を示す図である。走査電極とサステイン電極の間の容量的関係により、この複合波形は、単純に、走査発生器２０５の出力（図４の走査波形）からサステイン発生器２２０の出力（図４のサステイン波形）を引いたものである。印加されるデータ・パルスは図５ａには示していないことに留意されたい。
【００１０】
図５ｂ〜図５ｅは、各ピクセル・アドレッシング・シーケンスについての壁電圧波形を示す図である。壁電圧とは、誘電体層のガス側のＡＣ結合電圧である。壁電圧の正負の限界は、ガスの降伏電圧Ｖｂｒおよび−Ｖｂｒによって決まる。
【００１１】
いずれかの方向に降伏電圧を超えると、周知の負抵抗放電およびより最近になって発見された正抵抗放電という２種類の放電が起こる可能性がある。Weberの米国特許第５７４５０８６号によると、また図４を参照すると、セットアップ期間ｔ１２およびｔ１５の上昇ランプおよび下降ランプのように印加波形がゆっくりと上昇または下降する場合には、ガスは正抵抗特性で放電し、ツェナー・ダイオードと同様の挙動を示し、ガスの両端間の電圧を降伏電圧Ｖｂｒまでに制限する。サステイン期間ｔ２３、ｔ２４のように印加電圧が急激に降伏電圧を超える場合には、負抵抗放電またはアバランシェ放電が起こり、これにより壁電圧はゼロに低下する。壁電圧がゼロになると、放電は自動的に消滅する。
【００１２】
アドレッシング放電も負抵抗放電であり、Weberの米国特許第６１８４８４８号（以下「Weberの第８４８号特許」とする）に開示のように陽光柱放電の特性を示す。Weberの第８４８号特許では、陽光柱放電を、トリガ・セルおよび状態セルを有するものとして定義している。パネルの空間的配列は図１と同様であるが、透明電極１１の数はこれより少なく、したがって放電ギャップは大きい。高い壁電圧の存在下で、アドレッシング動作に続いてサステイン・パルスが印加されることにより、正に帯電したバック・プレート電極と負に帯電したフロント電極の間に弱い放電が形成される。この交差点をトリガ・セルと呼んでいる。この弱い放電が高い壁電圧と協働して、プラズマが負グローおよび陽光柱という明確に区別される２つの領域になる放電を生じる。負グローは、ゆっくりと移動する正に帯電したイオンからなり、陽光柱は、ゆっくりと移動するイオンおよび高速で移動する電子からなる。電子は正に帯電したアノードに向かって移動し、イオンは負に帯電したカソードに向かってゆっくりとドリフトする。弱い放電が強くなるにつれて、負グローはトリガ・セルの周囲で拡大し、陽光柱はバック・プレートの蛍光体層に沿って正に帯電した状態セルまで広がる。放電は、トリガ・セルと状態セルの間の電荷が中和されると完了する。
【００１３】
アドレッシング放電では、列電極と選択された走査電極の交差点がトリガ・セルを形成し、同じ列電極と交差する対応するサステイン電極が、状態セルを形成する。セットアップ期間の終了時ｔ１６には、各ピクセルがセットアップされ、壁電圧が放電レベル−Ｖｂｒになっている。ピクセルをアドレッシングすると、選択された走査電極と駆動されたバック・プレート列電極のそれぞれとの交差点で弱い放電が形成される。この放電が発達して陽光柱を発生させ、この陽光柱が正に帯電したバック・プレート電極に沿って正に帯電したサステイン電極まで広がる。その後、この放電によってサステイン電極上の電荷が消費され、壁電圧がゼロまで低下する。
【００１４】
図５ｂは、それまでオフであり、アドレッシングのためにセットアップされたがアドレッシングされず、後の方のサステイン期間でもオフのままであるピクセルの壁電圧を示す図である。詳細には、セットアップ期間の上昇ランプｔ１２が上昇し、壁電圧を降伏電圧を超えて上昇させ、壁電圧をＶｂｒに保つ。図４に示すように電圧Ｖｅをｔ１３で印加することにより、アドレス放電が、第１のサステイン放電を適切に発生させるのに十分な強さとなることが保証される。電圧Ｖｅを効果的に上昇させると、第１のサステイン放電はより強くなる。下降ランプｔ１３およびｔ１４に移行すると壁電圧は逆転し、下降ランプｔ１５は壁電圧を−Ｖｂｒに保つ。セットアップ期間の終了時に、壁電圧は−Ｖｂｒである。図４の時間ｔ１７における行選択パルスは、Ｖｒｆと０Ｖの間の差によって降伏電圧をわずかに超えている。時間ｔ１５の間の下降ランプは０Ｖより高いＶｒｆで止まるので、時間ｔ１７で行選択パルスが降伏電圧−Ｖｂｒを超えるように印加されているときには、小さな負電圧が有効に印加される。Ｖｒｆによって生じるこの有効な負電圧は小さく、またｔ１７における行選択パルスの幅も狭いので、ビデオ入力で示されるデータ・パルスが図４に示すように時間ｔ１７において行選択パルスと同時にデータ電極に存在しない限り、放電活動は起こらない。図５ｂでは、データ・パルスが印加されないので、時間ｔ１７において放電活動は起きない。アドレス放電が起きないので、ｔ２１において第１のサステイン・パルスによって生成される壁電圧は正の降伏電圧Ｖｂｒ以下となり、サステイン放電は起こらない。
【００１５】
図５ｃは、オフ・ピクセルをオンにするプロセスを示す図である。セットアップ期間は図５ｂに示すように起こり、ｔ１７でデータ・パルス（図示せず）が各列に印加されてアドレス放電をトリガし、これにより壁電圧がゼロに戻る。後に時間ｔ２１において、残りの行が全てアドレッシングされた後で、アドレッシングされた任意のピクセルで第１のサステイン放電が起こる。第１のサステイン・パルスでは、後続のサステイン・パルスとは異なり、走査電極が高状態に駆動され、その後サステイン電極が低状態に降下する。第１の放電を発生させるこの方法は、早期放電を防止する。早期放電は、アドレッシング中に図４に示すようにセットアップ期間中に電圧Ｖｅが印加されることにより、走査電極電圧がサステイン電圧Ｖｓ（１８０Ｖ）まで上昇する前にサステイン電極電圧Ｖｅ（２２０Ｖ）が降下した場合に形成される可能性がある。事前にアドレッシングされているので、降伏電圧Ｖｂｒを超え、負の抵抗放電が発生し、壁電圧は再度ゼロに戻る。後続のサステイン・パルスはそれぞれ、オン・ピクセルの光を発生させる別の放電を開始する。
【００１６】
第１のサステイン放電に続いて、走査電極の下降縁部で壁電圧は負の降伏電圧−Ｖｂｒに向かって降下する。その他のサステイン電極のその後の上昇により、ガスの両端間にさらに電圧が加わり、降伏電圧−Ｖｂｒを超え、次の放電が発生する。このプロセスは、サステイン期間が持続する間、放電を交番させながら継続する。
【００１７】
図５ｄは、オン・ピクセルの再アドレッシングを示す図である。時間ｔ１１でセットアップ・パルスを印加することにより、その前のサブフィールドのサステイン期間の最後の負抵抗放電が発生する。この放電によって壁電圧はゼロに戻っているので、上昇する壁電圧がＶｂｒを超えず、したがってｔ１２における上昇ランプでは放電は発生しない。下降ランプは、図５ｂおよび図５Ｃの場合と同様に壁電圧を−Ｖｂｒに制限する。時間ｔ１７において、選択された行にデータ・パルスが印加され、放電が起こり、ピクセルがオン状態に戻る。
【００１８】
図５ｅは、図５ｄと同様に下降ランプｔ１５によって消去されるが、再アドレッシングされず、その後のサステイン期間ではオフ状態であるオン・ピクセルを示す図である。
【００１９】
Marcotteの第２１４号特許に開示のように、図１のフロント・プレート電極対構成には、電極間キャパシタンスが低下し、これにより電極間キャパシタンスを各サステイン・パルスで充電および放電することによって生じるワット損が低減するという利点がある。しかし、垂直クロストークの可能性は増大している。垂直クロストークは、１つの放電位置における放電が垂直方向に隣接した放電位置に拡大するときに起こる。Marcotteの第２１４号特許では、大きなピクセル間ギャップを利用して、垂直方向のピクセル間分離を大きくするようにしている。バック・プレート・バリア・リブは水平方向のピクセル分離はもたらすが、垂直方向の分離はもたらさないことに留意されたい。選択された走査電極とデータ電極の間でプラズマ放電が形成され、陽光柱がサステイン電極まで拡大するアドレッシング放電中には、クロストークが起こる可能性が最も高い。
【００２０】
図６は、クロストーク放電を示すアドレス放電の仕組みを時系列的に示す図である。この図は、フロント・プレート電極を上に、これと直交するように配向された蛍光体層で覆われたアドレス電極を下に示す、図１のＰＤＰの断面図である。Ｐ１は図１の赤のサブピクセル１９を指し、Ｐ２は垂直方向に隣接する赤のサブピクセルであり、ピクセル間ギャップ１５がＰ１とＰ２を分離している。各行の時間ｔ０は、時間ｔ１７で行選択パルスが印加され、アドレス電極にデータ・パルスが印加されたときに生じる。サブピクセルは、Ｖｅがサステイン電極に印加されている間に走査電極に印加された下降ランプによってセットアップされている。これにより、ｔ０より前に、走査電極上に負電荷が生じ、サステイン電極およびバック・プレート電極上に正電荷が生じている。Ｖｒｆにより、行選択パルスは降伏電圧をわずかに超え、アドレス放電を促進する助けとなる。図４の時間ｔ１６で行ドライバ２１０によって印加された電圧Ｖｓｃａｎは、選択されない行の負電荷を減少させて走査電極の壁電圧を低下させるという形で、行選択解除電圧として働く。これにより、１つの行のアドレッシングがディスプレイ中のその他の行に影響を及ぼすことが防止される。時間ｔ１７で行が選択されたときに最大の壁電圧に戻り、図５ｂに示すように降伏電圧−Ｖｂｒを超える。Ｖｓｃａｎ電圧は選択解除電圧であり、列電圧が印加されている状態で十分な行間分離を確保するのに十分な高さでなければならない。
【００２１】
データ・パルスが与えられると、図６の時間ｔ０で、バック・プレート・アドレス電極とアクティブな走査電極との間で弱い放電が形成され、時間ｔ１で、負抵抗プラズマ放電が形成される。時間ｔ２で、サステイン電極上で正電荷が利用できる状態になることによって陽光柱が急速にサステイン電極を包み込み、時間ｔ３で陽光柱はピクセル間ギャップを横切って隣接するサステイン電極まで容易に拡大することができ、これにより隣接するピクセルＰ２の正電荷を消耗させる。Ｐ２の走査電極が選択され、列電極が駆動されたときに、後面から前面に弱い放電を形成することができるが、サステイン電極に正電荷がなければプラズマは形成されず、走査電極はその負電荷維持し、ピクセルＰ２はオフ状態のままとなる。
【００２２】
「Symmetrically driven PDP，with minimized current loops to reduced EMI」と題するVossen他による論文（以下「Vossen他による論文」とする）には、ＰＤＰのクロストークを軽減するためにインタレース式アドレッシングを使用することが開示されている。インタレース式アドレッシングを用いると、奇数の行がまずアドレッシングされ、その後に偶数の行がアドレッシングされる。したがって、奇数の行のアドレッシングによって生じる任意のガスは、偶数の行のアドレッシングの前に完全に消える。Vossen他による論文では、Marcotteの第２１４号特許に記載の電極対構成を垂直クロストークを低減させる手段として使用した対称サステインＰＤＰについて述べている。しかし、Vossen他による論文には、本明細書に記載の形態の垂直クロストークについての記載または補正はない。具体的には、Vossen他による論文には、アドレッシング中にピクセル間ギャップの両端間で共通の電位を持たない、対になっていない電極として構成された電極（すなわち走査、サステイン、走査、サステイン）のアドレッシングについて述べている。対になっていない場合には、クロストーク放電は実際には誤った方向に進み、誤ったサステイン電極に向かって放電が起こることになる。インタレース式アドレッシングを使用すると、このアーチファクトの可能性は低減される。
【００２３】
【発明が解決しようとする課題】
本発明は、電極対構成の利点を保ちながら、プラズマ・パネル・ディスプレイのピクセル間のクロストーク放電の可能性を最低限に抑えるものである。また、ピクセル間ギャップを縮小して、ピクセル・サイズを拡大して輝度を上げることもでき、ピクセル密度を上昇させて、より高い解像度のディスプレイを実現することもできる。
【００２４】
本発明は、アドレッシング中の非活動サステイン電極の電圧を低減させることにより、電極対構成におけるアドレス放電クロストークの可能性を低減させるものである。非活動サステイン電極の電圧を低減させることにより、アドレス放電中に形成される陽光柱がピクセル間ギャップを横切って拡大することがなくなる。サステイン電極は、奇数行および偶数行に分離される。セットアップ・サイクルおよびサステイン・サイクルの動作は不変である。アドレッシング中に、偶数のサステイン電極の電圧を低下させながら、奇数行がアドレッシングされる。奇数行のアドレッシングが完了すると、偶数のサステイン電極の電圧は高状態に戻り、奇数のサステイン電極の電圧が低下し、偶数行がアドレッシングされる。
【００２５】
【課題を解決するための手段】
本発明のいくつかの実施形態では、非活動サステイン電極の電圧は、アドレッシングの前半の間だけ低下する。この場合には、アドレッシングの後半の間はクロストークが引き続き起こることになる。しかし、このクロストークにより非活動セルがサステイン期間中常にオフ状態になるので、これは許容可能である。
【００２６】
本発明は、アドレッシング中に走査電極が低状態、サステイン電極が高状態となり、それにより走査電極で放電が形成され、これがその後サステイン電極まで拡大して、それらの間の電圧を中和することを条件として、セットアップまたはサステイン波形の変化に左右されない任意の電極対構成に適用することができる。
【００２７】
本発明は、ＰＤＰのサステイン電極を制御する方法を提供する。この方法は、第１のサステイン電極をイネーブルにしてアドレッシング放電を生成させるステップと、第１のサステイン電極がアドレッシング放電を生成しているときに第２のサステイン電極をディセーブルにするステップとを含む。第１のサステイン電極は第２のサステイン電極に隣接している。
【００２８】
本発明の一実施形態は、ＰＤＰのサステイン電極を制御する回路である。この回路は、第１のサステイン電極をイネーブルにしてアドレッシング放電を生成させる出力と、第１のサステイン電極がアドレッシング放電を生成しているときに第２のサステイン電極をディセーブルにする出力とを含む。第１のサステイン電極は第２のサステイン電極に隣接している。
【００２９】
本発明の別の実施形態は、第１のサステイン電極および第１のサステイン電極に隣接する第２のサステイン電極を有するＰＤＰと、（ａ）第１のサステイン電極をイネーブルにしてアドレッシング放電を生成させ、（ｂ）第１のサステイン電極がアドレッシング放電を生成しているときに第２のサステイン電極をディセーブルにする回路とを含む。
【００３０】
【発明の実施の形態】
図７は、本発明によるカラーＰＤＰの一部分を示す概略図である。このＰＤＰは、複数のピクセル行に分けられており、そのうちの３行、すなわち行「ｎ」中のピクセル７２０_n、行「ｎ＋１」中のピクセル７２０_n+1、および行「ｎ＋２」中のピクセル７２０_n+2が図示してある。これらの行は、例えば行「ｎ」を偶数行とし、行「ｎ＋１」を奇数行とするなど、交互に「奇数」および「偶数」と見なされる。
【００３１】
ＰＤＰの図７に示す部分は、偶数サステイン電極７１０_Eのバンクに接続された偶数サステイン・バス７１２_Eと、奇数走査電極７１０_Oのバンクに接続された奇数サステイン・バス７１２_Oと、走査電極７１４_n、７１４_n+1および７１４_n+2と、列電極７１８_R、７１８_Gおよび７１８_B（それぞれ赤、緑および青用）とを含む。各偶数サステイン電極７１０_Eは、奇数サステイン電極７１０_Oに隣接している。例えば、行「ｎ」の偶数サステイン電極７１０_Eは、行「ｎ＋１」の奇数サステイン電極７１０_Oと隣接している。サステイン電極７１０_Eおよび７１０_Oならびに走査電極７１４_n、７１４_n+1および７１４_n+2にはそれぞれ、透明電極７１１が関連づけられている。
【００３２】
サステイン電極、走査電極および列電極の交差点が、サブピクセルを画定する。例えば、サブピクセル７１９_Rは、サステイン電極７１０_E、走査電極７１４_nおよび列電極７１８_Rの交差点にとして規定される。バリア・リブ７１６は、サブピクセルを互いに分離する。各ピクセルは、サステイン電極、走査電極および３つの列電極の交差領域として定義される。例えば、ピクセル７２０_nは、サステイン電極７１０_E、走査電極７１４_n、および列電極７１８_R、７１８_G、７１８_Bの交差領域に画定される。ピクセル間ギャップ７１５は、隣接するピクセル間の領域として規定される。
【００３３】
各ピクセルは、サステイン放電が形成される放電ギャップを含む。例えば、ピクセル７２０_nでは、放電ギャップ７１３は、（ａ）走査電極７１４_nと関連づけられた透明電極７１１と、（ｂ）偶数サステイン電極７１０_Eと関連づけられた透明電極との間に位置する。
【００３４】
偶奇セレクタ８２０は、奇数サステイン・ドライバ線８１７_Oを介して奇数サステイン・バス７１２_Oを駆動し、偶数サステイン・ドライバ線８１７_Eを介して偶数サステイン・バス７１２_Eを駆動する。列ドライバ８３０は、列ドライバ線８４０_R、８４０_Gおよび８４０_Bを介してそれぞれ列電極７１８_R、７１８_Gおよび７１８_Bを駆動する。行ドライバ８１０は、行ドライバ線８１２_n、８１２_n+1および８１２_n+2を介して走査電極７１４_n、７１４_n+1および７１４_n+2を駆動する。偶奇セレクタ８２０の動作、列ドライバ８３０、および行ドライバ８１０については、図８に関連してさらに述べる。
【００３５】
上述のように、図７は、ＰＤＰの一部のみを示す図である。実際には、ＰＤＰは複数の行および列を含む。したがって、複数の列ドライバ８３０が図７に示すよりも多くの列を駆動し、複数の行ドライバ８１０が図７に示すよりも多くの行を駆動することになる。
【００３６】
図８は、本発明に従って構成されたＰＤＰシステム８００を示すブロック図である。システム８００は、主要な構成要素として、走査発生器８０５、行ドライバ８１０、ＰＤＰ８１５、偶奇セレクタ８２０、サステイン発生器８２５、列ドライバ８３０および論理回路８３５を含む。
【００３７】
サステイン発生器８２５は、サステイン発生器２２０（図２）と同様に動作するが、アドレッシング中に電圧Ｖｅを偶奇セレクタ８２０に供給する。
【００３８】
偶奇セレクタ８２０は、本発明によるＰＤＰのサステイン電極を制御する方法を利用した回路である。この方法は、（ａ）第１のサステイン電極がアドレッシング放電を生成することを可能にするステップと、（ｂ）第１のサステイン電極がアドレッシング放電を生成しているときに第２のサステイン電極をディセーブルにするステップとを含み、第１のサステイン電極は第２のサステイン電極に隣接している。
【００３９】
偶奇セレクタ８２０は、偶数サステイン電極７１０_Eおよび奇数サステイン電極７１０_Oを制御する。偶奇セレクタ８２０は、サステイン・ドライバ線８１７_Eへの出力を介して偶数サステイン電極７１０_Eに分離電圧（Ｖｉｓｏ）を供給し、サステイン・ドライバ線８１７_Oへの出力を介して奇数サステイン電極７１０_OにＶｉｓｏを供給する。Ｖｉｓｏの目的については、以下でさらに説明する。
【００４０】
図９は、時間ｔ１７における偶数行のアドレッシング中の偶数および奇数のサステイン電極の波形を示すグラフである（奇数行はｔ１７で分離している）。これらの波形が、走査電極７１４_n、偶数サステイン電極７１０_Eおよび奇数サステイン電極７１０_Oのものであると仮定する。ＸＤａｔａ波形は、列ドライバ線８４０_R、８４０_Gおよび８４０_Bの１つに対する列ドライバ８３０の出力を表す。図７のＰＤＰを図９の波形で動作させると、通常の動作電圧は、セットアップ電圧Ｖｗが４００Ｖ、サステイン電圧Ｖｓが１８０Ｖ、Ｖｓｃａｎ電圧が１２０Ｖ、ランプ・バイアス電圧Ｖｒｆが１０Ｖ、セットアップ／消去電圧Ｖｅが２２０Ｖ、分離電圧Ｖｉｓｏが０から１２０Ｖ（Ｖｉｓｏは通常は電圧Ｖｅより最低６０Ｖ低い）、データ電圧Ｖｘが６５Ｖとなる。
【００４１】
偶数サステイン電極７１０_Eの電圧は、走査電極７１４_nの電圧を基準にしている。奇数サステイン電極７１０_Oの電圧は、走査電極７１４_n+1の電圧を基準にしている。これらの基準電圧は、セットアップ期間中に確立される。セットアップ期間中、偶奇セレクタ８２０は、偶数サステイン電極７１０_Eおよび奇数サステイン電極７１０_Oの両方にＶｅを供給し、それによりこれらをイネーブルにする。
【００４２】
ｔ２５で、アドレッシング期間が開始し、偶奇セレクタ８２０は偶数サステイン電極７１０_Eに供給される電圧をＶｉｓｏまで低下させ、それにより偶数サステイン電極７１０_Eと走査電極７１４_nの間の電圧差、およびその絶対値を低下させる。これにより、アドレッシング期間の前半は偶数バンクがディセーブルとなる。アドレッシング期間の前半には、奇数サステイン電極７１０_Oがイネーブルになることに留意されたい。時間ｔ２６に、偶奇セレクタ８２０は、偶数サステイン電極７１０_Eの電圧をＶｅに設定し直し、奇数サステイン電極７１０_Oの電圧をＶｉｓｏまで低下させ、それにより奇数サステイン電極７１０_Oと走査電極７１４_n+1の間の電圧差の絶対値を低下させる。したがって、時間ｔ２６で、偶数バンクと奇数バンクがアドレッシング期間の後半に備えて役割を交換し、奇数バンクがディセーブルになり、偶数バンクがイネーブルになる。時間ｔ１７で、アドレッシング期間の後半の間に、偶数サステイン電極７１０_Eが走査電極７１４_nに対してアドレッシング放電を生成する。偶数サステイン電極７１０_Eと奇数サステイン電極７１０_Oの間のクロストークは、時間ｔ１７で奇数サステイン電極７１０_Oの電位が低い（すなわちＶｉｓｏ）ことによって最小限に抑えられる。これは、偶数サステイン電極７１０_Eのイネーブル電圧Ｖｅが走査電極７１４の電圧を基準としており、かつ奇数サステイン電極７１０_Oのディセーブル電圧Ｖｉｓｏが、走査電極７１４_nの電圧を基準とするときにはイネーブル電圧Ｖｅより絶対値が小さいからである。同様に、行選択とそれぞれの列データとは論理ブロック８３５によって同期され、最初に奇数行を順序づけ、その後偶数行を順序づける。
【００４３】
図９では、アドレッシング期間中の走査電極７１４_nの負パルスは、特定のピクセルがアドレッシングされる時間を示している。このようなパルスは時間ｔ１７に発生する。時間ｔ１７では、偶数サステイン電極７１０_EがＶｅであり（したがってイネーブルであり）、奇数サステイン電極７１０_OがＶｉｓｏである（したがってディセーブルである）ことに留意されたい。したがって、図９の波形は、ＰＤＰ８１５の偶数行、特に行「ｎ」をアドレッシングする場合のものである。
【００４４】
第１のサステイン・サイクルでは、時間ｔ２０で、走査電極７１４_nの電圧は上昇縁部を有し、時間ｔ２１で、偶数サステイン電極７１０_Eの電圧は下降縁部を有する。時間ｔ１７に偶数サステイン電極７１０_Eで生成されたアドレッシング放電により、偶数サステイン電極７１０_Eは、期間ｔ２２の間に第１のサステイン放電を生成することができる。
【００４５】
図１０ａは、本発明による電極の偶数バンク上のオフ状態のサブピクセルについて、図９の走査波形および偶数サステイン波形の複合波形を示すグラフであり、図１０ｂはその壁電圧波形を示すグラフである。このグラフはオフ状態のサブピクセルのものであるから、降伏電圧を超えるのは、壁電圧が約±２００ＶのＶｂｒおよび−Ｖｂｒに制限される２つのセットアップ・ランプ中のみである。
【００４６】
複合波形は、走査電極電圧からサステイン電極電圧を引くことによって形成される。例えば、偶数サステイン電極７１０Ｅおよび走査電極７１４ｎの場合を想定する。アドレッシング期間の前半の間に、時間ｔ２５において偶数サステイン電極７１０_Eの電圧をＶｅからＶｉｓｏに低下させると、複合電圧が上昇し、それによりガスの両端間の電圧が低下する。アドレッシング期間の後半の間に偶数サステイン電極７１０_Eの電圧がＶｉｓｏからＶｅに上昇すると、壁電圧は降伏電圧−Ｖｂｒ付近に戻り、時間ｔ１７に印加される行選択パルスはわずかに降伏電圧−Ｖｂｒを超える。
【００４７】
図１１および図１２は、ピクセルのアドレッシング放電の仕組みを示す断面図である。特に、図１１は奇数ピクセルＰ１のアドレッシング放電の仕組みを示し、図１２は、隣接する偶数ピクセルＰ２を示す。図１１において、Ｐ１のサステイン電極はイネーブルな奇数サステイン・バンクに接続されており、したがってディセーブルになっている偶数サステイン電極より多くの正電荷を有する。Ｐ１のアドレス放電は、印加されるデータ・パルスによって開始されるが、偶数サステイン電極上の正電荷が減少しているので、陽光柱はＰ２ピクセル空間まで拡大しにくい。偶数電極に印加される電圧Ｖｉｓｏが低いほど、大きな分離が達成される。
【００４８】
Ｐ１上のアドレス放電は、ピクセル位置の両端間の電圧を中和し、したがって、アドレッシングの後半に奇数バンクをディセーブルにすると、電圧の降下によって奇数サステイン電極上の負電荷が減少することになる。この電圧変化は、ガスの降伏電圧に比べて小さいので、この影響は重要ではない。偶数サステイン電極をイネーブルにすると、これらの偶数サステイン電極は最大に正帯電した状態に戻るので、Ｐ２が選択されて放電が形成されると、Ｐ２のサステイン電極上で、走査電極の負電荷を中和するためのプラズマを形成するのに十分な正電荷が得られるようになる。
【００４９】
図１３は、本発明の変形形態におけるＰＤＰの走査電極波形およびサステイン電極波形を示すグラフである。この変形形態においては、サステイン電極上の電圧をＶｉｓｏまで低下させてセル間分離を実現する。時間ｔ１７における負の行選択パルスによって走査側で各行が順次選択されるにつれて、対応するサステイン電極はサステイン側のアドレッシング電圧Ｖｅに戻り、これによりサステイン側で正の行選択が行われる。このような実施形態は、図７の偶奇セレクタ８２０の代わりにサステイン側で行ドライバを使用することによって実現することができる。
【００５０】
図１４は、本発明の別の変形形態におけるＰＤＰの偶数サステイン電極波形および奇数サステイン電極波形を示すグラフである。この変形形態では、サステイン電極を奇数サステイン・バスと偶数サステイン・バスとに分ける。行ドライバ８１０は、アドレッシング期間中に、連続的な立下り行選択パルスを供給し、行選択パルスが各走査電極に印加されるにつれて、サステイン電極電圧はＶｉｓｏとＶｅの間で交番する。図１４では、時間ｔ１７において、偶数サステイン電極が分離電圧Ｖｉｓｏまで駆動され、奇数サステイン電極がサステイン側アドレッシング電圧Ｖｅまで駆動され、奇数行の選択が行われる。
【００５１】
図１５は、ＰＤＰの偶数サステイン電極波形および奇数サステイン電極波形を示すグラフであり、通常は電圧Ｖｅより１０Ｖ高い増大した順電圧Ｖｆが奇数または偶数のサステイン電極バスに印加される。このようにすることで、ピクセルの両端間の電圧が高くなり、アドレス放電の電荷移動が増大することによりパネルのアドレス・マージンが改善される。順電圧Ｖｆの利用は、図１３および図１４の波形にも適用することができる。
【００５２】
以上の記述は、単に本発明の例示するものであることを理解されたい。当業者なら、本発明の範囲を逸脱することなく、様々な改変形態および修正形態を考案することができる。例えば、本発明は、アドレス放電がピクセルを横切って延び、ピクセル間ギャップを超えて広がり、隣接するサステイン電極上の正電荷を求めるようなその他の交流ＰＤＰおよび波形構成に適用することもできる。本発明は、添付の特許請求の範囲内となるこのような全ての改変、修正および変更を含むものとする。
【図面の簡単な説明】
【図１】
従来のカラーＰＤＰの概略図である。
【図２】
従来のＰＤＰシステムのブロック図である。
【図３】
フレーム時間を８個のサブフィールドに分割する様子を示すグラフである。
【図４】
従来のサブフィールド波形を示すグラフである。
【図５】
ａは走査電極とサステイン電極の間の従来の複合波形を示すグラフであり、ｂ〜ｅはピクセル・アドレッシング・シーケンスの従来の壁電圧波形を示すグラフである。
【図６】
図１のＰＤＰのクロストーク放電を示す、アドレス放電の仕組みを示す概略図である。
【図７】
本発明によるカラーＰＤＰの概略図である。
【図８】
本発明によるＰＤＰシステムのブロック図である。
【図９】
本発明によるＰＤＰの偶数および奇数のサステイン電極の波形を示すグラフである。
【図１０】
ａは本発明による電極の偶数バンクの複合波形を示すグラフであり、ｂは壁電圧波形を示すグラフである。
【図１１】
本発明による奇数ピクセルの放電の仕組みを示す概略的な断面図である。
【図１２】
本発明による偶数ピクセルの放電の仕組みを示す概略的な断面図である。
【図１３】
サステイン電極が対応する走査電極と関連づけてイネーブルにされる、連続アドレッシングを利用した本発明の一実施形態を示すグラフである。
【図１４】
サステイン電極が奇数サステイン・バスおよび偶数サステイン・バスに分離された、ＰＤＰの偶数および奇数のサステイン電極の波形を示すグラフである。
【図１５】
増大させた電圧Ｖｒｆが奇数または偶数のサステイン電極バスに印加される、ＰＤＰの偶数および奇数のサステイン電極の波形を示すグラフである。

Claims

プラズマ・ディスプレイ・パネル（ＰＤＰ）においてサステイン電極を制御する方法であって、
第１のサステイン電極をイネーブルにしてアドレッシング放電を生成させるステップと、
前記第１のサステイン電極が前記アドレッシング放電を生成しているときに第２のサステイン電極をディセーブルにするステップとを含み、
前記第１のサステイン電極が前記第２のサステイン電極に隣接している、上記の方法。
前記第１のサステイン電極が、前記ＰＤＰの第１の行中にあり、前記第２のサステイン電極が、前記ＰＤＰの第２の行中にある、請求項１に記載の方法。
前記イネーブルにより、前記第１の電極がサステイン期間中にサステイン放電を生成することができ、
前記ディセーブルにより、前記第２のサステイン電極が前記サステイン期間中にサステイン放電を生成することが防止される、請求項１に記載の方法。
前記イネーブルにより、前記第１のサステイン電極にイネーブル電圧が供給され、
前記ディセーブルにより、前記第２のサステイン電極にディセーブル電圧が供給される、請求項１に記載の方法。
前記イネーブル電圧が、走査電極電圧を基準とし、
前記ディセーブル電圧が、前記走査電極電圧を基準とするときには、前記イネーブル電圧より絶対値が小さい、請求項４に記載の方法。
前記第１のサステイン電極が、アドレッシング期間の第１の部分の間にアドレッシングされ、
前記第２のサステイン電極が、前記アドレッシング期間の第２の部分の間にアドレッシングされる、請求項１に記載の方法。
前記アドレッシング期間の前記第１の部分が、前記アドレッシング期間の前半であり、
前記アドレッシング期間の前記第２の部分が、前記アドレッシング期間の後半である、請求項６に記載の方法。
プラズマ・ディスプレイ・パネル（ＰＤＰ）においてサステイン電極を制御する回路であって、
第１のサステイン電極をイネーブルにしてアドレッシング放電を生成させる出力、および
前記第１のサステイン電極が前記アドレッシング放電を生成しているときに第２のサステイン電極をディセーブルにする出力を含み、
前記第１のサステイン電極が前記第２のサステイン電極に隣接している、上記の回路。
前記第１のサステイン電極が、前記ＰＤＰの第１の行中にあり、前記第２のサステイン電極が、前記ＰＤＰの第２の行中にある、請求項８に記載の回路。
前記イネーブルにする出力により、前記第１の電極がサステイン期間中にサステイン放電を生成することができ、
前記ディセーブルにする出力により、前記第２のサステイン電極が前記サステイン期間中にサステイン放電を生成することが防止される、請求項８に記載の回路。
前記イネーブルにする出力が、前記第１のサステイン電極にイネーブル電圧を供給し、
前記ディセーブルにする出力が、前記第２のサステイン電極にディセーブル電圧を供給する、請求項８に記載の回路。
前記イネーブル電圧が、走査電極電圧を基準とし、
前記ディセーブル電圧が、前記走査電極電圧を基準とするときには、前記イネーブル電圧より絶対値が小さい、請求項１１に記載の回路。
前記第１のサステイン電極が、アドレッシング期間の第１の部分の間にアドレッシングされ、
前記第２のサステイン電極が、前記アドレッシング期間の第２の部分の間にアドレッシングされる、請求項８に記載の回路。
前記アドレッシング期間の前記第１の部分が、前記アドレッシング期間の前半であり、
前記アドレッシング期間の前記第２の部分が、前記アドレッシング期間の後半である、請求項１３に記載の回路。
第１のサステイン電極および前記第１のサステイン電極と隣接する第２のサステイン電極を有するプラズマ・ディスプレイ・パネル（ＰＤＰ）、および
（ａ）前記第１のサステイン電極をイネーブルにしてアドレッシング放電を生成させ、（ｂ）前記第１のサステイン電極が前記アドレッシング放電を生成しているときに前記第２のサステイン電極をディセーブルにする回路
とを含むシステム。
前記第１のサステイン電極が、前記ＰＤＰの第１の行中にあり、前記第２のサステイン電極が、前記ＰＤＰの第２の行中にある、請求項１５に記載のＰＤＰシステム。
前記イネーブルにより、前記第１の電極がサステイン期間中にサステイン放電を生成することができ、
前記ディセーブルにより、前記第２のサステイン電極が前記サステイン期間中にサステイン放電を生成することが防止される、請求項１５に記載のＰＤＰシステム。
前記イネーブルにより、前記第１のサステイン電極にイネーブル電圧が供給され、
前記ディセーブルにより、前記第２のサステイン電極にディセーブル電圧が供給される、請求項１５に記載のＰＤＰシステム。
前記イネーブル電圧が、走査電極電圧を基準とし、
前記ディセーブル電圧が、前記走査電極電圧を基準とするときには、前記イネーブル電圧より絶対値が小さい、請求項１８に記載のＰＤＰシステム。
前記第１のサステイン電極が、アドレッシング期間の第１の部分の間にアドレッシングされ、
前記第２のサステイン電極が、前記アドレッシング期間の第２の部分の間にアドレッシングされる、請求項１５に記載のＰＤＰシステム。
前記アドレッシング期間の前記第１の部分が、前記アドレッシング期間の前半であり、
前記アドレッシング期間の前記第２の部分が、前記アドレッシング期間の後半である、請求項２０に記載のＰＤＰシステム。