JP2005338540A - Inspection substrate for active matrix type liquid crystal display - Google Patents

Inspection substrate for active matrix type liquid crystal display Download PDF

Info

Publication number
JP2005338540A
JP2005338540A JP2004158796A JP2004158796A JP2005338540A JP 2005338540 A JP2005338540 A JP 2005338540A JP 2004158796 A JP2004158796 A JP 2004158796A JP 2004158796 A JP2004158796 A JP 2004158796A JP 2005338540 A JP2005338540 A JP 2005338540A
Authority
JP
Japan
Prior art keywords
storage capacitor
line
signal line
electrode
active matrix
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004158796A
Other languages
Japanese (ja)
Other versions
JP4660122B2 (en
Inventor
Tetsuya Iizuka
哲也 飯塚
Mitsuhiro Yamamoto
光浩 山本
Hiroshi Tabata
弘志 田畠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Central Inc
Original Assignee
Toshiba Matsushita Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Matsushita Display Technology Co Ltd filed Critical Toshiba Matsushita Display Technology Co Ltd
Priority to JP2004158796A priority Critical patent/JP4660122B2/en
Priority to US11/121,982 priority patent/US7391053B2/en
Priority to TW094114984A priority patent/TWI321667B/en
Priority to SG200503313A priority patent/SG117603A1/en
Priority to KR1020050044947A priority patent/KR100674070B1/en
Priority to CNB2005100758706A priority patent/CN100461406C/en
Publication of JP2005338540A publication Critical patent/JP2005338540A/en
Application granted granted Critical
Publication of JP4660122B2 publication Critical patent/JP4660122B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)
  • Testing Electric Properties And Detecting Electric Faults (AREA)
  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide an inspection substrate for an active matrix type liquid crystal display that facilitates defect detection of various modes by inspection using an array tester. <P>SOLUTION: The inspection substrate for the active matrix type liquid crystal display has a plurality of scanning lines 11 and a plurality of signal lines 13 which are arranged on a main surface while crossing each other, a plurality of storage capacity lines 15 which are arranged in parallel to the scanning lines 11, a storage capacity element 21 which includes some of the storage capacity lines 15 as one electrode, a storage capacity upper electrode 17 which is formed in the same layer with the signal lines 13 and electrically connected to the storage capacity element 21, a switching element 23 which is arranged at each intersection of a signal line 13 and a scanning line 11 and electrically connected to the storage capacity element 21, and a dummy wire 25a and a dummy wire 25b which are formed by using at least one of two kinds of metal constituting the switching element 23 and electrically connected to one of the signal line 13, storage capacity line 15, and storage capacity upper electrode 17. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、アクティブマトリックス型液晶表示装置用検査基板に関し、更に詳しくは、アクティブマトリックス型液晶表示装置に使用されるアレイ基板とほぼ同じように走査線、信号線、蓄積容量線、蓄積容量素子、スイッチング素子等を実際の製造プロセスと同じ製造プロセスを用いて形成するとともに検査用の特殊な配線や工夫を施すなどにより実際のアレイ基板を模擬したものを製造ライン毎などに作成し、この模擬したものを用いて検査することにより製造ラインなどにおける各配線の欠陥や不良個所などを予想するために使用されるアクティブマトリックス型液晶表示装置用検査基板に関する。   The present invention relates to an inspection substrate for an active matrix type liquid crystal display device, and more specifically, a scanning line, a signal line, a storage capacitor line, a storage capacitor element, substantially the same as an array substrate used in an active matrix type liquid crystal display device, The switching elements etc. are formed using the same manufacturing process as the actual manufacturing process, and an actual array substrate is simulated for each manufacturing line by applying special wiring and devices for inspection. The present invention relates to an inspection substrate for an active matrix type liquid crystal display device used for predicting defects or defective portions of wirings in a production line or the like by inspecting using a product.

近年、高密度かつ大容量でありながら高機能、高精細な表示を行うことができる液晶表示装置の実用化が進められている。このような液晶表示装置の中でも、隣接画素間のクロストークが小さく、高コントラストの表示が得られ、透過型表示が可能で大面積化も容易などの理由により、互いに交差する複数の走査線と複数の信号線とにより区画された複数の領域にTFTをスイッチング素子とした画素電極をマトリックス状に配設したアレイ基板を備えるアクティブマトリックス型液晶表示装置が多く使用されている。   In recent years, liquid crystal display devices capable of performing high-functionality and high-definition display with high density and large capacity have been put into practical use. Among such liquid crystal display devices, a plurality of scanning lines intersecting with each other for reasons such as low crosstalk between adjacent pixels, high contrast display, transmissive display and easy area enlargement. An active matrix type liquid crystal display device having an array substrate in which pixel electrodes having TFTs as switching elements are arranged in a matrix in a plurality of regions partitioned by a plurality of signal lines is often used.

このようなアクティブマトリックス型液晶表示装置では、高精細化に伴い配線やコンタクトホールの微細加工が必要になり、高いプロセスレベルを保つことが要求されている。このため、近年においては各種ライン&スペース(L/S)を配置したプロセスレベル(PL)チップを採用し、テスタによる電気的測定および欠陥検査装置による光学的評価によりラインの状態を管理する方法が用いられている。また、実デバイスにおいてもアレイテスタを用いて電気的な欠陥検査を行い、これにより不良解析を行い、プロセスレベルの管理および改善を行っている。
特開平11−145237号公報
In such an active matrix type liquid crystal display device, fine processing of wiring and contact holes is required with high definition, and it is required to maintain a high process level. For this reason, in recent years, a process level (PL) chip in which various lines and spaces (L / S) are arranged is adopted, and a method of managing the line state by electrical measurement by a tester and optical evaluation by a defect inspection apparatus. It is used. Moreover, even in actual devices, an electrical defect inspection is performed using an array tester, thereby performing failure analysis, and managing and improving the process level.
Japanese Patent Laid-Open No. 11-145237

上述した従来の管理方法では、PLチップで検出された欠陥が必ずしも実デバイスにおける欠陥とはならず、逆に実デバイスで欠陥となるものが、PLチップで検出されないという問題があり、各製品で必要となる管理値を定めて運用することが困難であるという問題がある。   In the conventional management method described above, the defect detected in the PL chip is not necessarily a defect in the actual device, and conversely, a defect in the actual device is not detected by the PL chip. There is a problem that it is difficult to determine and operate a necessary management value.

また、従来の方法では、検出可能な欠陥が平面的なパターンや外観に異常が見られる欠陥のみに限定され、スイッチング素子およびコンタクトホールの特性を含むデバイスとしての特性については実デバイスの評価を併用しなければならないという問題がある。   In addition, in the conventional method, the detectable defects are limited to only those having a planar pattern or anomalous appearance, and the device characteristics including the characteristics of switching elements and contact holes are used in conjunction with the evaluation of the actual device. There is a problem that must be done.

更に、実デバイスによるアレイ検査においても、欠陥検出能力が十分でなく、欠陥の種類のよっては当該欠陥が発生している場所または位置、すなわちアドレスが特定できない場合が生じ、プロセスレベルの管理および改善に用いるには不十分であるという問題がある。   Furthermore, even in array inspection using actual devices, defect detection capability is not sufficient, and depending on the type of defect, the location or position where the defect occurs, that is, the address may not be specified, and process level management and improvement There is a problem that it is insufficient for use.

この点について図8および図9を参照して説明する。図8および図9は、それぞれ従来のオープンPLチップの平面図であり、従来のコンタクトチェーンPLチップの平面図である。   This point will be described with reference to FIGS. 8 and 9 are plan views of a conventional open PL chip, respectively, and are plan views of a conventional contact chain PL chip.

まず、図8では、蛇行配線181が金属膜で配置され、この蛇行配線181の両端に電極パッド183a、183bが接続されている。このように配置された蛇行配線181の断線、すなわちオープンを検出するには、両電極パッド183a、183bの間に電圧を印加して電流が流れるか否かを監視し、電流が流れない場合には、蛇行配線181は断線しているとして、そのオープンを検出することができる。   First, in FIG. 8, the serpentine wiring 181 is arranged with a metal film, and electrode pads 183 a and 183 b are connected to both ends of the serpentine wiring 181. In order to detect disconnection, that is, open of the meandering wiring 181 arranged in this way, a voltage is applied between the electrode pads 183a and 183b to monitor whether or not current flows, and when current does not flow Can detect the open of the meandering wire 181 as it is disconnected.

また、図9では、蛇行配線191は、第1の金属193と第2の金属195とを交互に配置し、各金属の端部同士をコンタクトホール197で電気的に接続して構成されるものを複数配置したコンタクトチェーン構造で形成され、このコンタクトチェーン構造の両端に電極パッド199a、199bが接続されている。このように構成されるコンタクトチェーン構造の蛇行配線191のオープンを検出するには、両電極パッド199a、199bの間に電圧を印加して電流が流れるか否かを監視し、電流が流れない場合には、蛇行配線191は断線しているとして、そのオープンを検出することができる。   In FIG. 9, the meander wiring 191 is configured by alternately arranging the first metal 193 and the second metal 195 and electrically connecting the end portions of the respective metals through the contact holes 197. Are formed in a contact chain structure, and electrode pads 199a and 199b are connected to both ends of the contact chain structure. In order to detect the opening of the meandering wiring 191 having the contact chain structure configured as described above, a voltage is applied between the electrode pads 199a and 199b to monitor whether or not a current flows. On the other hand, it is possible to detect the open of the meandering wiring 191 because it is disconnected.

しかしながら、いずれの場合においても、例えば外観に異常などが見られない場合には、上述したオープンがどの場所またはどの位置に発生しているのかというオープンの欠陥個所を特定することができないという問題がある。   However, in any case, for example, when there is no abnormality in the appearance, there is a problem in that it is not possible to specify the open defective portion that indicates where or where the above-described opening occurs. is there.

本発明は、上記に鑑みてなされたもので、その目的とするところは、アレイテスタでの検査により各種モードの欠陥検出を容易にするアクティブマトリックス型液晶表示装置用検査基板を提供することにある。   The present invention has been made in view of the above, and an object of the present invention is to provide an inspection substrate for an active matrix liquid crystal display device that facilitates defect detection in various modes by inspection with an array tester.

上記目的を達成するため、請求項1記載の本発明のアクティブマトリックス型液晶表示装置用検査基板は、主面上に互いに交差するように配置された複数の走査線および複数の信号線と、前記走査線に並行に配置された複数の蓄積容量線と、前記蓄積容量線の一部を一方の電極とする蓄積容量素子と、前記信号線と同一層で形成されかつ前記蓄積容量素子と電気的に接続される蓄積容量上部電極と、前記信号線と走査線の各交差部に配置されかつ前記蓄積容量素子と電気的に接続されるスイッチング素子と、前記スイッチング素子のゲート電極とソースまたはドレイン電極を構成する2種類の金属のうち少なくとも一つを用いて形成されかつ前記走査線、蓄積容量線、信号線および蓄積容量上部電極のいずれかと電気的に接続されるダミー配線とを有することを要旨とする。   In order to achieve the above object, an inspection substrate for an active matrix type liquid crystal display device according to claim 1 of the present invention comprises a plurality of scanning lines and a plurality of signal lines arranged on a main surface so as to cross each other, and A plurality of storage capacitor lines arranged in parallel to the scanning lines; a storage capacitor element having one electrode of a part of the storage capacitor line; and the same layer as the signal line and electrically connected to the storage capacitor element A storage capacitor upper electrode connected to the switching capacitor, a switching element disposed at each intersection of the signal line and the scanning line and electrically connected to the storage capacitor element, and a gate electrode and a source or drain electrode of the switching element A dummy arrangement formed using at least one of the two types of metals constituting the electrode and electrically connected to any one of the scanning line, the storage capacitor line, the signal line, and the storage capacitor upper electrode. And summarized in that a and.

請求項2記載の本発明のアクティブマトリックス型液晶表示装置用検査基板は、前記信号線、走査線、蓄積容量線、蓄積容量上部電極、スイッチング素子およびダミー配線からなる配線領域がいずれの配線も存在しない非配線領域よりも大きいことを要旨とする。   According to a second aspect of the present invention, there is provided an inspection substrate for an active matrix type liquid crystal display device in which any wiring region is formed of the signal line, scanning line, storage capacitor line, storage capacitor upper electrode, switching element and dummy wiring. The gist is that it is larger than the non-wiring area.

請求項3記載の本発明のアクティブマトリックス型液晶表示装置用検査基板は、前記スイッチング素子を構成する前記2種類の金属のうち下部電極からなる前記走査線と前記蓄積容量線との間に前記走査線および前記蓄積容量線と同一の金属層によるダミー配線を配置することを要旨とする。   According to a third aspect of the present invention, there is provided the inspection substrate for an active matrix type liquid crystal display device according to the present invention, wherein the scanning line is formed between the scanning line composed of a lower electrode of the two kinds of metals constituting the switching element and the storage capacitor line. The gist is to arrange a dummy wiring of the same metal layer as the line and the storage capacitor line.

請求項4記載の本発明のアクティブマトリックス型液晶表示装置用検査基板は、前記ダミー配線を前記信号線と電気的に接続することを要旨とする。   According to a fourth aspect of the present invention, there is provided an inspection substrate for an active matrix type liquid crystal display device, wherein the dummy wiring is electrically connected to the signal line.

請求項5記載の本発明のアクティブマトリックス型液晶表示装置用検査基板は、前記スイッチング素子を構成する前記2種類の金属のうち上部電極からなる信号線と、前記蓄積容量上部電極と、前記蓄積容量上部電極を延在してなるダミー配線とを設け、各々を互いに近接配置することを要旨とする。   6. The inspection substrate for an active matrix type liquid crystal display device according to claim 5 of the present invention comprises a signal line comprising an upper electrode of the two types of metals constituting the switching element, the storage capacitor upper electrode, and the storage capacitor. The gist is to provide a dummy wiring extending from the upper electrode and to dispose them in close proximity to each other.

請求項6記載の本発明のアクティブマトリックス型液晶表示装置用検査基板は、前記スイッチング素子を構成する前記2種類の金属のうち上部電極からなる前記信号線と、前記蓄積容量上部電極と、前記蓄積容量上部電極を延在してなるダミー配線と、ダミー電極とを設け、各々を互いに近接配置することを要旨とする。   The inspection substrate for an active matrix type liquid crystal display device according to claim 6 of the present invention includes the signal line including the upper electrode of the two kinds of metals constituting the switching element, the storage capacitor upper electrode, and the storage The gist is to provide a dummy wiring extending from the capacitor upper electrode and a dummy electrode, and to arrange them close to each other.

請求項7記載の本発明のアクティブマトリックス型液晶表示装置用検査基板は、前記ダミー電極を前記走査線に電気的に接続することを要旨とする。   A gist of an inspection substrate for an active matrix type liquid crystal display device according to a seventh aspect of the present invention is that the dummy electrode is electrically connected to the scanning line.

請求項8記載の本発明のアクティブマトリックス型液晶表示装置用検査基板は、前記ダミー電極および前記蓄積容量上部電極の大きさを所定の大きさ以上とし、かつ前記信号線の一部に所定の幅以上の領域を設けることを要旨とする。   9. The inspection substrate for an active matrix type liquid crystal display device according to claim 8, wherein the dummy electrode and the storage capacitor upper electrode have a predetermined size or more and a predetermined width at a part of the signal line. The gist is to provide the above regions.

請求項9記載の本発明のアクティブマトリックス型液晶表示装置用検査基板は、主面上に互いに交差するように配置された複数の走査線および複数の信号線と、前記走査線に並行に配置された複数の蓄積容量線と、前記蓄積容量線の一部を一方の電極とする蓄積容量素子と、前記信号線と同一層で形成されかつ前記蓄積容量素子と電気的に接続される蓄積容量上部電極と、前記信号線と走査線の各交差部に配置されかつ前記蓄積容量素子と電気的に接続されるスイッチング素子とを有するアクティブマトリックス型液晶表示装置用検査基板において、前記信号線および前記走査線の少なくとも一方が蛇行していることを要旨とする。   The inspection substrate for an active matrix type liquid crystal display device according to the present invention according to claim 9 is arranged in parallel with the plurality of scanning lines and the plurality of signal lines arranged on the main surface so as to cross each other, and in parallel with the scanning lines. A plurality of storage capacitor lines, a storage capacitor element having a part of the storage capacitor line as one electrode, and an upper part of the storage capacitor formed in the same layer as the signal line and electrically connected to the storage capacitor element In an inspection substrate for an active matrix liquid crystal display device, comprising: an electrode; and a switching element that is disposed at each intersection of the signal line and the scanning line and is electrically connected to the storage capacitor element. The gist is that at least one of the lines meanders.

請求項10記載の本発明のアクティブマトリックス型液晶表示装置用検査基板は、前記信号線が前記蓄積容量線上で蛇行していることを要旨とする。   According to a tenth aspect of the present invention, there is provided an inspection substrate for an active matrix type liquid crystal display device, wherein the signal line meanders on the storage capacitor line.

請求項11記載の本発明のアクティブマトリックス型液晶表示装置用検査基板は、前記信号線および前記走査線の少なくとも一方が前記スイッチング素子のゲート電極とソースまたはドレイン電極を構成する2種類の金属を交互に配置して構成され、かつ各々の端部でコンタクトホールを介して電気的に接続されているコンタクトチェーン構造を有することを要旨とする。   12. The inspection substrate for an active matrix type liquid crystal display device according to claim 11, wherein at least one of the signal line and the scanning line alternately comprises two kinds of metals constituting the gate electrode and the source or drain electrode of the switching element. And a contact chain structure that is electrically connected via a contact hole at each end.

請求項12記載の本発明のアクティブマトリックス型液晶表示装置用検査基板は、前記ダミー電極および前記蓄積容量上部電極の所定の大きさは、10μm以上であり、前記信号線の一部の所定の幅が、10μm以上であることを要旨とする。   13. The inspection substrate for an active matrix liquid crystal display device according to claim 12, wherein the predetermined size of the dummy electrode and the storage capacitor upper electrode is 10 μm or more, and a predetermined width of a part of the signal line Is 10 μm or more.

本発明によれば、複数の走査線、信号線、蓄積容量線、蓄積容量素子、蓄積容量上部電極、スイッチング素子、およびダミー配線を配設し、ダミー配線を走査線、信号線、蓄積容量線および蓄積容量上部電極のいずれかに電気的に接続するので、アクティブマトリックス型液晶表示装置用検査基板における各配線間の短絡、すなわちショート系の不良の発生確率を高めることができ、アレイテスタでの各種不良モードの欠陥検出を容易に行うことができ、これにより発生したショート系の不良からどの部分にまたはどの配線にショート系の不良が発生しやすいかを予想することができる。この結果によりプロセスの実力を把握することができるとともに、この結果を製造ラインにフィードバックすることにより、歩留りを低減することができる。すなわち、プロセスレベルチェック機能を併せ持たせることができ、アレイテスタを用いてデバイス特性とプロセスレベルを同時に評価することができる。   According to the present invention, a plurality of scanning lines, signal lines, storage capacitor lines, storage capacitor elements, storage capacitor upper electrodes, switching elements, and dummy wirings are arranged, and the dummy wirings are scanned lines, signal lines, storage capacitor lines. In addition, it is possible to increase the probability of occurrence of a short circuit between wirings in the inspection substrate for an active matrix type liquid crystal display device, that is, a short-circuit defect. It is possible to easily detect a defect in the failure mode, and it is possible to predict which part or which wiring is likely to have a short-circuit defect from the short-circuit defect that has occurred. As a result, the ability of the process can be grasped, and the yield can be reduced by feeding back the result to the production line. That is, a process level check function can be provided, and device characteristics and process level can be evaluated simultaneously using an array tester.

本発明によれば、信号線、走査線、蓄積容量線、蓄積容量上部電極、スイッチング素子、ダミー配線からなる配線領域がいずれの配線も存在しない非配線領域よりも大きいように形成するので、配線密度を高密度にすることができ、各配線間の短絡、すなわちショート系の不良の発生確率を高めることができ、アレイテスタでの各種不良モードの欠陥検出を容易に行うことができる。   According to the present invention, the wiring area composed of the signal line, the scanning line, the storage capacitor line, the storage capacitor upper electrode, the switching element, and the dummy wiring is formed so as to be larger than the non-wiring area where no wiring exists. The density can be increased, the probability of occurrence of a short circuit between wirings, that is, a short-circuit failure, can be increased, and defects in various failure modes can be easily detected by an array tester.

本発明によれば、ダミー配線を走査線と蓄積容量線との間に走査線および蓄積容量線と同一の金属層で配設するので、同層ショートを検査することができる。   According to the present invention, since the dummy wiring is disposed between the scanning line and the storage capacitor line in the same metal layer as the scanning line and the storage capacitor line, the same layer short circuit can be inspected.

本発明によれば、ダミー配線を走査線と蓄積容量線との間に走査線および蓄積容量線と同一の金属層で配設するとともに、当該ダミー配線を信号線に接続するので、同層ショートを検査することができるとともに、ショート個所である欠陥個所を特定することができる。具体的には、走査線とこの走査線に並行に配設されている蓄積容量線とがショートした場合、アレイテスタでは単に線欠陥として検出されることはできても、配線のどの部分でショートしているかを判別することはできないが、これに対して本発明ではダミー配線を配設して信号線に接続することにより、同層ショートがダミー配線、信号線を介したクロスショートとなるため、当該信号線の位置から当該ショートした個所を欠陥個所として特定することができるようになる。   According to the present invention, the dummy wiring is disposed between the scanning line and the storage capacitor line in the same metal layer as the scanning line and the storage capacitor line, and the dummy wiring is connected to the signal line. Can be inspected, and a defective portion which is a short portion can be identified. Specifically, when the scanning line and the storage capacitor line arranged in parallel with the scanning line are short-circuited, the array tester can detect only as a line defect, but short-circuits at any part of the wiring. However, in the present invention, by arranging a dummy wiring and connecting it to the signal line, the same-layer short circuit becomes a cross short circuit through the dummy wiring and the signal line. The shorted portion can be identified as a defective portion from the position of the signal line.

本発明によれば、蓄積容量上部電極を延在してなるダミー配線を設けると共に、更にダミー電極を設け、信号線、蓄積容量上部電極と互いに近接配置するので、高密度配線となって欠陥密度が高くなり、同層ショートを起こりやすくし、アレイテスタでの各種不良モードの欠陥検出を容易に行うことができ、これにより発生したショート系の不良などからどの部分にまたはどの配線にショート系の不良が発生しやすいかを予想することができる。   According to the present invention, the dummy wiring formed by extending the storage capacitor upper electrode is provided, and the dummy electrode is further provided so as to be arranged close to the signal line and the storage capacitor upper electrode. This makes it easy to cause short-circuits in the same layer and easily detect defects in various failure modes in the array tester. This causes short-circuit defects in any part or wiring due to short-circuit defects that occur. Can be expected to occur.

本発明によれば、ダミー電極とダミー配線を設け、信号線、蓄積容量上部電極と互いに近接配置することに加えて、ダミー電極を走査線に接続するので、同層ショートを検査することができることに加えて、ショート個所である欠陥個所を特定することができる。   According to the present invention, the dummy electrode and the dummy wiring are provided, and the dummy electrode is connected to the scanning line in addition to the signal line and the storage capacitor upper electrode being arranged close to each other. In addition to the above, it is possible to identify a defective portion that is a short portion.

本発明によれば、ダミー電極および蓄積容量上部電極の大きさを例えば約10μm以上のように所定の大きさ以上とし、走査線に例えば10μm以上の幅の領域であるダミー電極を設けるので、ダミー電極、蓄積容量上部電極、走査線をアレイテスタなどのプローブを当てるために接触パッドとして使用でき、アレイテスタなどによる検査を正確かつ効率的に行なうことができる。   According to the present invention, the size of the dummy electrode and the storage capacitor upper electrode is set to a predetermined size or more, for example, about 10 μm or more, and the dummy electrode having a width of, for example, 10 μm or more is provided on the scanning line. The electrode, the storage capacitor upper electrode, and the scanning line can be used as a contact pad for applying a probe such as an array tester, so that an inspection by the array tester or the like can be performed accurately and efficiently.

本発明によれば、走査線および信号線の少なくとも一方を蛇行して配設するので、走査線および信号線の少なくとも一方の配線長を長くすることができて、走査線や信号線の断線、すなわちオープンの発生確率を高くし、これにより発生したオープン系の不良からどの部分にまたはどの配線に断線不良が発生しやすいかを予想することができる。   According to the present invention, since at least one of the scanning line and the signal line is meandered, the wiring length of at least one of the scanning line and the signal line can be increased, the disconnection of the scanning line and the signal line, In other words, it is possible to increase the probability of occurrence of an open and predict which part or which wire is likely to have a disconnection failure from the open system failure caused by this.

本発明によれば、信号線を蓄積容量線上で蛇行させるように配置するので、信号線は細くなる傾向があるが、どの程度信号線が細くなるかを確認できるとともに、どの位の細い配線で信号線を配設した場合にどの位断線などの欠陥が発生するかや発生しやすいかなどを確認することができる。すなわち、一般的に、配線は下側に蓄積容量線などのような配線や層があると、これらがない場合に比較して、配線が細くなる傾向があるので、信号線を蓄積容量線上で蛇行させることにより、信号線がどの程度細くなるかを確認できるとともに、信号線が断線しやすいかどうかなどを確認することができる。   According to the present invention, since the signal line is arranged to meander on the storage capacitor line, the signal line tends to be thin, but it can be confirmed how much the signal line is thin and how thin the wiring is. It is possible to confirm how much a defect such as disconnection occurs or is likely to occur when a signal line is provided. That is, in general, when there is a wiring or layer such as a storage capacitor line on the lower side, the wiring tends to be thinner than when there is no such layer, so the signal line is placed on the storage capacitor line. By meandering, it can be confirmed how thin the signal line is and whether or not the signal line is easily broken can be confirmed.

本発明によれば、信号線および走査線の少なくとも一方をスイッチング素子を構成する2種類の金属で交互に配置し、各端部をコンタクトホールで接続してコンタクトチェーン構造を構成しているので、コンタクトチェーン構造によりコンタクトホールの欠陥の発生率を確認することができ、またコンタクトチェーン構造に対して例えばアレイテスタでコンタクトホールのオープンを検出することができるというオープン不良モードの欠陥検出が可能であるとともに、この検出においてコンタクトホールの外観でどの部分のコンタクトホールがオープンになったのかを検出することができるが、コンタクトホールの外観に異常が見られない場合には、信号線の位置からどの部分にオープン欠陥が発生したかを特定することができる。   According to the present invention, at least one of the signal line and the scanning line is alternately arranged by two kinds of metals constituting the switching element, and each end is connected by the contact hole to constitute the contact chain structure. With the contact chain structure, it is possible to check the incidence rate of contact hole defects, and it is possible to detect defects in the open failure mode in which, for example, an array tester can detect contact hole opening in the contact chain structure. In this detection, it is possible to detect which part of the contact hole is open in the appearance of the contact hole, but if there is no abnormality in the appearance of the contact hole, the part from the position of the signal line to which part It is possible to identify whether an open defect has occurred.

以下、図面を用いて、本発明を実施するための最良の形態(以下、実施形態と称する)を説明する。   Hereinafter, the best mode for carrying out the present invention (hereinafter referred to as an embodiment) will be described with reference to the drawings.

図1は、本発明の第1の実施形態に係わるアクティブマトリックス型液晶表示装置用検査基板の平面図である。   FIG. 1 is a plan view of an inspection substrate for an active matrix liquid crystal display device according to the first embodiment of the present invention.

同図に示す本実施形態のアクティブマトリックス型液晶表示装置用検査基板は、実際のアクティブマトリックス型液晶表示装置で使用されるアレイ基板(以下、実際のアレイ基板と称する)と同じ材質のガラス基板上に実際のアレイ基板と同じ製造プロセスで実際のアレイ基板と同等の電気的特性を有するように製造されるものであるが、基板上に設けられる各種配線は、走査線や信号線などの実際のアレイ基板に存在する配線以外に、短絡(ショート)欠陥や断線(オープン)欠陥などの不良の発生確率を高めてどこに不良が発生しやすいかを検証などするために設けられた特殊なパターンの配線、例えばダミー配線や蛇行配線などや、また不良個所を特定するためのコンタクトホールによる電気的接続などが追加的に設けられている。なお、本実施形態のアクティブマトリックス型液晶表示装置用検査基板(以下、簡単化のために単に検査基板と略称する)は、大きさや形が実際のアレイ基板と同じである必要はなく、検査に適するように適宜変更されている。   The inspection substrate for an active matrix type liquid crystal display device of the present embodiment shown in the figure is a glass substrate made of the same material as an array substrate (hereinafter referred to as an actual array substrate) used in an actual active matrix type liquid crystal display device. In the same manufacturing process as the actual array substrate, it is manufactured so as to have the same electrical characteristics as the actual array substrate, but the various wirings provided on the substrate are actual lines such as scanning lines and signal lines. In addition to the wiring existing on the array substrate, a special pattern wiring is provided to increase the probability of occurrence of defects such as short-circuit defects and open-circuit defects, and to verify where defects are likely to occur. For example, dummy wirings, meandering wirings, etc., and electrical connection by contact holes for identifying defective portions are additionally provided. Note that the inspection substrate for the active matrix type liquid crystal display device of the present embodiment (hereinafter simply referred to as an inspection substrate for simplification) does not have to be the same size and shape as the actual array substrate. It has been changed as appropriate.

図2は、図1に示す検査基板に配設されている多数の配線のうち、図1で横方向に流れる走査線、蓄積容量線などのみを取り出して分かり易く示した図であり、図3は、図1に示す検査基板に配線されている多数の配線のうち、図1で縦方向に流れる信号線、蓄積容量上部電極などのみを取り出して分かり易く示した図である。なお、図1に示す検査基板において×印または/印が記入されている一辺が数mm程度の大きさの矩形のボックスは、コンタクトホール27a〜27gを示しているものである。   FIG. 2 is a diagram showing only the scanning lines and storage capacitor lines that flow in the horizontal direction in FIG. 1 among the many wirings arranged on the inspection substrate shown in FIG. FIG. 2 is a diagram showing only the signal lines flowing in the vertical direction in FIG. 1 and the storage capacitor upper electrode among the numerous wirings wired on the inspection board shown in FIG. In the inspection substrate shown in FIG. 1, rectangular boxes with a side of about several millimeters on which x marks or / marks are written indicate contact holes 27 a to 27 g.

図1に示す本第1の実施形態の検査基板に配設されている各種配線について図1に加えて、図2および図3を参照し、主として第1の実施形態に関係するで部分について説明する。本実施形態の検査基板は、図1〜図3を参照して分かるように、複数本(図では明確には1本しか示されていないが実際には複数存在する)の走査線11が各々が蛇行しながら互いにほぼ並行に設けられているとともに、この複数の走査線11に対して交差するように複数本(図では2本しか示されていないが実際には複数存在する)の信号線13が各々蛇行しながら互いにほぼ並行に配設されている。また、前記複数の走査線11にはほぼ並行に複数本(図では2本しか示されていないが実際には複数存在する)の蓄積容量線15が配設されている。   Various wirings arranged on the inspection board of the first embodiment shown in FIG. 1 will be described with reference to FIGS. 2 and 3 in addition to FIG. 1 and mainly related to the first embodiment. To do. As can be seen with reference to FIGS. 1 to 3, the inspection substrate of the present embodiment includes a plurality of scanning lines 11 (only one is clearly shown in the figure but actually exists). Are provided in parallel with each other while meandering, and a plurality of signal lines (only two are shown in the figure but actually exist) so as to intersect the plurality of scanning lines 11. 13 are arranged in parallel with each other while meandering. The plurality of scanning lines 11 are provided with a plurality of storage capacitor lines 15 (only two are shown in the figure but actually exist) in almost parallel.

複数の信号線13と同一層で形成されかつ該複数の信号線13にはほぼ並行に形成された複数の蓄積容量上部電極17が配置されている。また、前記蓄積容量線15の一部を一方の電極である蓄積容量下部電極19とし、この蓄積容量下部電極19と前記蓄積容量上部電極17からなる蓄積容量素子21が配設されている。走査線11と信号線13との各交差部には蓄積容量素子21にコンタクトホール27c、27dを介して電気的に接続されたPチャネル型ポリシリコン層を用いたTFTからなるスイッチング素子23が配設されている。   A plurality of storage capacitor upper electrodes 17 formed in the same layer as the plurality of signal lines 13 and formed substantially in parallel with the plurality of signal lines 13 are arranged. A part of the storage capacitor line 15 is a storage capacitor lower electrode 19 which is one electrode, and a storage capacitor element 21 comprising the storage capacitor lower electrode 19 and the storage capacitor upper electrode 17 is provided. At each intersection of the scanning line 11 and the signal line 13, a switching element 23 made of a TFT using a P channel type polysilicon layer electrically connected to the storage capacitor element 21 via contact holes 27c and 27d is arranged. It is installed.

上述した走査線11、信号線13、蓄積容量線15、蓄積容量上部電極17、蓄積容量下部電極19、蓄積容量素子21およびスイッチング素子23が配設されている以外の領域には、スイッチング素子23のゲート電極とソースまたはドレイン電極を構成する2種類の金属のうち少なくとも一つを用いて形成されるダミー配線25a、25bが配設され、これらのダミー配線25a、25bは、走査線11、信号線13、蓄積容量線15および蓄積容量上部電極17のいずれかにコンタクトホール27(コンタクトホール27a〜27gを総称してコンタクトホール27と称することにする)により電気的に接続されている。   In regions other than the above-described scanning line 11, signal line 13, storage capacitor line 15, storage capacitor upper electrode 17, storage capacitor lower electrode 19, storage capacitor element 21, and switching element 23, the switching element 23 is provided. Dummy wirings 25a and 25b formed by using at least one of two kinds of metals constituting the gate electrode and the source or drain electrode are provided. These dummy wirings 25a and 25b are connected to the scanning lines 11 and the signal lines. Any one of the line 13, the storage capacitor line 15 and the storage capacitor upper electrode 17 is electrically connected by a contact hole 27 (contact holes 27a to 27g are collectively referred to as a contact hole 27).

更に詳しくは、ダミー配線25aは、コンタクトホール27bにより信号線13に電気的に接続され、ダミー配線25bは、コンタクトホール27g、27aにより信号線13に電気的に接続されている。   More specifically, the dummy wiring 25a is electrically connected to the signal line 13 through the contact hole 27b, and the dummy wiring 25b is electrically connected to the signal line 13 through the contact holes 27g and 27a.

また、本第1の実施形態の検査基板は、走査線11、信号線13、蓄積容量線15、蓄積容量上部電極17、ダミー配線25(ダミー配線25a、25bを総称してダミー配線25と称することにする)からなる配線領域がいずれの配線も存在しない非配線領域よりも大きいように形成されている。   Further, the inspection substrate of the first embodiment includes the scanning line 11, the signal line 13, the storage capacitor line 15, the storage capacitor upper electrode 17, and the dummy wiring 25 (the dummy wirings 25a and 25b are collectively referred to as a dummy wiring 25). The wiring area made up of the wiring is formed to be larger than the non-wiring area where no wiring exists.

上述したように、第1の実施形態において、複数の走査線11、信号線13、蓄積容量線15、蓄積容量上部電極17、蓄積容量下部電極19、蓄積容量素子21、スイッチング素子23を設け、これらが配設されている領域以外の領域には、ダミー配線25a、25bを配設し、該ダミー配線25a、25bを走査線11、信号線13、蓄積容量線15および蓄積容量上部電極17のいずれかにコンタクトホール27により電気的に接続し、また近接している配線を電位が異なる配線に接続するとともに、更に走査線11、信号線13、蓄積容量線15、蓄積容量上部電極17、スイッチング素子23、ダミー配線25からなる配線領域がいずれの配線も存在しない非配線領域よりも大きいように形成することにより、本実施形態の検査基板における各配線間の短絡、すなわちショート系の不良の発生確率を高めることができ、アレイテスタでの各種不良モード欠陥検出を容易に行うことができ、これにより発生したショート系の不良からどの部分にまたはどの配線にショート系の不良が発生しやすいかを予想することができる。この結果によりプロセスの実力を把握することができるとともに、この結果を製造ラインにフィードバックすることにより、歩留りを低減することができる。   As described above, in the first embodiment, the plurality of scanning lines 11, the signal lines 13, the storage capacitor lines 15, the storage capacitor upper electrode 17, the storage capacitor lower electrode 19, the storage capacitor element 21, and the switching element 23 are provided. Dummy wirings 25 a and 25 b are provided in regions other than the region where these are provided, and the dummy wirings 25 a and 25 b are connected to the scanning line 11, the signal line 13, the storage capacitor line 15, and the storage capacitor upper electrode 17. The wiring is electrically connected to any one of the contact holes 27, and adjacent wirings are connected to wirings having different potentials. Further, the scanning line 11, signal line 13, storage capacitor line 15, storage capacitor upper electrode 17, switching By forming the wiring area composed of the element 23 and the dummy wiring 25 so as to be larger than the non-wiring area where none of the wirings exist, the inspection base of this embodiment is formed. The probability of occurrence of short-circuit defects between wires, i.e., short-circuit defects, can be increased, and various defect mode defects can be easily detected by the array tester. It can be predicted which short-circuit defect is likely to occur in which wiring. As a result, the ability of the process can be grasped, and the yield can be reduced by feeding back the result to the production line.

すなわち、本実施形態の検査基板は、プロセスレベルチェック機能を併せ持たせることができ、アレイテスタを用いてデバイス特性とプロセスレベルを同時に評価することができる。例えば、アクティブマトリックス型液晶表示装置で実際に画像を表示するのと同じ条件で本実施形態の検査基板を動作させて、画素に相当する部分に電荷チャージする。そして、1回チャージさせてから1度オープンにし、それから次に走査線11を介してスイッチング素子23のゲート電極をもう1回オンにし、先にチャージした電荷量によって信号線13の電位がどのように変動するかを変動量でモニタして、画素の電位がどの位蓄積されているかを判定するという動作を全画素についてチェックすることにより、画素の電位が正常なものに対して大きかったり小さかったりするものはリーク欠陥があると判定することができるものである。   That is, the inspection substrate of this embodiment can have a process level check function, and can simultaneously evaluate the device characteristics and the process level using an array tester. For example, the inspection substrate of this embodiment is operated under the same conditions as when an image is actually displayed by an active matrix liquid crystal display device, and a portion corresponding to a pixel is charged. Then, after being charged once, it is opened once, and then the gate electrode of the switching element 23 is turned on again via the scanning line 11 to determine how the potential of the signal line 13 depends on the amount of charge previously charged. By checking the amount of accumulated pixel potential and checking the operation for all pixels, the pixel potential is larger or smaller than normal. It is possible to determine that there is a leak defect.

次に、本発明の第2の実施形態に係わるアクティブマトリックス型液晶表示装置用検査基板について説明する。   Next, an inspection substrate for an active matrix liquid crystal display device according to a second embodiment of the present invention will be described.

第2の実施形態の検査基板で参照する図面は、第1の実施形態と同じ図1〜図3であり、これらの図面においては既に図示されているが、第1の実施形態では説明しなかった第2の実施形態に特有の新たな構成およびその作用、効果について説明する。   The drawings referred to in the inspection substrate of the second embodiment are the same as FIGS. 1 to 3 as in the first embodiment, and are already illustrated in these drawings, but are not described in the first embodiment. A new configuration unique to the second embodiment, its operation, and effects will be described.

第2の実施形態の検査基板における第1の特徴は、上述した第1の実施形態において前記ダミー配線25aが、前記スイッチング素子23を構成する前記2種類の金属のうち下部電極であるゲート電極からなりかつゲート電極に接続されている走査線11と蓄積容量線15との間に走査線11および蓄積容量線15と同一の金属層により配設されるとともに、当該ダミー配線25aがコンタクトホール27bを介して信号線13に接続されていることである。   The first feature of the inspection substrate of the second embodiment is that, in the first embodiment described above, the dummy wiring 25a is formed from a gate electrode which is a lower electrode of the two kinds of metals constituting the switching element 23. Between the scanning line 11 connected to the gate electrode and the storage capacitor line 15 by the same metal layer as the scanning line 11 and the storage capacitor line 15, and the dummy wiring 25 a serves as a contact hole 27 b. It is connected to the signal line 13 via

上述したようにダミー配線25aを走査線11と蓄積容量線15との間に走査線11および蓄積容量線15と同一の金属層で配設するとともに、当該ダミー配線25aを信号線13に接続することにより、同層ショートを検査することができるとともに、ショート個所である欠陥個所を特定することができる。具体的には、走査線11とこの走査線11に並行に配設されている蓄積容量線15とがショートした場合、アレイテスタでは単に線欠陥として検出されることはできるが、配線のどの部分でショートしているかを判別することはできない。これに対して、本第2の実施形態の検査基板では、上述したようにダミー配線25aを配設して信号線13と接続することにより、同層ショートがダミー配線25a、信号線13を介したクロスショートとなるため、当該信号線13の位置から当該ショートした個所を欠陥個所として特定することができるようになる。   As described above, the dummy wiring 25a is disposed between the scanning line 11 and the storage capacitor line 15 in the same metal layer as the scanning line 11 and the storage capacitor line 15, and the dummy wiring 25a is connected to the signal line 13. As a result, it is possible to inspect a short in the same layer and to identify a defective portion which is a short portion. More specifically, when the scanning line 11 and the storage capacitor line 15 arranged in parallel to the scanning line 11 are short-circuited, the array tester can simply detect it as a line defect, but at any part of the wiring It is not possible to determine whether a short circuit has occurred. On the other hand, in the inspection substrate of the second embodiment, as described above, the dummy wiring 25a is provided and connected to the signal line 13, so that the same layer short circuit is caused to pass through the dummy wiring 25a and the signal line 13. Therefore, the shorted portion can be identified as a defective portion from the position of the signal line 13.

第2の実施形態の検査基板における第2の特徴は、スイッチング素子23を構成する前記2種類の金属のうち上部電極であるソースまたはドレイン電極からなりかつ同電極に接続されている信号線13と、蓄積容量上部電極17と、該蓄積容量上部電極17を延在してなるダミー配線34を設け、各々を互いに近接配置していることである。   The second feature of the inspection substrate of the second embodiment is that the signal line 13 is composed of a source or drain electrode which is an upper electrode of the two types of metals constituting the switching element 23 and is connected to the electrode. The storage capacitor upper electrode 17 and the dummy wiring 34 extending from the storage capacitor upper electrode 17 are provided and are arranged close to each other.

また、第2の実施形態の検査基板における第3の特徴は、上記特徴に加えて、蓄積容量上部電極17を延在してなるダミー配線34と、ダミー電極31とを設け、各々を互いに近接配置していることである。更に詳しくは、スイッチング素子23を構成する前記2種類の金属のうち上部電極であるソースまたはドレイン電極からなりかつ同電極に接続されている信号線13と、蓄積容量上部電極17と、該蓄積容量上部電極17を延在してなるダミー配線34と、ダミー電極31とを設け、各々を互いに近接配置している。   The third feature of the inspection substrate of the second embodiment is that, in addition to the above feature, a dummy wiring 34 extending from the storage capacitor upper electrode 17 and a dummy electrode 31 are provided, and they are close to each other. It is to arrange. More specifically, of the two types of metals constituting the switching element 23, the signal line 13 is composed of a source or drain electrode which is an upper electrode and is connected to the electrode, a storage capacitor upper electrode 17, and the storage capacitor. A dummy wiring 34 extending from the upper electrode 17 and a dummy electrode 31 are provided and are arranged close to each other.

この第2、第3の特徴のようにダミー電極31やダミー配線34を設けるとともに、信号線13、蓄積容量上部電極17などと近接配置することにより、高密度配線となって欠陥密度が高くなり、同層ショートを起こりやすくし、アレイテスタでの各種不良モードの欠陥検出を容易に行うことができ、これにより発生したショート系の不良などからどの部分にまたはどの配線にショート系の不良が発生しやすいかを予想することができる。   As in the second and third features, the dummy electrode 31 and the dummy wiring 34 are provided, and the signal line 13 and the storage capacitor upper electrode 17 are arranged close to each other, thereby forming a high-density wiring and increasing the defect density. This makes it easy to cause short-circuits in the same layer and easily detect defects in various failure modes in the array tester. This causes short-circuit defects in any part or in any wiring due to short-circuit defects. Can be expected to be easy.

更に、第2の実施形態の検査基板における第4の特徴は、上記特徴に加えて、前記ダミー電極31をコンタクトホール27eを介して走査線11に電気的に接続していることである。   Furthermore, the fourth feature of the inspection substrate of the second embodiment is that, in addition to the above feature, the dummy electrode 31 is electrically connected to the scanning line 11 through the contact hole 27e.

上述したようにダミー電極31やダミー配線34を設け、信号線13、蓄積容量上部電極17などと近接配置することに加えて、ダミー電極31を走査線11に接続することにより、同層ショートを検査することができるとともに、ショート個所である欠陥個所を特定することができる。具体的には、例えば信号線13が断線していた場合、アレイテスタでは単に断線として検出されることはできるが、配線のどの部分で断線しているかを判別することはできないが、第2の実施形態の検査基板では、上述したようにダミー電極31やダミー配線34を設け、信号線13、蓄積容量上部電極17などと近接配置することに加えて、ダミー電極31を走査線11に接続することにより、信号線13の位置から前記断線した個所を欠陥個所として特定することができるようになる。   As described above, the dummy electrode 31 and the dummy wiring 34 are provided and arranged close to the signal line 13 and the storage capacitor upper electrode 17. In addition to being able to inspect, it is possible to identify a defective portion that is a short portion. Specifically, for example, when the signal line 13 is disconnected, the array tester can detect it as a disconnection, but cannot determine which part of the wiring is disconnected. In the inspection board according to the embodiment, the dummy electrode 31 and the dummy wiring 34 are provided as described above, and the dummy electrode 31 is connected to the scanning line 11 in addition to the proximity to the signal line 13 and the storage capacitor upper electrode 17. As a result, it is possible to specify the disconnected portion from the position of the signal line 13 as a defective portion.

更に、第2の実施形態の検査基板における第5の特徴は、上記特徴に加えて、信号線13の一部に幅が所定の大きさ、例えば約10μm以上であるダミー電極33を設けるとともに、蓄積容量上部電極17の大きさを所定の大きさ、例えば約10μm以上であるとし、更にダミー電極31の大きさを所定の大きさ、例えば約10μm以上であるとし、このダミー電極31をコンタクトホール27eを介して走査線11に接続していることである。   Furthermore, the fifth feature of the inspection substrate of the second embodiment is that, in addition to the above feature, a dummy electrode 33 having a predetermined width, for example, about 10 μm or more is provided in a part of the signal line 13, Assume that the storage capacitor upper electrode 17 has a predetermined size, for example, about 10 μm or more, and the dummy electrode 31 has a predetermined size, for example, about 10 μm. 27e is connected to the scanning line 11.

このように信号線13に幅10μm以上のダミー電極33を設け、蓄積容量上部電極17の大きさを約10μm以上であるとし、ダミー電極31の大きさを10μm以上として走査線11に接続することにより、このダミー電極33、蓄積容量上部電極17、ダミー電極31をアレイテスタなどのプローブを当てるための接触パッドとして使用できる。すなわち、アレイテスタのプローブを手動または自動でダミー電極33、蓄積容量上部電極17、ダミー電極31に当てることによりこれら相互の間やその他との間の電気的検査をアレイテスタで行なうことができ、これにより例えばスイッチング素子23を構成するTFT素子の単体の特性を測定することができるようになる。   In this way, the dummy electrode 33 having a width of 10 μm or more is provided on the signal line 13, the storage capacitor upper electrode 17 is set to be about 10 μm or more, and the dummy electrode 31 is set to be 10 μm or more to be connected to the scanning line 11. Thus, the dummy electrode 33, the storage capacitor upper electrode 17, and the dummy electrode 31 can be used as contact pads for applying a probe such as an array tester. That is, by manually or automatically applying the probe of the array tester to the dummy electrode 33, the storage capacitor upper electrode 17, and the dummy electrode 31, the array tester can perform electrical inspection between these and others. For example, the characteristics of a single TFT element constituting the switching element 23 can be measured.

次に、本発明の第3の実施形態に係わるアクティブマトリックス型液晶表示装置用検査基板について説明する。   Next, an inspection substrate for an active matrix liquid crystal display device according to a third embodiment of the present invention will be described.

第3の実施形態の検査基板で参照する図面は、第1の実施形態で説明した同じ図1〜図3とほぼ同じ図4であり、詳しくは、図1〜図3で示した図面に対して第3の実施形態の第3の特徴である後述するコンタクトチェーン構造41を設けた点のみが異なるものであるが、第3の実施形態の以下に説明する第1、第2の特徴は第1、第2の実施形態では詳しく説明しなかった図1〜図3でも既に図示されているものである。従って、第3の実施形態の第1、第2の特徴は、図1〜図4を参照して理解されたい。   The drawings referred to in the inspection board of the third embodiment are substantially the same FIG. 4 as the same FIG. 1 to FIG. 3 described in the first embodiment, and more specifically, to the drawings shown in FIG. The third feature of the third embodiment differs only in that a later-described contact chain structure 41 is provided. The first and second features described below of the third embodiment are the same as the first feature. 1 and 2 which have not been described in detail in the second embodiment are already shown in FIGS. Therefore, the first and second features of the third embodiment should be understood with reference to FIGS.

第3の実施形態の検査基板における第1の特徴は、上述した第1、第2の実施形態において、走査線11および信号線13が図1〜図4から良く分かるように蛇行していることである。更に詳しくは、走査線11は同層の配線やスイッチング素子23の領域を避けるように蛇行しており、また信号線13は同層の配線や蓄積容量上部電極17の領域を避けるように蛇行している。   The first feature of the inspection board of the third embodiment is that the scanning lines 11 and the signal lines 13 meander as shown in FIGS. 1 to 4 in the first and second embodiments described above. It is. More specifically, the scanning line 11 meanders so as to avoid the same layer wiring and the region of the switching element 23, and the signal line 13 meanders so as to avoid the same layer wiring and the region of the storage capacitor upper electrode 17. ing.

このように走査線11および信号線13を蛇行して配設することにより、走査線11や信号線13の配線長を長くすることができ、これにより走査線11や信号線13の断線、すなわちオープンの発生確率を高くし、これにより発生したオープン系の不良からどの部分にまたはどの配線に断線不良が発生しやすいかを予想することができる。なお、図1〜図4では、走査線11および信号線13の両方が蛇行している場合について図示しているが、本発明はこれに限定されるものでなく、走査線11および信号線13の少なくとも一方が蛇行していればよいものである。   Thus, by arranging the scanning lines 11 and the signal lines 13 in a meandering manner, it is possible to increase the wiring length of the scanning lines 11 and the signal lines 13, thereby disconnecting the scanning lines 11 and the signal lines 13, that is, It is possible to increase the probability of occurrence of an open and predict which part or which wire is likely to have a disconnection failure from the open system failure caused by this. 1 to 4 illustrate the case where both the scanning line 11 and the signal line 13 meander, the present invention is not limited to this, and the scanning line 11 and the signal line 13 are not limited thereto. It is sufficient that at least one of the meanders meanders.

また、第3の実施形態の検査基板における第2の特徴は、図1〜図4に示すように、上記に加えて、前記蛇行する信号線13が蓄積容量線15上で蛇行していることである。   The second feature of the inspection substrate of the third embodiment is that, in addition to the above, the meandering signal line 13 meanders on the storage capacitor line 15 as shown in FIGS. It is.

このように信号線13を蓄積容量線15上で蛇行させるように配設すると、信号線13は細くなる傾向があるので、これにより信号線13がどの程度細くなるかやどの程度切れ易いかなどを確認できるとともに、どの位の細い配線で信号線13を配設した場合にどの位断線などの欠陥が発生するかや発生しやすいかなどを確認することができる。すなわち、一般的に、配線は、下側に蓄積容量線15などのような配線や層があると、これらがない場合に比較して、配線が細くなる傾向があるので、信号線13を蓄積容量線15上で蛇行させることにより、信号線13がどの程度細くなるかを確認できるとともに、信号線13が断線しやすいかどうかなどを確認することができる。   If the signal line 13 is arranged to meander on the storage capacitor line 15 in this way, the signal line 13 tends to be thinned. Thus, how thin the signal line 13 is and how easily the signal line 13 is cut off. In addition, it is possible to confirm how much a defect such as disconnection is likely to occur when the signal line 13 is arranged with a thin wiring. That is, in general, when there is a wiring or layer such as the storage capacitor line 15 or the like on the lower side, the wiring tends to be thinner than when there is no such wiring, so the signal line 13 is stored. By meandering on the capacitor line 15, it can be confirmed how thin the signal line 13 is, and whether or not the signal line 13 is easily broken can be confirmed.

更に、第3の実施形態の検査基板における第3の特徴は、図4に図示されているが、上記に加えて、図4に示すように、走査線11と信号線13の少なくとも一方、図4では信号線13がスイッチング素子23を構成する2種類の金属を交互に配置し、かつ各々の端部でコンタクトホールを介して電気的に接続されているコンタクトチェーン構造41を有することである。   Further, the third feature of the inspection board of the third embodiment is shown in FIG. 4, but in addition to the above, as shown in FIG. 4, at least one of the scanning line 11 and the signal line 13, FIG. 4, the signal line 13 has a contact chain structure 41 in which two kinds of metals constituting the switching element 23 are alternately arranged and electrically connected to each other through a contact hole.

このコンタクトチェーン構造41は、詳しくは図5に拡大して図示するように、信号線13がスイッチング素子23を構成する2種類の金属のうちの一方のソースまたはドレイン電極を構成する上部電極23aと他方のゲート電極を構成する下部電極23bとを交互に配設するとともに、上部電極23aおよび下部電極23bのそれぞれの端部をコンタクトホール27aおよびコンタクトホール27gを介して電気的に接続して構成される。なお、図4、図5では、コンタクトチェーン構造41を構成する上部電極23aと下部電極23bは代表的に1個しか図示されていないように見えるが、実際は複数の信号線13毎および各信号線13でも複数の走査線11を交差する毎に多数設けられているものであり、この交互配置とコンタクトホールによる接続の部分のみをまとめて示すと、例えば正確ではないが図9に示すように多数個設けられているものである。   As shown in detail in FIG. 5 in detail, the contact chain structure 41 includes an upper electrode 23a that constitutes one source or drain electrode of the two kinds of metals in which the signal line 13 constitutes the switching element 23. The lower electrodes 23b constituting the other gate electrode are alternately arranged, and the respective ends of the upper electrode 23a and the lower electrode 23b are electrically connected through the contact hole 27a and the contact hole 27g. The 4 and 5, it seems that only one upper electrode 23 a and lower electrode 23 b constituting the contact chain structure 41 are representatively illustrated, but in actuality, each signal line 13 and each signal line are shown. 13 is also provided each time a plurality of scanning lines 11 are crossed. When only the portion of this alternate arrangement and connection by contact holes is shown together, for example, it is not accurate, but as shown in FIG. It is provided.

このように信号線13をスイッチング素子23を構成する上部電極23aと下部電極23bとを交互に配設して構成するとともに、それぞれの端部をコンタクトホール27で接続して構成されるコンタクトチェーン構造41によりコンタクトホールの欠陥の発生率を確認することができ、コンタクトチェーン構造41に対して例えばアレイテスタでコンタクトホール27のオープンを検出することができるというオープン不良モードの欠陥検出が可能であるとともに、この検出においてコンタクトホール27の外観でどの部分のコンタクトホール27がオープンになったのかを検出することができるが、コンタクトホール27の外観に異常が見られない場合には、信号線13の位置からどの部分にオープン欠陥が発生したかを特定することができる。   In this way, the signal line 13 is configured by alternately arranging the upper electrodes 23 a and the lower electrodes 23 b constituting the switching element 23, and the contact chain structure configured by connecting the respective end portions with the contact holes 27. 41 can confirm the occurrence rate of contact hole defects, and can detect defects in the open failure mode in which the contact chain structure 41 can detect the opening of the contact hole 27 with an array tester, for example. In this detection, it is possible to detect which part of the contact hole 27 is opened by the appearance of the contact hole 27. However, when no abnormality is seen in the appearance of the contact hole 27, the position of the signal line 13 is used. To identify where the open defect occurred Kill.

なお、図4に示す第2の実施形態では、コンタクトチェーン構造41は、信号線13に対してのみ設けられているが、本発明はこれに限定されるものでなく、走査線11に設けてもよいものである。   In the second embodiment shown in FIG. 4, the contact chain structure 41 is provided only for the signal line 13, but the present invention is not limited to this, and is provided for the scanning line 11. Is also good.

図6および図7は、それぞれ一般的なPLチップに使用されている複数のパッド51、53間の抵抗を測定し、断線(オープン)および短絡(ショート)の有無と概略の不良個所を判定するための説明図である。なお、図6は同層ショートパターンを示す図、図7は同層オープンパターンを示す図である。   6 and 7 each measure the resistance between a plurality of pads 51 and 53 used in a general PL chip, and determine the presence or absence of disconnection (open) and short-circuit (short) and the approximate defective portion. It is explanatory drawing for. 6 is a diagram showing the same-layer short pattern, and FIG. 7 is a diagram showing the same-layer open pattern.

図6(a)に示す複数のパッド51の接続関数を図6(b)に拡大して図示するように、複数のパッド51を互いに接続し、これらの互いに接続した複数のパッド51の両端をテスタなどでチェックすることにより複数のパッド間における断線を検出することができる。   As shown in the enlarged view of the connection function of the plurality of pads 51 shown in FIG. 6A in FIG. 6B, the plurality of pads 51 are connected to each other, and both ends of the plurality of pads 51 connected to each other are connected. A disconnection between a plurality of pads can be detected by checking with a tester or the like.

また、図7(a)に示す複数のパッド51の接続関係を図7(b)に拡大して図示するように、複数のパッド53をそれぞれ分離し、それぞれの間をテスタなどでチェックすることにより各パッド間における短絡を検出することができる。   Further, as shown in the enlarged view of the connection relationship of the plurality of pads 51 shown in FIG. 7 (a) in FIG. 7 (b), the plurality of pads 53 are separated from each other, and the space between them is checked with a tester or the like. Thus, a short circuit between the pads can be detected.

なお、上記実施形態では、半導体層としてPチャネル型ポリシリコン層を用いたアクティブマトリックス型液晶表示装置用検査基板について説明したが、本発明はこれに限定されるものでなく、Nチャネル型ポリシリコン層を用いても同様である。また、半導体層として例えばアモルファスシリコン層などの他の半導体層を用いても同様の効果を得ることができるものである。   In the above embodiment, the inspection substrate for an active matrix liquid crystal display device using a P channel type polysilicon layer as a semiconductor layer has been described. However, the present invention is not limited to this, and the N channel type polysilicon is used. The same applies when using layers. The same effect can be obtained even if another semiconductor layer such as an amorphous silicon layer is used as the semiconductor layer.

本発明の第1、第2の実施形態に係わるアクティブマトリックス型液晶表示装置用検査基板の平面図である。It is a top view of the test | inspection board | substrate for active matrix type liquid crystal display devices concerning the 1st, 2nd embodiment of this invention. 図1に示す検査基板に配設されている多数の配線のうち、図1で横方向に流れる走査線、蓄積容量線などのみを取り出して分かり易く示した図である。FIG. 2 is a diagram showing, in an easy-to-understand manner, only the scanning lines and storage capacitor lines that flow in the horizontal direction in FIG. 1 among a large number of wirings arranged on the inspection substrate shown in FIG. 図1に示す検査基板に配設されている多数の配線のうち、図1で縦方向に流れる走査線、蓄積容量上部電極などのみを取り出して分かり易く示した図である。FIG. 2 is a diagram showing, in an easy-to-understand manner, only the scanning lines that flow in the vertical direction in FIG. 1, the storage capacitor upper electrode, and the like are taken out from a large number of wirings arranged on the inspection substrate shown in FIG. 1. 本発明の第3の実施形態に係わるアクティブマトリックス型液晶表示装置用検査基板の平面図である。It is a top view of the test | inspection board | substrate for active matrix type liquid crystal display devices concerning the 3rd Embodiment of this invention. 図4に示す第3の実施形態のアクティブマトリックス型液晶表示装置用検査基板に設けられているコンタクトチェーン構造を詳細に示す図である。It is a figure which shows in detail the contact chain structure provided in the test | inspection board | substrate for active matrix type liquid crystal display devices of 3rd Embodiment shown in FIG. PLチップにおける同層ショートパターンの一例を示す図である。It is a figure which shows an example of the same layer short pattern in PL chip | tip. PLチップにおける同層オープンパターンの一例を示す図である。It is a figure which shows an example of the same layer open pattern in PL chip | tip. 従来のオープンPLチップの平面図である。It is a top view of the conventional open PL chip. 従来のコンタクトチェーンPLチップの平面図である。It is a top view of the conventional contact chain PL chip.

符号の説明Explanation of symbols

11 走査線
13 信号線
15 蓄積容量線
17 蓄積容量上部電極
19 蓄積容量下部電極
21 蓄積容量素子
23 スイッチング素子
23a 上部電極
23b 下部電極
25a、25b ダミー配線
27a〜27g コンタクトホール
31、33 ダミー電極
34 ダミー配線
41 コンタクトチェーン構造
51、53 パッド
DESCRIPTION OF SYMBOLS 11 Scan line 13 Signal line 15 Storage capacity line 17 Storage capacity upper electrode 19 Storage capacity lower electrode 21 Storage capacity element 23 Switching element 23a Upper electrode 23b Lower electrode 25a, 25b Dummy wiring 27a-27g Contact hole 31, 33 Dummy electrode 34 Dummy Wiring 41 Contact chain structure 51, 53 Pad

Claims (12)

主面上に互いに交差するように配置された複数の走査線および複数の信号線と、前記走査線に並行に配置された複数の蓄積容量線と、前記蓄積容量線の一部を一方の電極とする蓄積容量素子と、前記信号線と同一層で形成されかつ前記蓄積容量素子と電気的に接続される蓄積容量上部電極と、前記信号線と走査線の各交差部に配置されかつ前記蓄積容量素子と電気的に接続されるスイッチング素子と、前記スイッチング素子のゲート電極とソースまたはドレイン電極を構成する2種類の金属のうち少なくとも一つを用いて形成されかつ前記走査線、蓄積容量線、信号線および蓄積容量上部電極のいずれかと電気的に接続されるダミー配線とを有することを特徴とするアクティブマトリックス型液晶表示装置用検査基板。   A plurality of scanning lines and a plurality of signal lines arranged so as to cross each other on the main surface, a plurality of storage capacitor lines arranged in parallel to the scan lines, and a part of the storage capacitor line as one electrode The storage capacitor element, the storage capacitor upper electrode formed in the same layer as the signal line and electrically connected to the storage capacitor element, and the storage capacitor element disposed at each intersection of the signal line and the scanning line A switching element that is electrically connected to the capacitor element, and is formed using at least one of two kinds of metals constituting the gate electrode and the source or drain electrode of the switching element, and the scanning line, the storage capacitor line, An inspection substrate for an active matrix liquid crystal display device, comprising: a dummy wiring electrically connected to either the signal line or the storage capacitor upper electrode. 前記信号線、走査線、蓄積容量線、蓄積容量上部電極、スイッチング素子およびダミー配線からなる配線領域がいずれの配線も存在しない非配線領域よりも大きいことを特徴とする請求項1記載のアクティブマトリックス型液晶表示装置用検査基板。   2. The active matrix according to claim 1, wherein a wiring region composed of the signal line, the scanning line, the storage capacitor line, the storage capacitor upper electrode, the switching element, and the dummy wiring is larger than a non-wiring region in which no wiring exists. Inspection substrate for LCD. 前記スイッチング素子を構成する前記2種類の金属のうち下部電極からなる前記走査線と前記蓄積容量線との間に前記走査線および前記蓄積容量線と同一の金属層によるダミー配線を配置することを特徴とする請求項1記載のアクティブマトリックス型液晶表示装置用検査基板。   A dummy wiring of the same metal layer as the scanning line and the storage capacitor line is arranged between the scanning line made of a lower electrode and the storage capacitor line among the two kinds of metals constituting the switching element. The inspection substrate for an active matrix type liquid crystal display device according to claim 1, wherein: 前記ダミー配線を前記信号線と電気的に接続することを特徴とする請求項3記載のアクティブマトリックス型液晶表示装置用検査基板。   4. The inspection substrate for an active matrix liquid crystal display device according to claim 3, wherein the dummy wiring is electrically connected to the signal line. 前記スイッチング素子を構成する前記2種類の金属のうち上部電極からなる信号線と、前記蓄積容量上部電極と、前記蓄積容量上部電極を延在してなるダミー配線とを設け、各々を互いに近接配置することを特徴とする請求項3記載のアクティブマトリックス型液晶表示装置用検査基板。   Of the two types of metals constituting the switching element, a signal line made of an upper electrode, the storage capacitor upper electrode, and a dummy wiring extending from the storage capacitor upper electrode are provided, and these are arranged close to each other The inspection substrate for an active matrix type liquid crystal display device according to claim 3. 前記スイッチング素子を構成する前記2種類の金属のうち上部電極からなる前記信号線と、前記蓄積容量上部電極と、前記蓄積容量上部電極を延在してなるダミー配線と、ダミー電極とを設け、各々を互いに近接配置することを特徴とする請求項3記載のアクティブマトリックス型液晶表示装置用検査基板。   Providing the signal line consisting of the upper electrode of the two types of metals constituting the switching element, the storage capacitor upper electrode, a dummy wiring extending the storage capacitor upper electrode, and a dummy electrode; 4. The inspection substrate for an active matrix type liquid crystal display device according to claim 3, wherein each of them is arranged close to each other. 前記ダミー電極を前記走査線に電気的に接続することを特徴とする請求項6記載のアクティブマトリックス型液晶表示装置用検査基板。   7. The inspection substrate for an active matrix liquid crystal display device according to claim 6, wherein the dummy electrode is electrically connected to the scanning line. 前記ダミー電極および前記蓄積容量上部電極の大きさを所定の大きさ以上とし、かつ前記信号線の一部に所定の幅以上の領域を設けることを特徴とする請求項7記載のアクティブマトリックス型液晶表示装置用検査基板。   8. The active matrix type liquid crystal according to claim 7, wherein the dummy electrode and the storage capacitor upper electrode have a predetermined size or more, and a region having a predetermined width or more is provided in a part of the signal line. Inspection board for display devices. 主面上に互いに交差するように配置された複数の走査線および複数の信号線と、前記走査線に並行に配置された複数の蓄積容量線と、前記蓄積容量線の一部を一方の電極とする蓄積容量素子と、前記信号線と同一層で形成されかつ前記蓄積容量素子と電気的に接続される蓄積容量上部電極と、前記信号線と走査線の各交差部に配置されかつ前記蓄積容量素子と電気的に接続されるスイッチング素子とを有するアクティブマトリックス型液晶表示装置用検査基板において、前記信号線および前記走査線の少なくとも一方が蛇行していることを特徴とするアクティブマトリックス型液晶表示装置用検査基板。   A plurality of scanning lines and a plurality of signal lines arranged so as to cross each other on the main surface, a plurality of storage capacitor lines arranged in parallel to the scan lines, and a part of the storage capacitor line as one electrode The storage capacitor element, the storage capacitor upper electrode formed in the same layer as the signal line and electrically connected to the storage capacitor element, and the storage capacitor element disposed at each intersection of the signal line and the scanning line An inspection substrate for an active matrix liquid crystal display device having a switching element electrically connected to a capacitor element, wherein at least one of the signal line and the scanning line meanders. Inspection board for equipment. 前記信号線が前記蓄積容量線上で蛇行していることを特徴とする請求項9記載のアクティブマトリックス型液晶表示装置用検査基板。   10. The inspection substrate for an active matrix liquid crystal display device according to claim 9, wherein the signal line meanders on the storage capacitor line. 前記信号線および前記走査線の少なくとも一方が前記スイッチング素子のゲート電極とソースまたはドレイン電極を構成する2種類の金属を交互に配置して構成され、かつ各々の端部でコンタクトホールを介して電気的に接続されているコンタクトチェーン構造を有することを特徴とする請求項9記載のアクティブマトリックス型液晶表示装置用検査基板。   At least one of the signal line and the scanning line is configured by alternately arranging two kinds of metals constituting the gate electrode and the source or drain electrode of the switching element, and is electrically connected to each end portion via a contact hole. The inspection substrate for an active matrix type liquid crystal display device according to claim 9, wherein the inspection substrate has a contact chain structure connected to each other. 前記ダミー電極および前記蓄積容量上部電極の所定の大きさは、10μm以上であり、前記信号線の一部の所定の幅は、10μm以上であることを特徴とする請求項8記載のアクティブマトリックス型液晶表示装置用検査基板。   9. The active matrix type according to claim 8, wherein a predetermined size of the dummy electrode and the storage capacitor upper electrode is 10 μm or more, and a predetermined width of a part of the signal line is 10 μm or more. Inspection board for liquid crystal display devices.
JP2004158796A 2004-05-28 2004-05-28 Inspection matrix for active matrix liquid crystal display devices Expired - Fee Related JP4660122B2 (en)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2004158796A JP4660122B2 (en) 2004-05-28 2004-05-28 Inspection matrix for active matrix liquid crystal display devices
US11/121,982 US7391053B2 (en) 2004-05-28 2005-05-05 Inspection substrate for display device
TW094114984A TWI321667B (en) 2004-05-28 2005-05-10 Inspection substrate for display device
SG200503313A SG117603A1 (en) 2004-05-28 2005-05-25
KR1020050044947A KR100674070B1 (en) 2004-05-28 2005-05-27 Inspection substrate for display device
CNB2005100758706A CN100461406C (en) 2004-05-28 2005-05-27 Inspection substrate for display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004158796A JP4660122B2 (en) 2004-05-28 2004-05-28 Inspection matrix for active matrix liquid crystal display devices

Publications (2)

Publication Number Publication Date
JP2005338540A true JP2005338540A (en) 2005-12-08
JP4660122B2 JP4660122B2 (en) 2011-03-30

Family

ID=35492187

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004158796A Expired - Fee Related JP4660122B2 (en) 2004-05-28 2004-05-28 Inspection matrix for active matrix liquid crystal display devices

Country Status (2)

Country Link
JP (1) JP4660122B2 (en)
CN (1) CN100461406C (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224734A (en) * 2008-03-19 2009-10-01 Fuji Electric Device Technology Co Ltd Mos semiconductor device having trench gate structure, and its manufacturing method
WO2011065010A1 (en) * 2009-11-27 2011-06-03 パナソニック株式会社 Substrate and mobile terminal device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103487961B (en) * 2013-10-22 2016-01-06 合肥京东方光电科技有限公司 Display panel testing method

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10339887A (en) * 1997-06-09 1998-12-22 Hitachi Ltd Active matrix type liquid crystal display device
JPH11167123A (en) * 1997-09-30 1999-06-22 Sanyo Electric Co Ltd Display device
JP2001053282A (en) * 1999-08-11 2001-02-23 Matsushita Electric Ind Co Ltd Thin-film transistor array substrate and method of testing the same
JP2001264719A (en) * 2000-03-15 2001-09-26 Toshiba Corp Insulated substrate device for liquid crystal display
JP2002350802A (en) * 2001-05-25 2002-12-04 Matsushita Electric Ind Co Ltd Liquid crystal display device and its manufacturing method
JP2003233331A (en) * 2002-02-12 2003-08-22 Seiko Epson Corp Electro-optical device, electronic equipment, and method for manufacturing the electro-optical device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11145237A (en) * 1997-11-13 1999-05-28 Toshiba Ave Co Ltd Process variations discriminating circuit and system
CN100439978C (en) * 2003-03-07 2008-12-03 友达光电股份有限公司 LCD Panel testing method and equipment thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10339887A (en) * 1997-06-09 1998-12-22 Hitachi Ltd Active matrix type liquid crystal display device
JPH11167123A (en) * 1997-09-30 1999-06-22 Sanyo Electric Co Ltd Display device
JP2001053282A (en) * 1999-08-11 2001-02-23 Matsushita Electric Ind Co Ltd Thin-film transistor array substrate and method of testing the same
JP2001264719A (en) * 2000-03-15 2001-09-26 Toshiba Corp Insulated substrate device for liquid crystal display
JP2002350802A (en) * 2001-05-25 2002-12-04 Matsushita Electric Ind Co Ltd Liquid crystal display device and its manufacturing method
JP2003233331A (en) * 2002-02-12 2003-08-22 Seiko Epson Corp Electro-optical device, electronic equipment, and method for manufacturing the electro-optical device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009224734A (en) * 2008-03-19 2009-10-01 Fuji Electric Device Technology Co Ltd Mos semiconductor device having trench gate structure, and its manufacturing method
WO2011065010A1 (en) * 2009-11-27 2011-06-03 パナソニック株式会社 Substrate and mobile terminal device
JP2011114658A (en) * 2009-11-27 2011-06-09 Panasonic Corp Portable terminal

Also Published As

Publication number Publication date
CN1702864A (en) 2005-11-30
CN100461406C (en) 2009-02-11
JP4660122B2 (en) 2011-03-30

Similar Documents

Publication Publication Date Title
US7749778B2 (en) Addressable hierarchical metal wire test methodology
JP4774071B2 (en) Probe resistance measurement method and semiconductor device having probe resistance measurement pad
TWI323822B (en) Active device array sbustrate, liquid crystal display panel and examining methods thereof
KR101571768B1 (en) Display substrate method for repairing a bad thereof and mother substrate having the display substrate
JPH0652752B2 (en) Semiconductor processing defect monitor circuit
JP6257192B2 (en) Array substrate, inspection method thereof, and liquid crystal display device
KR100674070B1 (en) Inspection substrate for display device
KR100490040B1 (en) Liquid crystal display device with two or more shorting bars and method for manufacturing same
KR20140030682A (en) Display device and mother substrate
JP4660122B2 (en) Inspection matrix for active matrix liquid crystal display devices
JP2008151954A (en) Method of manufacturing display device, and display device
KR20070033699A (en) Thin Film Transistor Board and Inspection and Repair Method
KR102222274B1 (en) Liquid crystal display device
KR100651918B1 (en) Apparatus and method for detecting error pixel in flat panel display
CN101142668A (en) Semiconductor device and method of manufacture
JPH0695143A (en) Electronic video device
JP2010198023A (en) Liquid crystal display device and inspection method thereof
JP5370250B2 (en) Manufacturing method of semiconductor device
JP2015155967A (en) Array substrate, inspection method of array substrate and inspection method of display panel
KR20020088450A (en) Array substrate of lcd
TWI400515B (en) In-time detecting method of defect repair in tft array
JP2006171466A (en) Active matrix type inspection substrate
JP2007140405A (en) Active matrix type inspection substrate
JP3313684B2 (en) Liquid crystal display substrate, its wiring inspection method and its wiring repair method
KR20080044445A (en) Mother glass substrate for display apparatus

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070502

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100325

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100511

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100709

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101207

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101228

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140107

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140107

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees