JP2005328370A

JP2005328370A - 超電導複数段シグマデルタ変調器

Info

Publication number: JP2005328370A
Application number: JP2004145128A
Authority: JP
Inventors: Satoru Hirano; 悟平野; Akira Yoshida; 晃吉田; Shinya Hasuo; 信也蓮尾; Keiichi Tanabe; 圭一田辺
Original assignee: International Superconductivity Technology Center; Fujitsu Ltd
Current assignee: International Superconductivity Technology Center; Fujitsu Ltd
Priority date: 2004-05-14
Filing date: 2004-05-14
Publication date: 2005-11-24
Also published as: US7038604B2; US20050253746A1

Abstract

【課題】フィードバックドライバを用いずに超電導複数段シグマデルタ変調器を実現することを課題とする。
【解決手段】第１の積分器（１０２及び１０３の直列接続回路）及び第１の比較器（１０４）を含み、シグマデルタ変調信号を出力する第１の超電導シグマデルタ変調器と、第２の積分器（１０６）及び第２の比較器（１０７）を含み、シグマデルタ変調信号を出力する第２の超電導シグマデルタ変調器とを有する超電導複数段シグマデルタ変調器が提供される。第１の積分器の出力と第２の積分器の入力とは磁気結合されている。
【選択図】図１

Description

本発明は、超電導エレクトロニクスの分野に関わり、特に超電導シグマデルタ変調器に関する。

図６は、超電導シングルループ・シグマデルタ変調器を示す回路図であり、例えば下記の非特許文献１に記載されている。シグマデルタ変調器は、積分機能（シグマ）と微分機能（デルタ）を利用した変調器である。

超電導インダクタ６０２は、ノード６０４及び６０５間に接続される。入力電圧源６０１は、ノード６０４及びグランド間に接続される。ジョセフソン接合６０３は、ノード６０５及びグランド間に接続される。サンプリングクロック信号ＳＭＰをノード６０５に供給すると、出力信号Ｙ（ｚ）がノード６０５から出力される。

入力電圧源６０１は、ノード６０４に入力信号を供給する。超電導インダクタ６０２は積分器を構成し、入力信号を積分した電流が超電導インダクタ６０２を流れる。ジョセフソン接合６０３は、比較器を構成し、ノード６０５に供給される電流が閾値より大きいときにはデジタル値「１」として電圧パルスを出力し、小さいときにはデジタル値「０」として電圧パルスを出力しない特性を有する。この電圧パルスを時間積分したものが単一磁束量子Φ０である。単一磁束量子Φ０は２．０７ｆＷｂであり、２．０７ｍＶ・ｐｓの電圧パルスに相当する。ジョセフソン接合６０３が単一磁束量子Φ０を出力すると、超電導インダクタ６０２に流れる積分電流が１磁束量子（Φ０／Ｌ）分減少する。ここで、Ｌは超電導インダクタ６０２のインダクタンスである。このようなシングルループフィードバックを行うことにより、シグマデルタ変調された信号Ｙ（ｚ）が出力される。ジョセフソン接合６０３は、サンプリングクロック信号ＳＭＰに応じて、量子化によるアナログ／デジタル（Ａ／Ｄ）変換を行う。出力信号Ｙ（ｚ）は、デジタル値「１」又は「０」の時間列となる。このシグマデルタ変調器を用いて、Ａ／Ｄ変換器を構成することができる。

図７は、他の超電導シングルループ・シグマデルタ変調器を示し、例えば下記の非特許文献２に記載されている。

入力電流源７０１は、超電導インダクタ７０２と直列に接続される。超電導インダクタ７０２は、超電導インダクタ７０４と磁気結合される。ジョセフソン接合７０３は、ノード７１２及びグランド間に接続される。超電導インダクタ７０４は、ノード７１２及び７１１間に接続される。ジョセフソン接合７０５は、ノード７１１及びグランド間に接続される。単一磁束量子インバータ回路７０６は、入力端子がノード７１１に接続され、出力端子がノード７１２に接続される。出力信号Ｙ（ｚ）は、ノード７１１から出力される。なお、サンプリングクロック信号ＳＭＰは、図６と同様に、ジョセフソン接合７０５及び単一磁束量子インバータ回路７０６に供給される。

入力電流源７０１の入力信号は、超電導インダクタ７０２を介して超電導インダクタ７０４に供給される。超電導インダクタ７０４が積分器を構成する。ジョセフソン接合７０３及び７０５は、双極フィードバックを実現するために相補的に動作する。例えば、入力信号が実質的に０を維持する場合、ジョセフソン接合７０５は単一磁束量子Φ０を出力せず０を出力する。すると、単一磁束量子インバータ回路７０６は、０の入力信号を論理反転して単一磁束量子Φ０を出力する。すると、ジョセフソン接合７０３は、単一磁束量子Φ０を出力する。ジョセフソン接合７０５が単一磁束量子Φ０を出力する場合は、単一磁束量子インバータ回路７０６は、単一磁束量子Φ０の入力信号を論理反転して０を出力する。次に、ジョセフソン接合７０３が０を出力する。以上のように、ジョセフソン接合７０３及び７０５は、相補の関係を保ちながら、インダクタ７０４の両端の平均電圧をバランスさせる。ここで、インダクタ７０４の両端の平均電圧は、ジョセフソン接合７０３及び７０５の平均電圧に等しく、ジョセフソン接合がスイッチする周波数をｆ［Ｈｚ］とすると、Ｖ＝ｆ×Φ０で与えられる。

図６に示したように、超電導シングルループ・シグマデルタ変調器は、ただ一組の超電導インダクタ６０２とジョセフソン接合６０３だけで変調器を構成することができる。超電導シグマデルタ変調器では、フィードバックが１磁束量子Φ０であり、物理定数の精度の量子力学的フィードバックを利用できるため、高い分解能を期待できる。シングルループ・シグマデルタ変調器は、１次のノイズシェーピングにより、サンプリング周波数の増加とともに９dB/octaveでＳＮ比が向上することが知られている。

一方、２次のノイズシェーピングを示す２次シグマデルタ変調器は、サンプリング周波数の増加とともに１５dB/octaveでＳＮ比が向上するため、オーバーサンプリング比をそれほど大きくしなくても大きなＳＮ比を得ることができるというメリットがあるが、２次シグマデルタ変調器を超電導単一磁束量子(SFQ)回路で実現することは容易ではなかった。従来知られている超電導２次ローパスシグマデルタ変調器は、フィードバックループを２つ持つダブルループ型である。

図８は、超電導ダブルループ・シグマデルタ変調器の回路図を示し、例えば非特許文献３に記載されている。入力信号Ｘ（ｚ）は、ノード８０１に供給される。抵抗Ｒ１は、ノード８０１及びグランド間に接続される。超電導インダクタＬ１及びフィードバックドライバ８０２の直列接続は、ノード８０１及び８０３間に接続される。抵抗Ｒ２は、ノード８０３及びグランド間に接続される。超電導インダクタＬ２は、ノード８０３及び８０４間に接続される。ジョセフソン接合８０５は、ノード８０４及びグランド間に接続される。サンプリングクロック信号ＳＭＰは、ノード８０４に供給される。ノード８０４の出力信号Ｙ（ｚ）は、フィードバックドライバ８０２のトリガ信号としてフィードバックされる。フィードバックドライバ８０２は、Ｍ×Φ０の磁束量子を出力可能である。出力信号Ｙ（ｚ）により、超電導インダクタＬ２の積分器へのフィードバックと、超電導インダクタＬ１の積分器へのフィードバックの２つのフィードバックループが与えられる。

また、下記の特許文献１には、２次シグマデルタ変調器が記載されている。しかし、超電導を用いて２次シグマデルタ変調器を実現する方法は記載されていない。

また、下記の特許文献２には、超電導シグマデルタ変調器が記載されている。しかし、２次超電導シグマデルタ変調器については記載されていない。

IEEE Trans. Appl. Supercond., Vol. 3, pp. 2732-2735, March 1993. IEEE Trans. Appl. Supercond. Vol. 9, pp. 4026-4029, June 1999. IEEE Trans. Appl. Supercond. Vol. 5, pp. 2248-2251, June 1995. 電子情報通信学会技術研究報告、ＳＣＥ２００３−２７、２００３年１０月１７日特公平３−９２８号公報特開２００１−１０２９２９号公報

図８の変調器は、２つ目のフィードバックループに複数（Ｍ個）の単一磁束量子をフィードバックするフィードバックドライバ８０２を必要とする。このフィードバックドライバ８０２は、本来駆動力の小さい単一磁束量子回路技術を用いて設計することが大変難しく、高次ローパスシグマデルタ変調器実現のネックとなっていた。

図９は、各タイプのローパスシグマデルタ変調器のＳＮ比とサンプリング周波数の関係を表したグラフである。アナログ信号帯域幅は１００ＭＨｚを仮定している。グラフ９０１は、図６及び図７の超電導シングルループ・シグマデルタ変調器のＳＮ比を表わしている。超電導シングルループ・シグマデルタ変調器のＳＮ比は、理想的な１次シグマデルタ変調器のモデルのＳＮ比と一致する。グラフ９０２は、図８の超電導ダブルループ・シグマデルタ変調器（Ｍ＝６４）の伝達関数の解析解から計算されたＳＮ比である。グラフ９０３は、理想的な２次シグマデルタ変調器のモデルのＳＮ比を表わす曲線である。グラフ９０２の超電導ダブルループ・シグマデルタ変調器のＳＮ比は、グラフ９０３の理想的な２次シグマデルタ変調器のモデルのＳＮ比には一致せず、グラフ９０１の超電導シングルループ・シグマデルタ変調器のＳＮ比よりも大きなＳＮ比を得ることが出来るものの、フィードバックドライバ８０２のゲインＭを大きく、またサンプリング周波数を大きくしなければ十分なＳＮ比を達成できないことが分かる。図に示したフィードバックゲインＭ＝６４の場合、変調器を構成するのに数百接合の回路規模を必要とし、設計だけでなく回路作製も難しい。

本発明の目的は、フィードバックドライバを用いずに超電導複数段シグマデルタ変調器を実現することである。

本発明の一観点によれば、第１の積分器及び第１の比較器を含み、シグマデルタ変調信号を出力する第１の超電導シグマデルタ変調器と、第２の積分器及び第２の比較器を含み、シグマデルタ変調信号を出力する第２の超電導シグマデルタ変調器とを有する超電導複数段シグマデルタ変調器が提供される。第１の積分器の出力と第２の積分器の入力とは磁気結合されている。

第１の積分器の出力と第２の積分器の入力とを磁気結合することにより、フィードバックドライバを用いずに、超電導複数段シグマデルタ変調器を実現することができる。また、理想的な２次以上のシグマデルタ変調器に近いＳＮ比を実現することができる。

（第１の実施形態）
図２は、本発明の第１の実施形態による２次ローパスシグマデルタ変調器の原理の回路例を示す。２次ローパスシグマデルタ変調器は、２個の１次ローパスシグマデルタ変調器２０１及び２１１を有する。２次シグマデルタ変調器は、入力信号Ｘ（ｚ）をシグマデルタ変調して、出力信号Ｙ（ｚ）を出力する。

１次シグマデルタ変調器２０１は、加算器２０２、積分器２０３、アナログ／デジタル（Ａ／Ｄ）変換器２０４、及びデジタル／アナログ（Ｄ／Ａ）変換器２０５を有し、入力信号Ｘ（ｚ）をシグマデルタ変調して出力信号Ｙ１（ｚ）を出力する。加算器２０２は、入力信号Ｘ（ｚ）からＤ／Ａ変換器２０５の出力信号を減算し、出力する。積分器２０３は、加算器２０２の出力信号を積分し、信号Ｘ２（ｚ）を出力する。Ａ／Ｄ変換器２０４は、信号Ｘ２（ｚ）をアナログ形式からデジタル形式に変換し、信号Ｙ１（ｚ）を出力する。信号Ｙ１（ｚ）は、Ａ／Ｄ変換器２０４のＡ／Ｄ変換による量子化誤差Ｅ１（ｚ）を含む。Ｄ／Ａ変換器２０５は、信号Ｙ１（ｚ）をデジタル形式からアナログ形式に変換し、加算器２０２にフィードバックする。

１次シグマデルタ変調器２１１は、加算器２１２、積分器２１３、Ａ／Ｄ変換器２１４、及びＤ／Ａ変換器２１５を有し、入力信号Ｘ２（ｚ）をシグマデルタ変調して出力信号Ｙ２（ｚ）を出力する。加算器２１２は、積分器２０３の出力信号Ｘ２（ｚ）からＤ／Ａ変換器２１５の出力信号を減算し、出力する。積分器２１３は、加算器２１２の出力信号を積分する。Ａ／Ｄ変換器２１４は、その積分信号をアナログ形式からデジタル形式に変換し、信号Ｙ２（ｚ）を出力する。信号Ｙ２（ｚ）は、Ａ／Ｄ変換器２１４のＡ／Ｄ変換による量子化誤差Ｅ２（ｚ）を含む。Ｄ／Ａ変換器２１５は、信号Ｙ２（ｚ）をデジタル形式からアナログ形式に変換し、加算器２１２にフィードバックする。

デジタル遅延器２２１は伝達関数Ｈ１（ｚ）を持ち、デジタル微分器２２２は伝達関数Ｈ２（ｚ）を持つ。加算器２２３は、デジタル遅延器２２１及びデジタル微分器２２２の出力信号を加算し、出力信号Ｙ（ｚ）を出力する。

信号Ｙ１（ｚ）及びＹ２（ｚ）は、次式で表される。
Ｙ１（ｚ）＝Ｘ（ｚ）＋（１−ｚ^-1）×Ｅ１（ｚ）
Ｙ２（ｚ）＝Ｘ２（ｚ）＋（１−ｚ^-1）×Ｅ２（ｚ）

ここで、信号Ｘ２（ｚ）は、次式で表される。
Ｘ２（ｚ）＝Ｙ１（ｚ）−Ｅ１（ｚ）

信号Ｙ（ｚ）は、次式で表される。
Ｙ（ｚ）＝Ｈ１（ｚ）×Ｙ１（ｚ）＋Ｈ２（ｚ）×Ｙ２（ｚ）

図２の２次シグマデルタ変調器は、半導体回路で構成することは比較的容易であるが、超電導回路で構成することは困難であると考えられていた。特に、１段目変調器２０１の積分器２０３の出力信号Ｘ２（ｚ）を２段目変調器２１１の加算器２１２に入力する回路を実現することが困難であった。以下、超電導回路で、図２の２次シグマデルタ変調器を実現する回路を説明する。

図１は、図２の２次ローパスシグマデルタ変調器を実現するための超電導２段（２次）ローパスシグマデルタ変調器の回路例を示す。入力電圧源１０１は、ノード１１１及びグランド間に接続され、入力信号Ｘ（ｚ）を供給する。超電導インダクタ１０２及び１０３の直列接続回路は、ノード１１１及び１１２間に接続される。超電導インダクタ１０２及び１０３の直列接続は、第１の積分器を構成し、合計でインダクタンスＬ１を有する。ジョセフソン接合１０４は、ノード１１２及びグランド間に接続され、第１の比較器を構成する。サンプリングクロック信号ＳＭＰをノード１１２に供給すると、信号Ｙ１（ｚ）がノード１１２から出力される。上記の超電導回路は、例えばニオブの線で構成される。ジョセフソン接合は、例えばニオブ線のギャップにアルミニウム酸化膜を設けた接合である。

電圧源１０５は、ノード１１３及びグランド間に接続され、オフセット電圧を供給する。超電導インダクタ１０６は、ノード１１３及び１１４間に接続され、自己インダクタンスＬ２を有する。超電導インダクタ１０３及び１０６は、相互に磁気結合され、相互インダクタンスＭを有する。超電導インダクタ１０６は、第２の積分器を構成する。ジョセフソン接合１０７は、ノード１１４及びグランド間に接続され、第２の比較器を構成する。サンプリングクロック信号ＳＭＰをノード１１４に供給すると、信号Ｙ２（ｚ）がノード１１４から出力される。

デジタル遅延器１０８は、図２のデジタル遅延器２２１に対応し、伝達関数Ｈ１（ｚ）を持つ。デジタル微分器１０９は、図２のデジタル微分器２２２に対応し、伝達関数Ｈ２（ｚ）を持つ。加算器１１０は、図２の加算器２２３に対応し、デジタル遅延器１０８及びデジタル微分器１０９の出力信号を加算し、出力信号Ｙ（ｚ）を出力する。

次に、超電導インダクタ１０２及び１０３（第１の積分器）及びジョセフソン接合１０４（第１の比較器）を含む１次シグマデルタ変調器の動作を説明する。入力電圧源１０１は、ノード１１１に入力信号Ｘ（ｚ）を供給する。超電導インダクタ１０２及び１０３は第１の積分器を構成し、入力信号Ｘ（ｚ）を積分した電流が超電導インダクタ１０２及び１０３を流れる。ジョセフソン接合１０４は、第１の比較器を構成し、ノード１１２に供給される電流が閾値より大きいときにはデジタル値「１」として電圧パルスを出力し、小さいときにはデジタル値「０」として電圧パルスを出力しない特性を有する。この電圧パルスを時間積分したものが単一磁束量子Φ０である。単一磁束量子Φ０は２．０７ｆＷｂであり、２．０７ｍＶ・ｐｓの電圧パルスに相当する。ジョセフソン接合１０４が単一磁束量子Φ０を出力すると、超電導インダクタ１０２及び１０３に流れる積分電流が１磁束量子分減少する。このようなフィードバックを行うことにより、シグマデルタ変調された信号Ｙ１（ｚ）が出力される。ジョセフソン接合１０４は、サンプリングクロック信号ＳＭＰに応じて、量子化によるＡ／Ｄ変換を行うことになる。出力信号Ｙ１（ｚ）は、デジタル値「１」又は「０」の時間列となる。

超電導インダクタ１０３及び１０６の磁気結合により、超電導インダクタ１０２及び１０３（第１の積分器）の出力信号を超電導インダクタ１０６（第２の積分器）の入力信号として伝達することができる。超電導インダクタ１０６（第２の積分器）及びジョセフソン接合１０７（第２の比較器）を含む１次シグマデルタ変調器の動作も、上記と同様である。

１段目１次シグマデルタ変調器の積分器の出力信号は、磁気結合によって２段目１次シグマデルタ変調器の積分器に入力される。１段目変調器の出力信号Ｙ１（ｚ）はデジタル遅延器１０８に入力され、２段目変調器の出力信号Ｙ２（ｚ）はデジタル微分器１０９に入力される。それらの出力が加算器１１０で加算されて、２段ローパスシグマデルタ変調器のデジタル出力信号Ｙ（ｚ）となる。

（第２の実施形態）
図３は、本発明の第２の実施形態による超電導２段（２次）ローパスシグマデルタ変調器の回路例を示す。本実施形態も、第１の実施形態（図１）と同様に、図１の２次ローパスシグマデルタ変調器を実現するものである。

入力電流源３０１は、超電導インダクタ３０２に直列接続され、入力信号Ｘ（ｚ）を供給する。ジョセフソン接合３０３は、ノード３２２及びグランド間に接続される。超電導インダクタ３０４及び３０５の直列接続回路は、ノード３２２及び３２１間に接続される。超電導インダクタ３０４及び３０５の直列接続回路は、合計で自己インダクタンスＬ１を有し、第１の積分器を構成する。超電導インダクタ３０２及び３０４は、相互に磁気結合され、相互インダクタンスＭ１を有する。これにより、入力電流源３０１の入力信号Ｘ（ｚ）は、超電導インダクタ（積分器）３０４及び３０５に伝達入力される。ジョセフソン接合３０６は、ノード３２１及びグランド間に接続される。単一磁束量子インバータ回路３０７は、入力端子がノード３２１に接続され、出力端子がノード３２２に接続される。出力信号Ｙ１（ｚ）は、ノード３２１から出力される。ジョセフソン接合３０６は、第１の比較器を構成する。なお、サンプリングクロック信号ＳＭＰは、図１と同様に、ジョセフソン接合３０６及び単一磁束量子インバータ回路３０７に供給される。

ジョセフソン接合３０８は、ノード３２４及びグランド間に接続される。超電導インダクタ３０９は、第２の積分器を構成し、自己インダクタンスＬ２を有し、ノード３２４及び３２３間に接続される。超電導インダクタ３０５及び３０９は、相互に磁気結合され、相互インダクタンスＭ２を有する。これにより、超電導インダクタ（第１の積分器）３０４及び３０５の出力信号は、超電導インダクタ（第２の積分器）３０９に伝達入力される。ジョセフソン接合３１０は、ノード３２３及びグランド間に接続される。単一磁束量子インバータ回路３１１は、入力端子がノード３２３に接続され、出力端子がノード３２４に接続される。出力信号Ｙ２（ｚ）は、ノード３２３から出力される。ジョセフソン接合３１０は、第２の比較器を構成する。なお、サンプリングクロック信号ＳＭＰは、ジョセフソン接合３１０及び単一磁束量子インバータ回路３１１に供給される。

デジタル遅延器３１２は伝達関数Ｈ１（ｚ）を持ち、デジタル微分器３１３は伝達関数Ｈ２（ｚ）を持つ。加算器３１４は、デジタル遅延器３１２及びデジタル微分器３１３の出力信号を加算し、出力信号Ｙ（ｚ）を出力する。

次に、超電導インダクタ３０４及び３０５、ジョセフソン接合３０３，３０６及び単一磁束量子インバータ回路３０７を含む１次シグマデルタ変調器の動作を説明する。入力電流源３０１の入力信号Ｘ（ｚ）は、超電導インダクタ３０２を介して超電導インダクタ３０４及び３０５に供給される。超電導インダクタ３０４及び３０５が第１の積分器を構成する。ジョセフソン接合３０３及び３０６は、双極フィードバックを実現するために相補的に動作する。例えば、入力信号Ｘ（ｚ）が実質的に０を維持する場合、ジョセフソン接合３０６は単一磁束量子Φ０を出力せず０を出力すると、単一磁束量子インバータ回路３０７は、０の入力信号を論理反転して単一磁束量子Φ０を出力し、ジョセフソン接合３０３は、単一磁束量子Φ０を出力する。ジョセフソン接合３０６が単一磁束量子Φ０を出力する場合は、単一磁束量子インバータ回路３０７は、単一磁束量子Φ０の入力信号を論理反転して０を出力する。次に、ジョセフソン接合３０３が０を出力する。以上のように、ジョセフソン接合３０３及び３０６は、相補の関係を保ちながら、インダクタ３０４及び３０５の直列接続回路の両端の平均電圧をバランスさせる。

超電導インダクタ３０５及び３０９の磁気結合により、超電導インダクタ３０４及び３０５（第１の積分器）の出力信号を超電導インダクタ３０９（第２の積分器）の入力信号として伝達することができる。超電導インダクタ３０９、ジョセフソン接合３０８，３１０及び単一磁束量子インバータ回路３１１を含む１次シグマデルタ変調器の動作も、上記と同様である。

信号Ｙ１（ｚ）、Ｙ２（ｚ）、Ｘ２（ｚ）及びＹ（ｚ）は、次式で表される。
Ｙ１（ｚ）＝Ｘ（ｚ）／Ｌ１＋（１−ｚ^-1）×Ｅ１（ｚ）
Ｙ２（ｚ）＝Ｘ２（ｚ）／Ｌ２＋（１−ｚ^-1）×Ｅ２（ｚ）
Ｘ２（ｚ）＝Ｙ１（ｚ）−Ｅ１（ｚ）
Ｙ（ｚ）＝Ｈ１（ｚ）×Ｙ１（ｚ）＋Ｈ２（ｚ）×Ｙ２（ｚ）
ここで、Ｌ１は超電導インダクタ３０４及び３０５の合計の自己インダクタンス、Ｌ２は超伝導インダクタ３０９の自己インダクタンスである。

デジタル遅延器３１２の伝達関数Ｈ１（ｚ）は次式で表される。デジタル微分器３１３の伝達関数Ｈ２（ｚ）は次式で表される。
Ｈ１（ｚ）＝ｚ^-1
Ｈ２（ｚ）＝（Ｌ２／Ｍ２）×（１−ｚ^-1）
ここで、Ｌ２は超電導インダクタ３０９の自己インダクタンス、Ｍ２は超電導インダクタ３０５及び３０９の相互インダクタンスである。

すると、信号Ｙ（ｚ）は、次式で表される。
Ｙ（ｚ）＝Ｈ１（ｚ）×Ｙ１（ｚ）＋Ｈ２（ｚ）×Ｙ２（ｚ）
＝（Ｘ（ｚ）／Ｌ１）＋（Ｌ２／Ｍ２）×（１−ｚ^-1）²×Ｅ２（ｚ）
ここで、Ｌ１は超電導インダクタ３０４及び３０５の直列接続回路の総自己インダクタンスである。

注目すべき点は、１段目１次シグマデルタ変調器の量子化誤差Ｅ１（ｚ）が相殺され、出力信号Ｙ（ｚ）では消去されている点である。これにより、ＳＮ比が高い２次シグマデルタ変調器を実現することができる。この出力信号Ｙ（ｚ）は（１−ｚ^-1）²の２次のノイズシェーピングを有し、図６及び図７の（１−ｚ^-1）の１次のノイズシェーピングよりもＳＮ比が高い（図９参照）。また、本実施形態は、図９の理想的な２次シグマデルタ変調器のＳＮ比グラフ９０３に近い特性を得ることができる。

（第３の実施形態）
図４は、本発明の第３の実施形態による超電導３段（３次）ローパスシグマデルタ変調器の回路例を示す。本実施形態は、第２の実施形態（図３）と基本的に同じであり、以下、異なる点を説明する。本実施形態は、第２の実施形態の１段目１次シグマデルタ変調器及び２段目１次シグマデルタ変調器に、３段目１次シグマデルタ変調器を追加したものである。

超電導インダクタ４００は、超電導インダクタ３０９に直列に接続される。ジョセフソン接合４０１は、ノード４１２及びグランド間に接続される。超電導インダクタ４０２は、第３の積分器を構成し、自己インダクタンスＬ３を有し、ノード４１２及び４１１間に接続される。超電導インダクタ４００及び４０２は、相互に磁気結合され、相互インダクタンスＭ３を有する。これにより、超電導インダクタ（第２の積分器）３０９及び４００の直列接続回路の出力信号は、超電導インダクタ（第３の積分器）４０２に伝達入力される。ジョセフソン接合４０３は、ノード４１１及びグランド間に接続される。単一磁束量子インバータ回路４０４は、入力端子がノード４１１に接続され、出力端子がノード４１２に接続される。出力信号Ｙ３（ｚ）は、ノード４１１から出力される。ジョセフソン接合４０３は、第３の比較器を構成する。なお、サンプリングクロック信号ＳＭＰは、ジョセフソン接合４０３及び単一磁束量子インバータ回路４０４に供給される。以上の構成が、３段目１次シグマデルタ変調器である。

デジタル遅延器４２１は伝達関数Ｈ１（ｚ）を持ち、デジタル微分器４２２は伝達関数Ｈ２（ｚ）を持ち、デジタル微分器４２３は伝達関数Ｈ３（ｚ）を持つ。加算器４２４は、デジタル遅延器４２１、デジタル微分器４２２及び４２３の出力信号を加算し、出力信号Ｙ（ｚ）を出力する。

伝達関数Ｈ１（ｚ）、Ｈ２（ｚ）及びＨ３（ｚ）は次式で表される。
Ｈ１（ｚ）＝（Ｍ２／Ｌ２）×ｚ^-1
Ｈ２（ｚ）＝ｚ^-1×（１−ｚ^-1）
Ｈ３（ｚ）＝（Ｌ３／Ｍ３）×（１−ｚ^-1）²
ここで、Ｌ２は超電導インダクタ３０９及び４００の直列接続回路の総自己インダクタンス、Ｍ２は超電導インダクタ３０５及び３０９の相互インダクタンス、Ｌ３は超電導インダクタ４０２の自己インダクタンス、Ｍ３は超電導インダクタ４００及び４０２の相互インダクタンスである。

すると、信号Ｙ（ｚ）は、次式で表される。
Ｙ（ｚ）＝Ｈ１（ｚ）×Ｙ１（ｚ）＋Ｈ２（ｚ）×Ｙ２（ｚ）＋Ｈ３（ｚ）×Ｙ３（ｚ）
＝（Ｍ２／（Ｌ１×Ｌ２））×Ｘ（ｚ）＋（Ｌ３／Ｍ３）×（１−ｚ^-1）³×Ｅ３（ｚ）
ここで、Ｌ１は超電導インダクタ３０４及び３０５の直列接続回路の総自己インダクタンス、Ｅ３（ｚ）は３段目１次シグマデルタ変調器の量子化誤差である。

１段目１次シグマデルタ変調器の量子化誤差Ｅ１（ｚ）及び２段目１次シグマデルタ変調器の量子化誤差Ｅ２（ｚ）が相殺され、出力信号Ｙ（ｚ）では消去されている。この出力信号Ｙ（ｚ）は（１−ｚ^-1）³の３次のノイズシェーピングを有し、ＳＮ比が高い３次シグマデルタ変調器を実現することができる。

以上のように、超電導ローパスシグマデルタ変調器を３段構成とすることで３次ローパスシグマデルタ変調器を得ることができる。同様の手法によって、４次以上の超電導複数段ローパスシグマデルタ変調器を構成することができる。

（第４の実施形態）
図５は、本発明の第４の実施形態による超電導２段（２次）ローパスシグマデルタ変調器の回路例を示す。本実施形態は、第１の実施形態（図１）と基本的に同じであり、以下、異なる点を説明する。

低抵抗５０１は、図１の入力電圧源１０１の代わりに、ノード１１１及びグランド間に接続される。入力信号Ｘ（ｚ）は、抵抗５０１に入力される。抵抗５０１は、入力信号Ｘ（ｚ）を電流から電圧に変換する。

低抵抗５０２は、図１のオフセット電圧源１０５の代わりに、ノード１１３及びグランド間に接続される。オフセット信号ＦＳは、抵抗５０２に入力される。抵抗５０２は、オフセット信号ＦＳを電流から電圧に変換する。

以上のように、低抵抗５０１及び５０２を用いて電圧源を構成することができる。３次以上のシグマデルタ変調器を構成する場合も、同様に低抵抗を接続することができる。

以上説明したように、第１〜第４の実施形態によれば、高次超電導シグマデルタ変調器を実現するため、設計の難しいフィードバックドライバを必要としない複数段方式を実現するには、１段目積分器出力を磁気結合によって２段目積分器に入力するにように構成する。２次シグマデルタ変調器の場合、１段目変調器の量子化誤差（ノイズ）は、１段目変調器及び２段目変調器の出力をデジタル遅延器１０８及びデジタル微分器１０９に入力しその出力を加算することで相殺される。超電導シグマデルタ変調器は、高速信号処理を行うことが可能な単一磁束量子を情報の担体として用いる超電導単一磁束量子（ＳＦＱ）回路技術を使ったＡ／Ｄ変換回路のフロントエンド回路として使用することができる。

設計の難しいフィードバックドライバを使わずに２次以上のノイズシェーピングを得ることが出来るので、オーバーサンプリング比をそれほど大きくしなくても大きなＳＮ比を得ることができる。さらに、図８のフィードバックドライバ８０２を持つダブルループ・ローパスシグマデルタ変調器を構成するには数百接合の回路規模を必要としたが、本実施形態の複数段型の場合、数十接合で２次ローパスシグマデルタ変調器を作ることができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の第１の実施形態による超電導２段（２次）ローパスシグマデルタ変調器の回路例を示す回路図である。２段（２次）ローパスシグマデルタ変調器の原理の回路例を示すブロック図である。本発明の第２の実施形態による超電導２段（２次）ローパスシグマデルタ変調器の回路例を示す回路図である。本発明の第３の実施形態による超電導３段（３次）ローパスシグマデルタ変調器の回路例を示す回路図である。本発明の第４の実施形態による超電導２段（２次）ローパスシグマデルタ変調器の回路例を示す回路図である。超電導シングルループ・シグマデルタ変調器を示す回路図である。他の超電導シングルループ・シグマデルタ変調器を示す回路図である。超電導ダブルループ・シグマデルタ変調器を示す回路図である。ローパス・シグマデルタ変調器のＳＮ比とサンプリング周波数の関係を表したグラフである。

符号の説明

１０１，１０５電圧源
１０２，１０３，１０６超電導インダクタ
１０４，１０７ジョセフソン接合
１０８デジタル遅延器
１０９デジタル微分器
１１０加算器
２０１，２１１１次シグマデルタ変調器
２０２，２１２，２２３加算器
２０３，２１３積分器
２０４，２１４Ａ／Ｄ変換器
２０５，２１５Ｄ／Ａ変換器
２２１デジタル遅延器
２２２デジタル微分器

Claims

第１の積分器及び第１の比較器を含み、シグマデルタ変調信号を出力する第１の超電導シグマデルタ変調器と、
第２の積分器及び第２の比較器を含み、シグマデルタ変調信号を出力する第２の超電導シグマデルタ変調器と、
前記第１の積分器の出力と前記第２の積分器の入力とを磁気結合するための磁気結合器と
を有する超電導複数段シグマデルタ変調器。
さらに、前記第１の超電導シグマデルタ変調器の出力信号を遅延させるためのデジタル遅延器と、
前記第２の超電導シグマデルタ変調器の出力信号を微分するためのデジタル微分器と、
前記デジタル遅延器の出力信号と前記デジタル微分器の出力信号を加算するための加算器と
を有する請求項１記載の超電導複数段シグマデルタ変調器。
前記第１の比較器は、前記第１の積分器の超電導インダクタを間に挟んで直列に接続される第１及び第２のジョセフソン接合と、前記第１及び第２のジョセフソン接合の間に接続される第１の単一磁束量子インバータ回路とを含み、
前記第２の比較器は、前記第２の積分器の超電導インダクタを間に挟んで直列に接続される第３及び第４のジョセフソン接合と、前記第３及び第４のジョセフソン接合の間に接続される第２の単一磁束量子インバータ回路とを含む請求項１記載の超電導複数段シグマデルタ変調器。
前記第１の積分器に接続され、入力電流を電圧に変換するための抵抗を有する請求項１記載の超電導複数段シグマデルタ変調器。