JP2005310925A - 半導体の実装方法および自動車モータ駆動システム - Google Patents
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Abstract
【課題】SiCやGaNのような半導体材料は基板中にマイクロパイプが一つでもあるとその素子は不良品となる。デバイス面積を広くすると歩留まりが0に近くなりデバイス面積を狭くすると歩留まりは上がるがデバイスが小型化して所望の電流が得られない。小型の素子を多数集めて並列接続すると電流は所望の値が得られるがパッケージの分だけ容積を余計に取りかさばったものとなる。マイクロパイプのある基板を使いながら歩留まり良く大電流の得られるパワーデバイスを得ること。
【解決手段】1チップあたりS個のトランジスタ群を製作しチップあるいはウエハのまま上面から試験を行い、不合格のトランジスタ群を除去することなくチップ内に維持し、合格のトランジスタ群だけを外部の電極に接続するようにし不合格トランジスタ群を切り取る手間を省き不合格トランジスタ群が放熱部材として積極的に機能するようにした。
【選択図】 図1
Description
本発明は欠陥の多い基板を用いたFET、ダイオードなどパワー半導体素子の実装方法と、その半導体素子を用いたモータ駆動システムに関する。電気自動車あるいはハイブリッド自動車のモータを駆動するためには高電圧大電流のパワーデバイスが必要である。ダイオードは高耐圧と順方向の電圧降下の少ないことが要求される。
パワーデバイス用のFETにはオフ時の高耐圧とオン時の大電流が要求される。大電流を流すにはFET素子を多数並列に接続すればよい。FET一つ当たりに流せる電流をiとしてR個のFETが並列接続されるとRiの電流を流すことができる。オン時の電流はそのように素子数Mを増やすことで大きくできる。しかしオフ時の逆電圧(耐圧)は個々の素子単位の耐圧であるから簡単に増加させることはできない。
Si半導体を用いたFETとして縦型と横型がある。縦型はドレイン電極が底面にあり電流が上下方向に流れるものである。横型は全ての電極が上面にあり電流が横方向に流れるものである。
縦型FETが有力なパワーデバイスとみなされて開発が進められている。Si半導体を用いたFET素子は長い歴史と実績があって数多くのFETが提案されている。Siウエハは欠陥の少ないものが容易に得られるし安価である。Si半導体デバイスは製造方法も確立され、製造設備も整っている。縦型のFETは電流が縦に流れるからオフ時に高い電圧を掛けることができ横型のものよりもオフ時耐圧が高いという利点がある。しかしSi半導体は耐熱性に乏しく、よほど放熱に工夫をしないと大電力を扱うことはできない。オフ時の耐圧を決める重要な因子の一つは材料の絶縁破壊電界EBである。それは材料固有のものである。SiはEBも低いし耐熱性も充分でない。
そこでより耐熱性に優れたSiC(シリコンカーバイド)半導体を用いたパワーモジュールが有力な候補となる。SiCだと250℃程度まで劣化せずに働く。放熱機構、放熱コストを削減できる可能性がある。EBも大きいからオフ時の耐圧をより大きくできる。SiCの他にGaN半導体もパワー素子の材料として有力である。しかし、これもなお良好な基板結晶は得られていない。多数の転位密度があるし転位の他の結晶欠陥も多い。
特許文献1はp−SiC基板の上に作製したSiC半導体のFETを提案している。ゲート電極(Mo)と電極材料(Al)が反応するので、それを防ぐため間にTiNなどの窒化物層を設けるというものである。
SiC半導体は新しく見出された有力な半導体であるが、Siのように成熟した半導体でない。良好なSiC半導体ウエハというようなものも、まだ市販されていないといった現状である。気相成長法でSiC単結晶の基板も製造されるようにはなってきているが転位密度が105〜107cm−2程度と高くて良好とは良い難い。そのような点でSi半導体に比べると問題が山積している。基板の転位密度が高いというのは深刻な問題であるがエピ成長薄膜の品質はもっと良くなるしFETをエピ膜の上に製作することはできる。結晶欠陥には転位以外にもあって結晶を上下に貫通する欠陥が問題である。これは上下方向にチャンネルを短絡させるような作用もあり、その素子は正常な動作をしないから使えない。
そのような致命的な結晶欠陥というのはSi半導体にはないが、SiCのようにまだ結晶製造技術が確立しておらず実績に乏しい半導体には多数存在する。そのような結晶欠陥は致命的であるが、転位密度のように高密度には存在しないで、1cm2に1個〜10個といった程度である。しかし、それが一つでもあれば、そのデバイスは不良品になってしまうのであるから、やはり重大な問題である。
SiCの半導体デバイスというのは未だ一般的でないが、そのように基板に結晶欠陥があって、その上に作られたものが不良品になるのであるから、それは製造したあと事後的にテストされ不良品は捨てられ良品だけが出荷されるということになる。
パワーデバイスであるから多数のFETの単位を集合したものが一つのデバイスとなり一つのチップの上に存在する。これらの言葉の意味を混同しないようにしなければならない。ウエハは円形(または矩形)の単結晶の板であり、そこへ多数のデバイスが作られる。一つのウエハにQ個の同等のデバイスが作られるとする。デバイスは一つのチップの上に載っている。だからウエハはQ個のチップに切り分けられる。パワーデバイスであるから一つのチップに複数のFET単位が搭載され並列に接続されている。FET単位がR個あって一つのデバイスとして一つのチップの上に形成される。一つのFETに流すことのできる電流がi0だとすると、一つのデバイスに流せる電流はRi0である。だからウエハの段階からみると2階層の集合がある。FETのR個が一つのデバイスを与え、Q個のデバイスが一つのウエハで製作される。だから一つのウエハにはN=QR個のFET単位が製作されることになる。
製品は最終的にテストされ合格品と不合格品に分けられる。不合格品というのはデバイスについて定義されるものであるからQ個の内幾つかが合格し、残りが不合格となる。不合格となったデバイスはFETをR個含んでいるが、その全てが悪い訳ではなくて一つあるいは二つが悪いのかもしれないし配線に問題があるのかもしれない。
SiCのような新材料を基板に使うと基板自体の技術が成熟していないので確率論的な結晶欠陥があり、それを含むデバイスは不良品になってしまう。先述のようにR個のFETを含むデバイス(チップ)をウエハからQ個切り出すというような場合、一つのデバイスに一つでも結晶欠陥があればそれは不良品ということである。不良品は排除され捨てられるので全くの無駄である。ある確率で結晶欠陥があるのだからデバイスの面積を小さく(Rを減らす)すれば、それが含まれる確率は減るはずである。しかし一つのデバイスが含むFETの数Rが減ると最大電流も減るから目的のデバイスとならないこともある。
自動車モータの駆動用のデバイスを作るのが目的だとすれば必要とされる電流値は決まっている。デバイス面積を減らす(Rを減らす)と不良品の出る確率が減るとしても、それは直ちにはできない事である。所定の電流値が望まれるとすれば、それを満たすだけの数のFETを含むデバイスとしなければならない。
だから一デバイスが含むFETの数Rの下限は決まっているというわけである。そのような限定条件の中で歩留まり良く電流値の大きいデバイスをできるだけ低コストで作る必要がある。
だから一デバイスが含むFETの数Rの下限は決まっているというわけである。そのような限定条件の中で歩留まり良く電流値の大きいデバイスをできるだけ低コストで作る必要がある。
適当な大きさの半導体ウエハWを用いて、そのウエハW上にエピタキシャル成長、フォトリソグラフィ、不純物ドーピング、電極形成などの工程によって多数(QR)の横型のFETを作り、電極を共通にするトランジスタ群とする。複数(R個)のトランジスタ群を含むQ個のチップに切断して、それをデバイスとする。
横型のFETであるから電極は全て表面にあって底面電極というものはない。一チップは、S個のトランジスタ群を含む。例えば縦に5個、横に4個でS=20個のトランジスタ群を含む。一つのトランジスタ群はT個の単位FETを含むとする。つまり一つのチップはS個のトランジスタ群を含み、一つのトランジスタ群はT個のFETを含むので、一チップはR=ST個のFETを含む。先ほどの説明からいうと階層が一つ増え、ウエハからいうと三段階の階層(N=QR=QST)がある。
一つのトランジスタ群は複数(T)のFETを含むがドレイン電極、ソース電極、ゲート電極は一つに纏めてある。だから一つのチップにはR=STのFETが含まれ、ドレイン電極、ソース電極、ゲート電極はS個ある。
一つのチップに含まれるS個のトランジスタ群に番号を付す。例えば行列のように番号をふるようにしてもよい。(i,j)というように番号を付ける。これはi行j列目のトランジスタ群というような意味である。一つのチップに含まれるS個のトランジスタ群をそのままテストする。耐圧、電流、閾値、コンダクタンスなどである。S個のトランジスタ群があるから、S回のテストをする。横型であって電極は全て表面に露呈しているから片面から試験することができる。チップのまま試験するということが本発明の一つのポイントである。ここでトランジスタ群について合格品Gと不合格品Bに分かれる。合格、不合格の別をトランジスタ群について記憶させる。普通の手法なら不合格品は捨てるのであるが本発明はそうでなく不合格品は捨てない。それだけでなく合格品と不合格品に切り分ける事もしない。
そのようなS個のトランジスタ群を含むチップを、ドレイン集合電極、ソース集合電極、ゲート集合電極をプリントしたプリント基板Hに固定する。合格品のトランジスタ群のドレイン電極D、ソース電極S、ゲート電極Gと、プリント基板Hの集合電極をワイヤボンディングで接続する。合格品はg個あり、不合格品はb個あるのでワイヤボンディングするのはg個だけであり、S個でない。
このような手法で製造することにより大電流を流す事のできるトランジスタを、基板の欠陥の影響を最低限に押さえて製造することができる。それによってコスト低減することができる。
一般に、半導体基板の結晶欠陥によるチップ歩留まりは、
一般に、半導体基板の結晶欠陥によるチップ歩留まりは、
Y=exp(−D0A) (1)
によって評価することができる。ここでD0は基板の単位面積あたりの欠陥数、Aはチップ面積である。欠陥というのは転位(SiCでは現状で良いものでも105cm−2〜107cm−2)ではない。それよりももっと大きいものでFETとしての機能を阻止するようなものである。表裏面に渡る貫通欠陥でらせん転位の集合体でありマイクロパイプと呼ばれ、それがあると電極間が短絡しているようなものである。それはSiの場合には存在しないがSiCの場合は1cm2に1とか2とか、その程度の頻度で存在するものとする。
今、基板のマイクロパイプ数を1個/cm2としてチップ面積を1cm2とすると、その歩留まりは36%となる。チップ面積を0.15cm2とすると、歩留まりは88%までに向上する。チップ面積は小さければ小さい程、歩留まりは向上する。しかし反面、ボンディングのコストなどは上昇するという欠点がある。
本発明は式(1)のAをチップ面積と読んでしまうのではなくて、チップより一段階層が下であるトランジスタ群の面積として読む。一つのチップはS個のトランジスタ群を持ち、一つのトランジスタ群はT個のFETを持つのだから、積R=STが決まっていても、S、Tの値の選び方には自由度がある。そこでトランジスタ群の面積A、コスト(材料費、製造費)との間で最適化する。
ここで注意しなければならないことがある。本発明は、電流経路が表面から裏面へ結晶を貫通しない横型の構造であるということである。もしも縦型のデバイスであればウエハ内にたった1個の不合格素子(NG素子)があっても、それが他の全ての素子に悪影響があるから、その素子を切り離す必要がある。しかし電極が片面だけにある横型のデバイスであれば不合格素子は表面の電極に接続しなければ他の素子に悪影響は出ない。それが横型素子の利点の一つである。横型デバイスだから不合格素子非接続ということで済むのである。
ウエハ上に複数個製造されたトランジスタのうち特性良好のもののみを電極に接続し特性不良のものはそのままウエハに残し非接続とするので、切り出しに関するコスト、個別に実装するコストを削減することができる。
横型デバイスに本発明の実装方法を適用すると、マイクロパイプの影響を最小限に押さえることができる。
横型デバイスに本発明の実装方法を適用すると、マイクロパイプの影響を最小限に押さえることができる。
基板にマイクロパイプの多いワイドバンドギャップ半導体に対して本発明を適用することによってマイクロパイプの影響を最小限に押さえることができる。
不合格素子をウエハに残しており、不合格素子も含めた基板裏面を放熱板として利用することによって、放熱効率を高めることができる。基板裏面に絶縁処理をして放熱板を取り付けるとさらに効果的である。
電気自動車またはハイブリッド自動車などの駆動モータシステムに採用することによって出力が大きく、小型低コストの自動車を実現することができる。
このような実装方法で製造したトランジスタデバイスは使用する半導体の面積が大きくなる。チップ自体は小さい面積であるが、ウエハとしてパッケージに実装するために大きくなる。しかしデバイス面積が大きいということは放熱性が高まり、かえって好都合である。広いパッケージ自体が放熱板の役割を持つことになる。そのため自動車などに利用した場合、半導体素子の冷却機構をより単純化、簡素化することが可能になる。自動車などのモータ駆動システムの小型化、低コスト化に効果を奏する。
先ほどのチップ歩留まりの式Y=exp(−D0A)というのはチップ全体の面積Aについて歩留まりを与える。これはマイクロパイプ密度がD0(cm−2)であるとき面積Aにマイクロパイプが存在しない確率である。先述のように、良いものでもマイクロパイプ密度は1cm2に1とか2個とかいう程度のものである。普通は1cm2に10個程度存在する。だからチップ面積が1cm2の場合と、0.2cm2の場合で大きく変わる。しかし、それだけならAを小さくし無限小にするべきだという指針しか得られない。本発明はさらに一歩を進める。
一つのウエハ(面積W)に矩形のチップがQ個含まれるとする。ウエハを分割してからがチップなのであるが、ここではチップに分割する前のチップ分の面積という意味である。マイクロパイプがウエハ全体でn個あるとする。n/Qが1より大きいと平均して1チップに1以上のマイクロパイプがあることになり、どれもこれも不合格となってしまう。
それでn/Qが1より小さいとする。つまり一つのウエハから取れるチップ数Qの方がマイクロパイプ数nよりも多いという仮定である。m=n/Qがチップ当たりの平均マイクロパイプ数である。あるチップに一つのマイクロパイプが存在する確率はmに比例する。同じチップに2個のマイクロパイプが存在する確率はm2/2に比例する。分母の2は同じチップ内のマイクロパイプは区別できないから入ってくる。一般に一つのチップ内にk個のマイクロパイプが存在する確率はmk/k!に比例する。全体でn個のマイクロパイプがあるのだから、一つのチップにあるマイクロパイプの数は0、1、2、…、n個のいずれかである。
Σmk/k!=em (2)
である。これの逆数が比例定数を与える。つまり一つのチップにk個のマイクロパイプが存在する確率Pkは
Pk=e−mmk/k! (3)
である。マイクロパイプ密度をD0とすると、それはウエハ面積Wでマイクロパイプ数nを割ったものである(D0=n/W)。ウエハ面積Wはチップ面積Aとチップ数Qを掛けたものである(W=AQ)。
m=n/Q=nA/QA=nA/W=D0A (4)
1チップに一つでもマイクロパイプが存在すると、それは不良品である。マイクロパイプ数kが0である確率はk=0とおいて、
P0=e−m=exp(−D0A) (5)
となる。これが上に述べた歩留まりの式である。mは1チップに含まれる平均マイクロパイプ数m=D0A=n/Qである。歩留まりだけを考えるとAが無限小であるのが最も良いことになる。それは無限小のチップを意味し無限小のデバイスでは所望の電流を得ることができない。
ここでは面積Aをチップの面積ではなくて、それより1階層低いトランジスタ群の面積であるとする。1チップはSトランジスタ群よりなり、1トランジスタ群はT個のFETを含む。だから1チップのFETの数NはN=STである。これは定数である。チップの面積はUとして一定だとしても、トランジスタ群の分け方によって、トランジスタ群の面積Aは変わる。トランジスタ群の面積AはT個のFETの面積である。だから変数をTにしても面積Aにしても良いのであるが、ここではAを変数として計算を進めることにする。
U=SA(一定) (6)
である。個々のトランジスタ群が合格品である確率はP0である。単位面積当たりに流せる電流をiとすると、チップ当たりの全電流Jは、
J=iASP0=iASexp(−D0A)=iUexp(−D0A) (7)
である。チップ当たりの製造コストCは、トランジスタ群への分割数によらない定数hと、分割数Sに比例する部分kSの和となる。
C=h+kS (8)
全電流JをコストCで割った商J/Cの最大を与えるものが最も良好な分割数Sを与えるわけである。
もしも分割数Sによらず(k=0)コストが定数分hだけ(C=h)であれば、Aが無限小(A→0)が最適だということになる。
反対にもしも定数分hが0であって、コストCが分割数Sに比例する(C=kS)のであれば、A=1/D0であるときに最適だということになる。つまりトランジスタ群面積Aは単位面積あたりのマイクロパイプ数の逆数の時が最適である。それはトランジスタ群一つ当たりの平均マイクロパイプ数が1であるときに最適ということである。hもkの有限の値である場合は、J/C=fを最大にするトランジスタ群面積Aの最適値が、1/D0と無限大の間に存在する。
これをSに関して微分して
これを0にする(df/dS=0)Sの値を求める必要がある。これは
S=(1/2)[D0U+{D0 2U2+(4D0Uh/k)}1/2] (11)
という解をもつ。トランジスタ群の最適分割数Sがこうなるということである。トランジスタ群の最適面積Aに直して表現すると、
A=(k/2h)[{U2+(4Uh/kD0)}1/2−U] (12)
というわけである。これがSiC基板のマイクロパイプ密度D0に対する最適の分割数Sとトランジスタ群面積を与える。
初めから1チップの大きさU=SAとFET総数R=STがわかっているのであるから、最適S、Aを決めるとトランジスタ群のサイズが決まる。それはどう最適かというと、電流/コストが最大だという意味で最適なわけである。しかし常に電流/コスト比が最大のものが最適だとは限らない。設計の目的によっては、電流2/コスト比が最大のものが良いというような電流重視型の基準もありうる。あるいはコストを重視して電流/コスト2の比が最大のものが良いというようなコスト重視型の基準もありうる。そのような場合でもS、Aの最適値を微分計算によって求めることができる。
さて、与えられた基板のマイクロパイプ密度D0に対して、最適値Sがそのようにして分かったとする。その値は端数のある数である。Sは分割数であるから整数でなければならないし、R=STであるべきなので、1チップのFET数Rの約数であることが必要である。1チップのFET数Rを多数の約数をもつような数として選ぶことは可能である。だから式(11)、(12)のような計算で求められた端数があるから、それに直近であるRの約数として最適のSを決めることができる。それが製造可能なSの最適値だということになる。
そのようにして、トランジスタ群の数S、面積Aを決める。R/S=Tによって一つのトランジスタ群が含むFETの数Tもわかる。面積AにT個のFETを分布させ一つのドレイン電極、ソース電極、ゲート電極をもつものが一つのトランジスタ群である。S個のトランジスタ群が縦横に並んでいるものが一つのチップである。一チップはR=ST個のFET、SAの面積をもつ。
それはどういうものかというと、S個のトランジスタ群のうち幾つかは合格であるが、幾つかは不合格である。トランジスタ群の内部に一つでもマイクロパイプがあると、それは不合格である。面積A内においてマイクロパイプが0である確率はexp(−D0A)である。この値自体はAが無限小で1となり、1に近付けるには小さいAが良いのであるがコストを考えるとそうでもない。コストも考えに入れた時の最適のAが選ばれているから、1チップ上には、それに対応する比率で合格、不合格のトランジスタ群が存在する。本発明は不合格トランジスタ群も残しておき、合格のトランジスタ群だけドレイン集合電極、ソース集合電極、ゲート集合電極にワイヤボンディングなどで接続する、ということである。不合格のトランジスタ群は電極に接続しないから、マイクロパイプによって表裏面が短絡していても、それが他のトランジスタ群に悪影響を及ぼすというようなことはない。
不合格トランジスタ群の存在によってチップの面積が増え、放熱性が向上するという利点がある。それに不合格品を切り出さないのだから、切り出し分離などの工数を大幅に節減することができる。それもコストを減少させる効果がある。
図1によって本発明の実施例を説明する。
プリント基板Hの上に、ドレイン集合電極、ゲート集合電極、ソース集合電極が形成されている。それらは印刷や蒸着などでプリント基板の上に形成されるが基板の端部からリードが出ている。そのような基板Hに本発明の、多数のFET、複数のトランジスタ群を保有するFETデバイスチップが取り付けられる。デバイスチップにはS個のトランジスタ群があり、すでにテスト済みであり、どのトランジスタ群が合格で、どれが不合格であるかということは分かっている。合格のトランジスタ群だけについて、ドレイン電極、ソース電極、ゲート電極を、ドレイン集合電極、ソース集合電極、ゲート集合電極に接続する。図1では5行4列のトランジスタ群S=5×4=20が図示されているが、これに限らない。もっと多いこともあるし、もっと少ないこともある。一つ一つのトランジスタ群は複数のFETをもっている。FETは接合型(J−FET)でも良いし、MOS型FETでもよい。
プリント基板Hの上に、ドレイン集合電極、ゲート集合電極、ソース集合電極が形成されている。それらは印刷や蒸着などでプリント基板の上に形成されるが基板の端部からリードが出ている。そのような基板Hに本発明の、多数のFET、複数のトランジスタ群を保有するFETデバイスチップが取り付けられる。デバイスチップにはS個のトランジスタ群があり、すでにテスト済みであり、どのトランジスタ群が合格で、どれが不合格であるかということは分かっている。合格のトランジスタ群だけについて、ドレイン電極、ソース電極、ゲート電極を、ドレイン集合電極、ソース集合電極、ゲート集合電極に接続する。図1では5行4列のトランジスタ群S=5×4=20が図示されているが、これに限らない。もっと多いこともあるし、もっと少ないこともある。一つ一つのトランジスタ群は複数のFETをもっている。FETは接合型(J−FET)でも良いし、MOS型FETでもよい。
この例では、2行1列目、3行3列目、4行3列目のトランジスタ群が不合格である(NG)。不合格のトランジスタ群についてはワイヤボンディングしないで、そのままとしておく。合格のトランジスタ群の電極だけをそれぞれの集合電極と接続する。ワイヤボンディングは個々の電極対集合電極の1対1とは限らず、図1のように隣接トランジスタ群の電極同士で接続するようにしてもよい。
これは3つのトランジスタ群が不合格であるが、それはこのチップ面積(SA)に3つ以上のマイクロパイプが存在したということである。マイクロパイプが3つでそれぞれ2行1列目、3行3列目、4行3列目のトランジスタ群に1つずつ分布しているという可能性もある。マイクロパイプが4つで、どれかが2つのマイクロパイプをもっているということもある。
これは3つのトランジスタ群が不合格であるが、それはこのチップ面積(SA)に3つ以上のマイクロパイプが存在したということである。マイクロパイプが3つでそれぞれ2行1列目、3行3列目、4行3列目のトランジスタ群に1つずつ分布しているという可能性もある。マイクロパイプが4つで、どれかが2つのマイクロパイプをもっているということもある。
もしも、このチップの全体を一つのトランジスタ群としていたら、マイクロパイプが3つ以上チップ内にあるのだから、そのトランジスタ群は全体として不合格となり、そのチップの全体が無駄になっている。しかし本発明はチップの全体を一つのトランジスタ群としないで、S個のトランジスタ群に分割している。チップ面にマイクロパイプが3つしかないとすると、1チップをS個に分割すると、不合格のトランジスタ群は3つ以下であり、S−3のトランジスタ群は合格品でありうる。つまりそれは従来法だと無駄になったチップを有効に生かして使うことができるということである。
Siウエハのように成熟した製造技術があってウエハ上にマイクロパイプが0であるとすればそのような工夫は無用であるが、SiCウエハのように技術が未熟でまだマイクロパイプがウエハの上に数多く存在するものには本発明は有用である。
本発明のSiC−FETをハイブリッド自動車のモータ駆動用の半導体パワー素子として用いることができる。SiC半導体はSiに比べて耐熱性に優れ250℃程度の高温でも耐えるので、放熱機構が簡素化される。それに本発明は初めから発熱しない(不合格トランジスタ群)がチップ内にいくつかあるので、それが放熱にも寄与する。不合格トランジスタを残すのは放熱性を高める意味から効果的である。
本発明のSiC−FETをハイブリッド自動車のモータ駆動用の半導体パワー素子として用いることができる。SiC半導体はSiに比べて耐熱性に優れ250℃程度の高温でも耐えるので、放熱機構が簡素化される。それに本発明は初めから発熱しない(不合格トランジスタ群)がチップ内にいくつかあるので、それが放熱にも寄与する。不合格トランジスタを残すのは放熱性を高める意味から効果的である。
基板のマイクロパイプ密度D0が予めわかって初めて最適のSを決め、Aを決めてデバイスを作製するのであるが、できたチップの上のトランジスタ群の内どれだけ不合格があるのか?ということはわからない。exp(−D0A)の確率で合格品が存在するのであるが、それはあくまで確率であって、実際には予めわからないことである。n個のマイクロパイプがあるとして、それが平等にトランジスタ群に分配されると、n個の不合格、(S−n)個の合格品が存在する筈であるが、必ずしもそうでない。2つのマイクロパイプが一つのトランジスタ群にあると、n−1の不合格、(S−n+1)の合格品となる。一般に(n−k)の不合格、(S−n+k)の合格品が出る確率は{(D0A)k/k!}exp(−D0A)によって与えられるが、それはあくまで確率であって実際にどうなるのかは作ってみないと分からない。すると全電流Jがばらついてしまう。しかし、それはやむを得ないことであって、本発明のコスト低減、基板の有効利用という利点がそれを補って余りある。
Claims (5)
- トランジスタまたはダイオードを複数個含む半導体能動素子を製造する際に、半導体結晶材料からなる一枚のチップの上面に全ての電極をもつ複数の単位素子からなる複数の能動素子群を製造するか、あるいは半導体結晶材料からなる一枚のウエハの上面に全ての電極をもつ複数の単位素子からなる複数の能動素子群を含む複数のチップ分の能動素子群を製造し、個々のチップに切り出して、チップ内のそれぞれの能動素子群の動作特性を、チップのままで個別に試験し、試験で不合格になった能動素子群を切り取ることなくチップ上に維持し、チップをパッケージに固定し、試験で合格になった能動素子群の電極のみをパッケージの外部電極端子に接続することを特徴とする半導体の実装方法。
- 一つのチップの面積をU、チップのマイクロパイプ密度をD0とし、一つのチップがR個の単位FETあるいはダイオードを含み、チップ製作のコストがチップ分割数Sに比例する部分kSと、分割数Sによらない部分hとよりなる場合、チップの能動素子群への分割数Sを、
(1/2)[D0U+{D0 2U2+(4D0Uh/k)}1/2]
の値に最も近いRの約数とすることを特徴とする請求項1に記載の半導体の実装方法。 - 半導体材料がSiCあるいはGaNであることを特徴とする請求項1に記載の半導体の実装方法。
- チップの裏面を放熱板として利用し、あるいは裏面を絶縁処理して放熱板に接合して放熱するようにしたことを特徴とする請求項1に記載の半導体の実装方法。
- SiCあるいはGaN結晶材料からなる一つのチップの上面に全ての電極をもつ複数の単位素子からなる複数の能動素子群を製造し、その能動素子群の動作特性をチップのままで個別に試験し、試験で不合格になった能動素子群を切り取ることなくチップ上に維持し、試験で合格になった能動素子群のみを外部端子に接続することによって作製された半導体能動素子を利用したモータ駆動装置、電圧変換装置の両方もしくは何れか一方を搭載したことを特徴とする自動車モータ駆動システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004123614A JP2005310925A (ja) | 2004-04-20 | 2004-04-20 | 半導体の実装方法および自動車モータ駆動システム |
Applications Claiming Priority (1)
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Publications (1)
Publication Number | Publication Date |
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JP2005310925A true JP2005310925A (ja) | 2005-11-04 |
Family
ID=35439364
Family Applications (1)
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JP2004123614A Pending JP2005310925A (ja) | 2004-04-20 | 2004-04-20 | 半導体の実装方法および自動車モータ駆動システム |
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Country | Link |
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JP (1) | JP2005310925A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7671465B2 (en) | 2006-03-20 | 2010-03-02 | Hitachi, Ltd. | Power semiconductor module |
US9583468B2 (en) | 2013-12-26 | 2017-02-28 | Toyoda Gosei Co., Ltd. | Light-emitting part and light-emitting apparatus, and production methods therefor |
-
2004
- 2004-04-20 JP JP2004123614A patent/JP2005310925A/ja active Pending
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US7671465B2 (en) | 2006-03-20 | 2010-03-02 | Hitachi, Ltd. | Power semiconductor module |
US9583468B2 (en) | 2013-12-26 | 2017-02-28 | Toyoda Gosei Co., Ltd. | Light-emitting part and light-emitting apparatus, and production methods therefor |
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