JP2005294321A - 積層回路材料 - Google Patents
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Abstract
【解決手段】単一元素からなる原子層が単層若しくは複数層で構成する導体層と、導体層を構成する元素同士間の原子間結合よりもより安定な結合を形成する単一又は復数の元素からなる原子層が単層若しくは複数層で構成する拘束層とからなり、前記導体層と拘束層の原子同士が原子的整合状態(ヘテロ構造)で積層することを特徴とする回路材料の電気抵抗低下方法。
【選択図】図2
Description
また、プリント配線基板上においては、表面粗度の小さい銅箔を張り付けた後にエッチングによってパタンニングしたり、リソグラフによってパタンを構成したのち、めっきによって回路が形成されたりしている。
しかしながら、基板の材質が半導体である場合には、基板の抵抗値が低くリーク分が存在し、線路インピーダンスを設計値通りにできないために、数GHz以上の超高周波信号や数Gビット/秒以上の超高速信号を伝送しようとする場合、信号伝送線路よりの放射、反射などが多く、また伝送損失も極めて大きくなるなどの問題点が生じる。又、同一基板上に複数の信号伝送線路を形成した場合に、信号伝送線路の相互間のアイソレーションも悪化するという問題点もある。
{(dm−αdc)2/(dm)2}1/2<0.07 (1)
ここで、αは1、2、3のいずれかの値である。αが大きくなるほど界面転位が入りやすくなり、αが4を越えると平滑な界面が得られなくなる。
拘束層の総数は、導体層の比抵抗値自体には影響を及ぼさないが、金属層に対する拘束層の割合が大きくなると、薄膜あたりの比抵抗値の値は増加するので、拘束層に対する導体層の原子層比率は大きくすることが望ましいが、導体層の比率が高くなりすぎると、逆に拘束層のフォノン散乱抑制効果が不十分となり比抵抗値が増加するため、拘束層と導体層の比率は、適宜設計する必要がある。拘束層を設けない場合は、導体層内の電子はフォノン散乱を受け、高い抵抗値となる。
拘束層として用いる単一原子層又は化合物層の原子間隔をそれぞれ積層する導体層の原子間隔に近い方が望ましく、導体層の種類に応じて、規定する必要がる。導体層と拘束層の最隣接原子間距離の差が広がると、拘束層に整合に導体層の金属層が生成しなくなったり、導体層の金属層に転位が生じ、フォノンの非弾性散乱が起こりやすくなるためのである。
つまり、拘束層は、拘束層が導体層より安定な結合を有することと、導体層と拘束層の原子間隔が小さく両者のミスフィットひずみが小さいことの2つの要件を満足することが必要である。
図1(a)は、L12構造を有するCu3Pd化合物、CuAu化合物等の場合である。例えば、導体層がCuの場合は、Cu3Pd化合物が望ましく、導体層がAlの場合はAl3Zr化合物が望ましい。この場合、Cu3Pd化合物の格子定数は0.3676nmで、これと積層するCu導体層の格子定数は0.3615nmである。又、Al3Zr化合物の格子定数は0.4093nmで、Al導体層の格子定数は0.405nmである。L10構造の代表例としては、CuAu、CuPtがあり、その格子定数は、0.3972nm、0.3777nmであり、Cu導体層に近い値を示す。さらに、面心構造を有するL11構造の化合物も適宜用いることができるが、この場合にも、導体層と化合物層の格子定数との関係から、ミスフィットひずみの大きさと導体層と拘束層の結合状態の安定性を考慮して候補を選定することになる。
導体層をCuとした場合、その他のCu3Pd,CuPt,PtV3等の化合物やAu、Pt,Ru,W,Zrの単一元素化合物の結合状態はCu同士の場合より安定であることも簡便な計算により確認できる。
分子線エピタキシ法により、表2に示す導体層と拘束層の組合せで表面方位(100)のSi単結晶基板上に拘束層としてCu3Pt化合物を3原子層生成し、その上に導体層としてCuを2原子層、3原子層、4原子層及び10原子層分生成した。これらのCu層の表面方位は(100)である。これらのCu層の上に、更にCu3Pd化合物を3原子層分生成させて幅0.1mm、長さ3mmの薄膜積層材である本発明例のNo.1〜3、比較例のNo.20を作製した。図2は、本実施例において作成した本発明例のNo.1、No.2の薄膜積層材の内、導体層としてCuを2原子層、3原子層積層した場合を示す。
これらの薄膜積層材を用い、室温並びに77Kで、直流電気抵抗値を直流4端子法により測定した。直流電気抵抗値は室温、77Kでの導体層断面積当りの比抵抗値ρc(μΩcm)、薄膜断面積当りの比抵抗値ρtf(μΩcm)として求めた。その結果を表2に記す。
次に、拘束層に用いる化合物層の相違による比抵抗値の違いを求めた。実施例1と同様の方法で、表面方位(100)の別々のSi単結晶基板上にCuPt、CuAu、Cu3Pdの3種類の化合物層を3原子層形成し、さらに各々のSi基板上に形成した化合物層の上にCu層を3原子層生成した、その上にSi基板上に形成した化合物層と同じ化合物層を3原子層分生成し、寸法幅0.1mm×長さ3mmの本発明例No.4〜No.6の薄膜積層材を作製した。図3は、実施例2で作製した化合物層にCuPt層を使用した本発明例No.5の薄膜積層材を示す。
作製した薄膜積層材の直流抵抗値を実施例1と同様の方法で測定し、薄膜積層材断面積当り及び導体層断面積当りの比抵抗値に換算して求めた。その結果を表3に示す。なお、表3の本発明例No.4のCu3Pdを拘束層とした試料、並びに比較例No.25の拘束層がない試料は、それぞれ先の実施例1で求めた表2の本発明例No.2、比較例No.23のデータを引用した。
この理由は、本発明例No.6に示す導体層と拘束層のミスフィットが9.0%と大きい拘束層をCuAu層で構成した場合、界面に転位が導入されるために拘束層をCu3Pdで構成した本発明例No.4や拘束層をCuPtで構成した本発明例No.5のミスフィットが小さく界面転位が存在しない場合に比べて、界面転位による自由電子の散乱が誘発された結果少し高めの比抵抗値を示す。比較例のNo.25は拘束層が存在しないため、自由電子によるフォノン散乱の抑制効果が存在しないために、比抵抗値は最も悪い結果となった。
実施例1、実施例2では、表面方位が(100)面の結果を示したが、ここでは表面方位が(111)面である導体層をSi基板上に形成した薄膜の電気抵抗の測定結果を示す。導体層の表面方位が(111)面となるように、Si単結晶基板の方位が(111)面のものを用意し、その上に拘束層―導電層―拘束層の順に膜形成を行った。
具体的には、実施例1と同様な方法で、表面方位(111)のSi単結晶基板上に3原子層からなるPtV3化合物層を3原子層生成し、その上にCuを3原子層分生成させたところ、Cu層の表面方位は(111)となった。その上に更にPtV3化合物を3原子層生成させ、幅0.1mm、長さ3mmの本発明例No.7の薄膜積層材を作製した。
図4には、このPtV3化合物層によりCu層を挟んで積層した場合の薄膜積層材を示す。
作製した薄膜積層材の直流抵抗値を実施例1と同様の方法で測定し、薄膜積層材断面積当り及び導体層断面積当りの比抵抗値を求めた。その結果を表4に記す。
Si基板上に形成する拘束層と導体層の組合せにおいて、導体層にCu以外の元素を用いた場合の結果を示す。尚、ここでは、拘束層と導体層はともに構成元素に共通する元素(同一元素)を含むが、必ずしも両層の構成元素に共通する元素を含む必要はない。ただし、拘束層と導体層が共通元素を含む場合は、導体層の電子軌道が安定するメリットがあるため、ここでは、拘束層と導体層に共通する元素を含む場合を示す。
実施例1と同様の方法で表面方位(100)のSi単結晶基板上に、拘束層としてAg3In、Al3Zr、AuV3の3種類の化合物層を3原子層生成し、その上にそれぞれAg、Al、Auからなる導体層を3原子層分生成し、その上に更に、先の拘束層と同じ化合物層を拘束層として3原子層分生成して幅0.1mm、長さ3mmの本発明例No.8〜No.10の薄膜積層材を作製した。比較例として拘束層を設けず導体層のみを3原子層設けた薄膜積層材を比較例No.26〜No.28として作製した。
作製した薄膜積層材の直流抵抗値を実施例1と同様の方法で測定し、薄膜積層材断面積当り及び導体層断面積当りの比抵抗値を求めた。その結果を表5に示す。
実施例5は、Si基板上に、拘束層と導体層の積層構造を複数回積層した場合の例を示す。表面方位(100)のSi単結晶基板上にPt層を拘束層として単原子層成長させた後に、導体層であるCu層を単原子積層して、更に拘束層のPt層と導体層のCu層を交互に各5層形成した後に、その上に拘束層のPt層を1原子層分形成して、Pt層6層、Cu層5層からなる幅0.1mm、長さ3mmの本発明例No.11の薄膜積層材を作製した。
作製した薄膜積層材の直流抵抗値を実施例1と同様の方法で測定し、薄膜積層材断面積当り及び導体層断面積当りの比抵抗値を求めた。その結果を表6に示す。
2 絶縁膜
3 金属薄膜線路
4 金属薄膜接地層
5 ベースメタル層
6 Cu配線層
7 Cu拡散防止絶縁層
Claims (9)
- 単一元素からなる原子層が単層若しくは複数層で構成する導体層と、導体層を構成する元素同士間の原子間結合よりもより安定な結合を形成する単一又は複数の元素からなる原子層が単層若しくは複数層で構成する拘束層とからなり、前記導体層と拘束層の原子同士が原子的整合状態(ヘテロ構造)で積層することを特徴とする回路材料の電気抵抗低下方法。
- 単一元素からなる原子層が単層若しくは複数層で構成する導体層と、導体層を構成する元素同士間の原子間結合よりもより安定な結合を形成する単一又は複数の元素からなる原子層が単層若しくは複数層で構成する拘束層とからなり、前記導体層と拘束層の原子同士が原子的整合状態(ヘテロ構造)で積層した導電性に優れた積層構造を基板上に積層したことを特徴とする積層回路材料。
- 前記拘束層と導体層を拘束層が最外層となるように両者を交合に積層した構造からなる積層構造を基板上に積層した回路材料であって、拘束層と導体層とが原子的整合状態で積層されていることを特徴とする請求項2に記載の積層回路材料。
- 前記導体層と拘束層からなる回路材料において、その構造が拘束層/導体層/拘束層の3層構造、若しくは更に拘束層の面上に導体層/拘束層の2層構造を一回乃至複数回繰返し積層した構造からなる積層構造を基板上に積層した回路材料であって、拘束層と導体層並びに導体層と拘束層とが原子的整合状態で積層されていることを特徴とする請求項2、請求項3に記載の積層回路材料。
- 前記導体層がCu、Au、Ag、Alのいずれかの元素から構成され、前記拘束層が、前記導体層の格子定数に近い格子定数を有する単一乃至複数の元素からなる結晶構造であることを特徴とする請求項2乃至請求項4に記載の積層回路材料。
- 前記導体層が面心構造を基本構造とする結晶構造であることを特徴とする請求項2乃至請求項4に記載の積層回路材料。
- 前記拘束層が単原子層若しくは複数原子層からなるCu3Pd,CuPt,CuAu、PtV3、Ag3In,Al3Zr、AuV3から選択された少なくとも一つ以上の化合物層からなることを特徴とする請求項2乃至請求項6に記載の積層回路材料。
- 前記拘束層及び前記表面層の両者の表面方位が(100)方位又は(111)方位のどちらかの方位を有することを特徴とする請求項2乃至請求項7に記載の積層回路材料。
- 前記拘束層の最隣接原子間隔dmと前記導体層の最隣接原子間隔dcが以下の関係式(1)を満たすことを特徴とする請求項2乃至請求項6及び請求項8に記載の積層回路材料。
{(dm−αdc)2/(dm)2}1/2<0.09 (1)
ここで、αは、1、2、3のいずれかの値である。
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