JP2005294300A - Non-single crystal transistor integrated circuit and manufacturing method thereof - Google Patents
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Abstract
【課題】更に多機能化した非単結晶トランジスタ集積回路及びその製造方法を提供する。
【解決手段】先ず、高分子フィルム1に、スルーホール加工を施す。このように形成された孔を通じて、表裏面の電極2,3に電気的な導通をとる。次に、ゲート絶縁膜5を塗布し、オーブンで硬化させる。その後、ポリイミドの一部を剥離し、ビアを形成するための準備をする。さらに、有機半導体層6を、蒸着法などで形成する。この蒸着の際に、メタルマスクを用いることによって、必要な箇所だけに有機半導体層6を形成し、素子分離を行う。最後に、ソース電極7及びドレイン電極8を形成して有機トランジスタ9を完成させる。このようにして有機トランジスタ9の集積回路を形成した後、有機トランジスタ9の集積回路を有するN枚(Nは2以上の自然数。図1の場合、3)のシート10を重ねて貼り合わせる。
【選択図】図1A non-single-crystal transistor integrated circuit having more functions and a manufacturing method thereof are provided.
First, through-hole processing is performed on a polymer film. Through the holes formed in this way, electrical conduction is established between the electrodes 2 and 3 on the front and back surfaces. Next, the gate insulating film 5 is applied and cured in an oven. Thereafter, a part of the polyimide is peeled off and preparation for forming a via is made. Furthermore, the organic semiconductor layer 6 is formed by a vapor deposition method or the like. At the time of this vapor deposition, by using a metal mask, the organic semiconductor layer 6 is formed only in a necessary portion, and element isolation is performed. Finally, the source electrode 7 and the drain electrode 8 are formed to complete the organic transistor 9. After forming the integrated circuit of the organic transistor 9 in this way, N sheets (N is a natural number of 2 or more, 3 in FIG. 1) having the integrated circuit of the organic transistor 9 are laminated and bonded together.
[Selection] Figure 1
Description
本発明は、多結晶シリコントランジスタ、アモルファスシリコントランジスタ、有機トランジスタ等の非単結晶トランジスタ集積回路及びその製造方法に関する。 The present invention relates to a non-single-crystal transistor integrated circuit such as a polycrystalline silicon transistor, an amorphous silicon transistor, or an organic transistor, and a manufacturing method thereof.
近年、シリコンなどの単結晶トランジスタでは実現困難な機能(例えば、大面積化及び機械的なフレキシビリティの確保)を実現するために、有機トランジスタのような非単結晶トランジスタを用いた集積回路が注目されている。
かかる非単結晶トランジスタの高機能化の要望が更に高くなる傾向にあり、特に、以下の機能を有することが所望されている。
(1)非単結晶トランジスタの占有面積の縮小。
(2)高精度での圧力の検出。
(3)高精度での歪の検出。
(4)フォトディテクタにおける容易な白黒の判別。
(5)解像度の向上。
(6)非結晶トランジスタの機械的な衝撃や圧力からの保護。
(7)非結晶トランジスタの動作速度の向上。
The demand for higher functionality of such non-single-crystal transistors tends to increase further, and in particular, it is desired to have the following functions.
(1) Reduction of the area occupied by non-single-crystal transistors.
(2) Pressure detection with high accuracy.
(3) Highly accurate distortion detection.
(4) Easy black and white discrimination in the photo detector.
(5) Improvement of resolution.
(6) Protection of amorphous transistors from mechanical shock and pressure.
(7) Improvement of the operation speed of the amorphous transistor.
本発明の目的は、更に高機能化した非単結晶トランジスタ集積回路及びその製造方法を提供することである。 An object of the present invention is to provide a non-single-crystal transistor integrated circuit with higher functionality and a method for manufacturing the same.
本発明による非単結晶トランジスタ集積回路の製造方法は、
高分子フィルムにスルーホールを形成するステップと、
前記スルーホールを通じて、前記高分子フィルムの両面を電気的に接続するステップと、
前記高分子フィルムの一方の面に非単結晶トランジスタを設けるステップと、
前記非単結晶トランジスタが形成された高分子フィルムを、縦方向にN層(Nを2以上の自然数とする。)重ね合わせ、前記スルーホールを通じて各高分子フィルムの非単結晶トランジスタを電気的に接続するステップとを具えることを特徴とする。
A non-single crystal transistor integrated circuit manufacturing method according to the present invention includes:
Forming a through hole in the polymer film; and
Electrically connecting both sides of the polymer film through the through hole;
Providing a non-single crystal transistor on one side of the polymer film;
The polymer film on which the non-single-crystal transistor is formed is stacked in the vertical direction with N layers (N is a natural number of 2 or more), and the non-single-crystal transistor of each polymer film is electrically connected through the through hole. And a connecting step.
本発明による非単結晶トランジスタ集積回路(以後、「第1の非単結晶トランジスタ集積回路」という。)は、
縦方向にN層(Nを2以上の自然数とする。)重ね合わせた高分子フィルムを具え、
前記高分子フィルムの各々について、一方の面に単結晶トランジスタが設けられるともに、両面を電気的に接続するためのスルーホールが形成され、前記スルーホールを通じて各高分子フィルムの単結晶トランジスタを電気的に接続したことを特徴とする。
The non-single-crystal transistor integrated circuit according to the present invention (hereinafter referred to as “first non-single-crystal transistor integrated circuit”)
Comprising a polymer film in which N layers (N is a natural number of 2 or more) superimposed in the vertical direction;
For each of the polymer films, a single crystal transistor is provided on one surface, and a through hole for electrically connecting both surfaces is formed, and the single crystal transistor of each polymer film is electrically connected through the through hole. It is characterized by being connected to.
本発明による他の非単結晶トランジスタ集積回路(以後、「第2の非単結晶トランジスタ集積回路」という。)は、
第1の高分子フィルムと、
前記高分子フィルムに設けられた共通電極と、
前記共通電極に設けられた誘電体と、
前記誘電体に設けられた第2の高分子フィルムと、
前記第2の高分子フィルムに設けられ、圧力が加えられた際に、前記誘電体の厚さの変化量を容量の変化として読み出す圧力センサと、
前記第2の高分子フィルムに設けられ、前記圧力センサを読み出すための非単結晶トランジスタとを具えることを特徴とする。
Another non-single-crystal transistor integrated circuit according to the present invention (hereinafter referred to as “second non-single-crystal transistor integrated circuit”)
A first polymer film;
A common electrode provided on the polymer film;
A dielectric provided on the common electrode;
A second polymer film provided on the dielectric;
A pressure sensor that is provided on the second polymer film and reads a change in thickness of the dielectric as a change in capacitance when pressure is applied;
And a non-single-crystal transistor provided on the second polymer film for reading out the pressure sensor.
本発明による他の非単結晶トランジスタ集積回路(以後、「第3の非単結晶トランジスタ集積回路」という。)は、
第1の高分子フィルムと、
前記高分子フィルムに設けられた共通電極と、
前記共通電極に設けられた圧電性高分子材料と、
前記誘電体に設けられた第2の高分子フィルムと、
前記第2の高分子フィルムに設けられ、圧力が加えられ又は折り曲げ変形された際に、前記圧電性高分子材料の変形量を歪として読み出す歪センサと、
前記第2の高分子フィルムに設けられ、前記歪センサを読み出すための非単結晶トランジスタとを具えることを特徴とする。
Another non-single-crystal transistor integrated circuit according to the present invention (hereinafter referred to as “third non-single-crystal transistor integrated circuit”)
A first polymer film;
A common electrode provided on the polymer film;
A piezoelectric polymer material provided on the common electrode;
A second polymer film provided on the dielectric;
A strain sensor that is provided on the second polymer film, and reads a deformation amount of the piezoelectric polymer material as a strain when pressure is applied or bending deformation;
A non-single-crystal transistor for reading out the strain sensor is provided on the second polymer film.
本発明による他の非単結晶トランジスタ集積回路(以後、「第4の非単結晶トランジスタ集積回路」という。)は、
開口部及び遮光部を有する透明高分子フィルムと、
前記遮光部に設けられた電極と、
前記電極に設けられた第1の型の非単結晶材料層と、
前記第1の型の非単結晶材料層に設けられた第2の型の非単結晶材料層と、
前記第2の型の非単結晶材料層に設けられた透明電極と、
前記透明電極に設けられた高分子フィルムと、
前記高分子フィルムに設けられ、前記透明電極と電気的に接続した非単結晶トランジスタとを具えることを特徴とする。
Another non-single-crystal transistor integrated circuit according to the present invention (hereinafter referred to as “fourth non-single-crystal transistor integrated circuit”)
A transparent polymer film having an opening and a light shielding part;
An electrode provided in the light shielding portion;
A first-type non-single-crystal material layer provided on the electrode;
A second type non-single crystal material layer provided on the first type non-single crystal material layer;
A transparent electrode provided on the second-type non-single-crystal material layer;
A polymer film provided on the transparent electrode;
A non-single-crystal transistor provided on the polymer film and electrically connected to the transparent electrode.
本発明による他の非単結晶トランジスタ集積回路(以後、「第5の非単結晶トランジスタ集積回路」という。)は、
m行n列(m,nを共に2以上の自然数とする。)のセルのアレイと、
前記アレイの秒及び/又は列を選択する手段とを具え、
これらセルの各々が、所定の物理量及び又は科学的特性を検出する検出手段と、そのセンサに接続された、スイッチング機能を有する非単結晶トランジスタとを有し、
前記セルのアレイを、所定の単位ごとに粗くスキャンし、応答があった場合のみ後に細かく読み出すように構成したことを特徴とする。
Another non-single-crystal transistor integrated circuit according to the present invention (hereinafter referred to as “fifth non-single-crystal transistor integrated circuit”)
an array of cells in m rows and n columns (both m and n are natural numbers greater than or equal to 2);
Means for selecting seconds and / or columns of the array;
Each of these cells has detection means for detecting a predetermined physical quantity and / or scientific characteristic, and a non-single crystal transistor having a switching function connected to the sensor,
The cell array is roughly scanned every predetermined unit, and only when there is a response, the cell array is read out later.
本発明による他の非単結晶トランジスタ集積回路(以後、「第6の非単結晶トランジスタ集積回路」という。)は、
高分子フィルムと、
前記高分子フィルムの一方の面に設けられた非単結晶トランジスタと、
前記非単結晶トランジスタを保護するための保護膜とを具えることを特徴とする。
Another non-single-crystal transistor integrated circuit according to the present invention (hereinafter referred to as “sixth non-single-crystal transistor integrated circuit”)
A polymer film,
A non-single-crystal transistor provided on one surface of the polymer film;
And a protective film for protecting the non-single-crystal transistor.
本発明による他の非単結晶トランジスタ集積回路(以後、「第7の非単結晶トランジスタ集積回路」という。)は、
高分子フィルムと、
前記高分子フィルムの一方の面に設けられた非単結晶トランジスタとを具え、
前記非単結晶トランジスタが、
ゲート電極と、
チャネル部分の厚さをそれ以外の部分に比べて小さくしたゲート絶縁膜と、
前記チャネル部分に対応する箇所に設けられた非単結晶材料と、
前記非単結晶材料に電気的に接続するように、前記ゲート絶縁膜に設けられたソース電極及びドレイン電極とを有することを特徴とする。
Another non-single-crystal transistor integrated circuit according to the present invention (hereinafter referred to as “seventh non-single-crystal transistor integrated circuit”)
A polymer film,
Comprising a non-single-crystal transistor provided on one side of the polymer film,
The non-single-crystal transistor is
A gate electrode;
A gate insulating film in which the thickness of the channel portion is smaller than the other portions,
A non-single crystal material provided at a location corresponding to the channel portion;
It has a source electrode and a drain electrode provided on the gate insulating film so as to be electrically connected to the non-single crystal material.
本発明のうちの非単結晶トランジスタ集積回路の製造方法によれば、高分子フィルムにスルーホールを形成し、スルーホールを通じて、高分子フィルムの両面を電気的に接続し、高分子フィルムの一方の面に非単結晶トランジスタを設け、非単結晶トランジスタが形成された高分子フィルムを、縦方向にN層(Nを2以上の自然数とする。)重ね合わせ、スルーホールを通じて各高分子フィルムの非単結晶トランジスタを電気的に接続する。 According to the non-single crystal transistor integrated circuit manufacturing method of the present invention, a through hole is formed in a polymer film, and both sides of the polymer film are electrically connected through the through hole. A non-single-crystal transistor is provided on the surface, and a polymer film on which the non-single-crystal transistor is formed is overlapped with N layers (N is a natural number of 2 or more) in the vertical direction, and the non-single-crystal transistor is formed through a through hole. Single crystal transistors are electrically connected.
非単結晶半導体におけるキャリアの移動度は、単結晶半導体(例えば、シリコン)に比べて3桁ほど小さいため、非単結晶トランジスタの動作速度もその分遅くなる。このために、回路動作に必要な電流を十分に確保するためには、チャネル長(L)とチャネル幅(W)の比(W/L)を大きくとる必要がある。 Since the carrier mobility in a non-single-crystal semiconductor is about three orders of magnitude lower than that of a single-crystal semiconductor (eg, silicon), the operation speed of the non-single-crystal transistor is also slowed accordingly. For this reason, in order to sufficiently secure a current necessary for circuit operation, it is necessary to increase the ratio (W / L) of the channel length (L) to the channel width (W).
一般に、非単結晶トランジスタの微細化は、シリコンに比べて困難であり、通常、チャネル長は、印刷技術を用いると1〜100ミクロン程度となり、微細化にも限界が生じる。その結果、チャネル幅を非常に大きくする必要があり、これに起因して非結晶トランジスタの占有面積が大きくなり、非結晶トランジスタを用いた集積回路の面積が著しく大きくなる。したがって、集積回路を所望の面積内にレイアウトできないおそれがある。 In general, miniaturization of a non-single-crystal transistor is difficult as compared with silicon, and the channel length is usually about 1 to 100 microns when a printing technique is used, and miniaturization is limited. As a result, the channel width needs to be very large, resulting in an increase in the area occupied by the amorphous transistor, and the area of the integrated circuit using the amorphous transistor is significantly increased. Therefore, the integrated circuit may not be laid out within a desired area.
一方、非単結晶半導体(特に、有機半導体)は熱に弱いため、一度基材上に非結晶半導体を塗布すると、加熱プロセスを適用することができない。非結晶トランジスタの構成要素である絶縁膜の塗布には加熱プロセスが必要となるため、非結晶半導体を塗布する前に絶縁膜を塗布する必要がある。 On the other hand, since non-single crystal semiconductors (particularly organic semiconductors) are vulnerable to heat, once an amorphous semiconductor is applied on a substrate, a heating process cannot be applied. Since a heating process is required to apply the insulating film which is a constituent element of the amorphous transistor, it is necessary to apply the insulating film before applying the amorphous semiconductor.
非単結晶トランジスタの占有面積が大きくなることを回避して、非単結晶トランジスタの集積回路の応用を進めるための一つの有効な手法として、非単結晶トランジスタを縦方向に積み上げる手法を考えることができる。しかしながら、既に説明したように、非単結晶半導体が熱に弱いため、非単結晶トランジスタを形成した後には、次の絶縁膜を形成することができない。このことは、基材の下から順に薄膜層を塗布していく方式では、非単結晶トランジスタを形成した上に次の非単結晶トランジスタを形成できないことを意味する。 As an effective technique for advancing the application of non-single-crystal transistor integrated circuits while avoiding the increase in the area occupied by non-single-crystal transistors, a technique for vertically stacking non-single-crystal transistors can be considered. it can. However, as described above, since the non-single-crystal semiconductor is vulnerable to heat, the next insulating film cannot be formed after the non-single-crystal transistor is formed. This means that in the method in which the thin film layer is applied in order from the bottom of the base material, the next non-single crystal transistor cannot be formed after the non-single crystal transistor is formed.
本発明による非単結晶トランジスタ集積回路の製造方法では、加熱プロセスを用いることなく非単結晶トランジスタを縦方向に重ね合わせるので、非単結晶トランジスタの占有面積を縮小することができる。なお、前記高分子フィルム間で段差が生じないようにするダミーシートを更に具えることもできる。 In the method for manufacturing a non-single-crystal transistor integrated circuit according to the present invention, the non-single-crystal transistors are stacked in the vertical direction without using a heating process, so that the area occupied by the non-single-crystal transistors can be reduced. In addition, it is possible to further provide a dummy sheet for preventing a step from being generated between the polymer films.
第1の非単結晶トランジスタ集積回路によれば、非単結晶トランジスタを縦方向に重ね合わせることによって、非単結晶トランジスタの占有面積を縮小することができる。 According to the first non-single crystal transistor integrated circuit, the area occupied by the non-single crystal transistors can be reduced by overlapping the non-single crystal transistors in the vertical direction.
第2の非単結晶トランジスタ集積回路によれば、圧力が加えられた際に、誘電体の厚さの変化量を容量の変化として読み出すことによって、高精度での圧力の検出が可能になる。 According to the second non-single-crystal transistor integrated circuit, when a pressure is applied, the change in the thickness of the dielectric is read as a change in the capacitance, so that the pressure can be detected with high accuracy.
第3の非単結晶トランジスタ集積回路によれば、圧力が加えられ又は折り曲げ変形された際に、圧電性高分子材料の変形量を歪として読み出すことによって、高精度での歪の検出が可能となる。 According to the third non-single-crystal transistor integrated circuit, it is possible to detect strain with high accuracy by reading the deformation amount of the piezoelectric polymer material as strain when pressure is applied or when it is bent and deformed. Become.
第4の非単結晶トランジスタ集積回路によれば、光量の1と0の識別が容易にできるので、フォトディテクタにおける白黒の判別が容易となる。 According to the fourth non-single-crystal transistor integrated circuit, it is possible to easily distinguish between 1 and 0 of the light amount, so that it is easy to distinguish black and white in the photodetector.
第5の非単結晶トランジスタ集積回路によれば、セルのアレイを、所定の単位ごとに粗くスキャンし、応答があった場合のみ後に細かく読み出すことによって、解像度が向上する。 According to the fifth non-single-crystal transistor integrated circuit, the resolution is improved by scanning the array of cells roughly every predetermined unit and finely reading out only when there is a response.
第6の非単結晶トランジスタ集積回路によれば、非単結晶トランジスタを保護するための保護膜によって、非結晶トランジスタを機械的な衝撃や圧力から保護することができる。 According to the sixth non-single crystal transistor integrated circuit, the non-single crystal transistor can be protected from mechanical shock and pressure by the protective film for protecting the non-single crystal transistor.
第7の非単結晶トランジスタ集積回路によれば、ゲート絶縁膜のチャネル部分の厚さをそれ以外の部分に比べて小さくすることによって、非結晶トランジスタの動作速度が向上する。 According to the seventh non-single-crystal transistor integrated circuit, the operation speed of the amorphous transistor is improved by making the thickness of the channel portion of the gate insulating film smaller than the other portions.
本発明による非単結晶トランジスタ集積回路及びその製造方法の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態の説明では、特に説明しない限り非単結晶トランジスタが有機トランジスタである場合について説明する。
図1は、本発明による非単結晶トランジスタ集積回路の製造方法を説明するための図である。この場合、先ず、ポリイミドフィルム、ポリエチレンテレフタレート(PET)フィルム等の高分子フィルム(ベースフィルム)1に、スルーホール加工を施す。
Embodiments of a non-single-crystal transistor integrated circuit and a manufacturing method thereof according to the present invention will be described in detail with reference to the drawings. Note that in the following description of embodiments, the case where a non-single-crystal transistor is an organic transistor will be described unless otherwise specified.
FIG. 1 is a diagram for explaining a method of manufacturing a non-single crystal transistor integrated circuit according to the present invention. In this case, first, through-hole processing is performed on a polymer film (base film) 1 such as a polyimide film or a polyethylene terephthalate (PET) film.
高分子フィルム1のスルーホール加工については、NCドリル加工機、レーザ加工機を使用し、又はプラスチックの射出成形機を用いることによって、穴あけ加工を施す。このように形成された孔を通じて、表裏面の電極2,3に電気的な導通をとる。この際、高分子フィルム1の表裏面の全面に金属箔を有するものから開始して、穴あけ・導通プロセスの後で、ゲート電極4のパターニングを行うのが通常であるが、機能が同一であればこれに限らない。
About the through-hole processing of the
次に、ポリイミドなどのゲート絶縁膜5をスピンコートによって塗布し、オーブンで硬化させる。その後、レーザ加工などの方法で、ポリイミドの一部を剥離し、ビアを形成するための準備をする。
Next, a
さらに、ペンタセンなどの有機半導体層6を、蒸着法などで形成する。この蒸着の際に、メタルマスクを用いることによって、必要な箇所だけに有機半導体層6を形成し、素子分離を行う。最後に、ソース電極7及びドレイン電極8を形成して有機トランジスタ9を完成させる。
Further, an organic semiconductor layer 6 such as pentacene is formed by a vapor deposition method or the like. At the time of this vapor deposition, by using a metal mask, the organic semiconductor layer 6 is formed only in a necessary portion, and element isolation is performed. Finally, the
このようにして有機トランジスタ9の集積回路を形成した後、有機トランジスタ9の集積回路を有するN枚(Nは2以上の自然数。図1の場合、3)のシート10を重ねて貼り合わせる。なお、有機トランジスタ9の集積回路をそれぞれ個別に形成することもできるが、1枚のシートの上に複数の集積回路を一度に形成し、このシートから個別の回路を切り出すこともできる。
After forming the integrated circuit of the
貼りあわせの際に、互いに相違する形状を貼りあわせると、段差が発生して好ましくないので、貼りあわせるシートの形状を予め揃える。シートの形状が揃わない場合には、段差が生じないようにダミーのシートを用意する。 If different shapes are bonded together at the time of bonding, a step is generated, which is not preferable. Therefore, the shapes of the sheets to be bonded are aligned in advance. If the shape of the sheet is not uniform, a dummy sheet is prepared so as not to cause a step.
図2は、本発明による非単結晶トランジスタ集積回路の第1の実施の形態を示す。この集積回路は、高分子フィルム11、それに支持される共通電極12、絶縁膜13、高分子フィルム14が順に形成され、高分子フィルム14上に静電容量型圧力センサ15及び有機トランジスタ16が集積される。共通電極12は、間隔Lで配置された電極17,18とともにキャパシタを構成する。
FIG. 2 shows a first embodiment of a non-single crystal transistor integrated circuit according to the present invention. In this integrated circuit, a polymer film 11, a
このような静電容量型圧力センサ14を利用すると、圧力が矢印方向に印加された際に、誘電体としての絶縁膜13の厚さの変化分が容量の変化として読み出される。本実施の形態によれば、絶縁膜13の厚さの変化量が圧力に対して線形的に変化する領域においては、圧力を制御よく読み出すことができる。
When such a
圧力が変化した際に誘電体の厚さの変化分を容量の変化として読み出す圧力型のセンサは、従来から存在したが、かかるセンサをエリア型にしてマトリックスを構成することは、素子数が増大すると困難である。その理由は、配線による浮遊容量などのために、容量の変化を読み出すことができなかったためである。 Pressure type sensors that read the change in dielectric thickness as a change in capacitance when pressure changes have existed in the past, but configuring such a matrix as an area type increases the number of elements Then it is difficult. The reason is that the change in capacitance could not be read due to stray capacitance due to wiring.
このような不都合は、静電容量型圧力センサ14を読み出すために、有機トランジスタ15のような非単結晶トランジスタを各センサセルに含むアクティブ・マトリックス方式を採用することによって、回避することができる。特に、フレキシブルかつ大面積のアクティブ・マトリックスは、有機トランジスタ15を用いて構成することによって廉価に構成することができる。また、静電容量型圧力センサ14と有機トランジスタ15のような非単結晶トランジスタとを組み合わせることによって、高インピーダンスの計測が可能となり、静電容量型で精度良い圧力マッピングの読出しが可能となる。
Such inconvenience can be avoided by adopting an active matrix system in which each sensor cell includes a non-single crystal transistor such as the
図3は、本発明による非単結晶トランジスタ集積回路の第2の実施の形態を示す。この集積回路は、高分子フィルム21、それに支持される共通電極22、ポリフッ化ビニリデン(PVDF)のような高分子圧電材料部23、高分子フィルム24が順に形成され、高分子フィルム24の上に歪センサ25及び有機トランジスタ26を集積する。共通電極22は、電極27,28とともにキャパシタを構成する。高分子圧電材料部23を用いることによって、良好な歪センサのアレイを構成することができる。
FIG. 3 shows a second embodiment of a non-single crystal transistor integrated circuit according to the present invention. In this integrated circuit, a polymer film 21, a
図4は、本発明による非単結晶トランジスタ集積回路の第3の実施の形態を示す。この集積回路は、開口部分31及び遮光部分32が設けられた透明高分子フィルム33と、アルミニウム、銀等から構成された電極34と、ペリレンなどから構成されたN型有機半導体35と、銅フタロシアニンなどから構成されたP型有機半導体36と、ITOなどから構成された透明電極37と、高分子フィルム38と、有機トランジスタ39とを具える。
FIG. 4 shows a third embodiment of a non-single crystal transistor integrated circuit according to the present invention. This integrated circuit includes a
開口部分31及び遮光部分32が設けられた透明高分子フィルム33、電極34、N型有機半導体35、P型有機半導体36、透明電極37及び高分子フィルム38は、反射型フォトディテクタを構成し、開口部31を通過して高分子フィルム38によって反射された光40は、透明電極37に入射される。イメージをとる対象(例えば、紙)41の黒部分に対応する箇所に光40が入射すると、光40の光量が0となる。それに対して、対象41の白部分に対応する箇所に光40が入射すると、光40の光量が1となる。このように光量の0と1を判別することによって、良好なイメージキャプチャを構成することができる。
The
図5は、本発明による非単結晶トランジスタ集積回路の第4の実施の形態を示す。この集積回路は、16行16列のセンサアレイ51と、ワード線0,1,2,3,・・・,C,D,E,Fを通じてセンサアレイ51に接続され、ローアドレスR1〜R4を有するロー(行)デコーダ52と、カラムアドレスC0などを有するカラム(列)セレクタ53とを具える。
FIG. 5 shows a fourth embodiment of a non-single crystal transistor integrated circuit according to the present invention. This integrated circuit is connected to the
有機トランジスタのような非単結晶トランジスタの応答速度は、単結晶トランジスタに比べて遅いため、プログレッシブスキャンが有効となる。人工皮膚の場合、通常、センサアレイ51の一部のセンサのみが押され、大部分のセンサが押されていないと考えられる。また、スキャナの場合、通常、黒く描かれている部分は一部であり、大部分が白いままである。このため、最初から全体を丁寧にラスタスキャンする必要がなく、先ずは2行2列などの小規模単位で粗くスキャンしてから、信号が存在する部分のみを後に細かく読み出すことによって、センサアレイ51の応答速度を高くすることが期待される。このように、2行2列などの小規模単位で粗くスキャンしてから、信号が存在する部分のみを後に細かく読み出すことをプログレッシブスキャンという。
Since the response speed of a non-single crystal transistor such as an organic transistor is slower than that of a single crystal transistor, progressive scan is effective. In the case of artificial skin, it is usually considered that only some of the sensors in the
図5において、2行2列の単位でプログレッシブスキャンを行う場合について説明する。図5に示すスキャナProgressiveバー信号がローであるときには、互いに隣接する二つのワード線が0になる。この際、データ出力D0,D1,D2,D3のうちのいずれか一つが1になれば、2行2列の領域のいずれかに信号が含まれていることを意味する。データ出力D0,D1,D2,D3のうちのいずれか一つが1の場合には、スキャナProgressiveバー信号をハイにし、細かいスキャンを行えばよい。 In FIG. 5, the case where progressive scan is performed in units of 2 rows and 2 columns will be described. When the scanner progressive bar signal shown in FIG. 5 is low, two adjacent word lines become zero. At this time, if any one of the data outputs D0, D1, D2, and D3 is 1, it means that a signal is included in one of the regions of 2 rows and 2 columns. When any one of the data outputs D0, D1, D2, and D3 is 1, the scanner Progressive bar signal is set to high to perform fine scanning.
図5に示す構成において、液晶パネルディスプレイを光源に使うことによって、有機トランジスタと集積化しない構造を採用することができる。この場合、液晶パネルディスプレイに1行だけを光らせる。そのように光らせた行をスキャンすることによって、有機トランジスタが不要になる。光ダイオードをアレイ又はエリア単位で構成してビット方向に繋ぐことによって、光ダイオードをワード方向に繋ぐ必要がなくなる。さらに、1行ずつ順に光らせる代わりに、1ビットおきに1行又は2行光らせることによって、ずらした効果が出るため、解像度を上げることができる。 In the configuration shown in FIG. 5, by using a liquid crystal panel display as a light source, a structure that is not integrated with an organic transistor can be employed. In this case, only one line is illuminated on the liquid crystal panel display. Scanning such illuminated rows eliminates the need for organic transistors. By configuring the photodiodes in units of arrays or areas and connecting them in the bit direction, it is not necessary to connect the photodiodes in the word direction. Further, instead of lighting one row at a time, by causing one or two rows to shine every other bit, a shifted effect is produced, so that the resolution can be increased.
図6は、本発明による非単結晶トランジスタ集積回路の第5の実施の形態を示す。この集積回路は、高分子フィルム61のうちの有機トランジスタ62が設けられた側に、シリコーンゴムなどの保護用ゴムシート63及び高分子フィルム64を順に貼り付け、高分子フィルム61のうちの有機トランジスタ62が設けられていない側に、感圧導電ゴム65及び高分子フィルム66を順に設ける。
FIG. 6 shows a fifth embodiment of a non-single crystal transistor integrated circuit according to the present invention. In this integrated circuit, a
低分子半導体をチャネル層とした有機トランジスタにおいては、有機半導体とそれ以外の材料との密着性が悪いため、有機半導体層がゲート絶縁膜から簡単に剥がれるおそれや、有機半導体層と接触するソース電極及びドレイン電極が剥がれるおそれがある。これらのおそれは、可撓性が重要な人工皮膚などの用途で特に顕在化する。また、人工皮膚のように機械的な圧力が加わる接触型のデバイスでは、有機半導体層が簡単に剥がれてしますおそれがある。したがって、機械的な衝撃や圧力を吸収する層を導入するのが有効である。本実施の形態のように、有機トランジスタ62の有機半導体層を衝撃や圧力から保護するために、ゴムシート63を載せる。
In an organic transistor using a low molecular semiconductor as a channel layer, the adhesion between the organic semiconductor and other materials is poor, so the organic semiconductor layer may be easily peeled off from the gate insulating film, or the source electrode in contact with the organic semiconductor layer In addition, the drain electrode may be peeled off. These fears are particularly apparent in applications such as artificial skin where flexibility is important. In addition, in a contact-type device in which mechanical pressure is applied, such as artificial skin, the organic semiconductor layer may be easily peeled off. Therefore, it is effective to introduce a layer that absorbs mechanical shock and pressure. As in the present embodiment, a
図6は、本発明による非単結晶トランジスタ集積回路の第6の実施の形態を示す。この集積回路の有機トランジスタは、高分子フィルム71と、その上に設けられたゲート電極72と、それを被覆するゲート絶縁膜73と、その上に設けられた絶縁膜74、有機半導体層75及び絶縁膜76と、絶縁膜74の上に設けられたソース電極77と、絶縁膜76の上に設けられたドレイン電極78とを具える。
FIG. 6 shows a sixth embodiment of a non-single crystal transistor integrated circuit according to the present invention. The organic transistor of this integrated circuit includes a
ゲート絶縁膜73のチャネル部分の厚さをできるだけ小さくするのが好ましいが、ゲート絶縁膜73のコンタクト領域や配線部分の厚さは、キャパシタの容量を減少させて回路の動作速度を高めるという観点から、他の部分に比べて大きくするのが好ましい。高分子材料をゲート絶縁膜73に用いる場合、チャネル部分が比較的薄いゲート絶縁膜73を安定して形成するためには、スピンコート法によってゲート絶縁膜73を形成するのが好ましい。しかしながら、スピンコート法の場合、絶縁膜の膜厚を局所的に変化することができない。したがって、スピンコートで一定の膜厚のゲート絶縁膜を形成した後、スクリーン印刷などの印刷技術を用いて、所定の厚膜パターンを塗布する。
Although it is preferable to reduce the thickness of the channel portion of the
本発明は、上記実施の形態に限定されるものではなく、幾多の変更及び変形が可能である。
例えば、上記実施の形態において、非単結晶トランジスタが有機トランジスタである場合について説明したが、多結晶シリコントランジスタ、アモルファスシリコントランジスタ等の他の任意の種類の非単結晶トランジスタを用いることもできる。
The present invention is not limited to the above-described embodiment, and many changes and modifications can be made.
For example, although the case where the non-single-crystal transistor is an organic transistor has been described in the above embodiment, any other kind of non-single-crystal transistor such as a polycrystalline silicon transistor or an amorphous silicon transistor can be used.
図1に示す製造方法によって製造された非単結晶トランジスタ集積回路において、各シートが、センサ又は可動部を有してもよく、各シートが、電圧を印加する機能、電流を供給する機能、光波を発生する機能のうちの少なくとも一つを有することもできる。 In the non-single-crystal transistor integrated circuit manufactured by the manufacturing method shown in FIG. 1, each sheet may have a sensor or a movable part, and each sheet has a function of applying a voltage, a function of supplying a current, a light wave It is also possible to have at least one of the functions for generating.
1,11,12,14,21,24,38,61,64,66,71 高分子フィルム
2,3,17,18,27,28,34 電極
4,72 ゲート電極
5,73 ゲート絶縁膜
6,26,75 有機半導体層
7,77 ソース電極
8,78 ドレイン電極
9,16,39,62 有機トランジスタ
10 シート
12,22 共通電極
13,74,76 絶縁膜
15 静電容量型圧力センサ
23 高分子圧電材料部
25 歪センサ
31 開口部分
32 遮光部分
33 透明高分子フィルム
35 N型有機半導体
36 P型有機半導体
37 透明電極
40 光
41 対象
51 センサアレイ
52 ロー(行)デコーダ
53 カラム(列)セレクタ
63 保護用ゴムシート
65 感圧導電ゴム
1, 11, 12, 14, 21, 24, 38, 61, 64, 66, 71
Claims (9)
前記スルーホールを通じて、前記高分子フィルムの両面を電気的に接続するステップと、
前記高分子フィルムの一方の面に非単結晶トランジスタを設けるステップと、
前記非単結晶トランジスタが形成された高分子フィルムを、縦方向にN層(Nを2以上の自然数とする。)重ね合わせ、前記スルーホールを通じて各高分子フィルムの非単結晶トランジスタを電気的に接続するステップとを具えることを特徴とする非単結晶トランジスタ集積回路の製造方法。 Forming a through hole in the polymer film; and
Electrically connecting both sides of the polymer film through the through hole;
Providing a non-single crystal transistor on one side of the polymer film;
The polymer film on which the non-single-crystal transistor is formed is stacked in the vertical direction with N layers (N is a natural number of 2 or more), and the non-single-crystal transistor of each polymer film is electrically connected through the through hole. And a connecting step. A method for manufacturing a non-single crystal transistor integrated circuit.
前記高分子フィルムの各々について、一方の面に単結晶トランジスタが設けられるともに、両面を電気的に接続するためのスルーホールが形成され、前記スルーホールを通じて各高分子フィルムの単結晶トランジスタを電気的に接続したことを特徴とする非単結晶トランジスタ集積回路。 Comprising a polymer film in which N layers (N is a natural number of 2 or more) superimposed in the vertical direction;
For each of the polymer films, a single crystal transistor is provided on one surface, and a through hole for electrically connecting both surfaces is formed, and the single crystal transistor of each polymer film is electrically connected through the through hole. A non-single-crystal transistor integrated circuit characterized by being connected to.
前記高分子フィルムに設けられた共通電極と、
前記共通電極に設けられた誘電体と、
前記誘電体に設けられた第2の高分子フィルムと、
前記第2の高分子フィルムに設けられ、圧力が加えられた際に、前記誘電体の厚さの変化量を容量の変化として読み出す圧力センサと、
前記第2の高分子フィルムに設けられ、前記圧力センサを読み出すための非単結晶トランジスタとを具えることを特徴とする非単結晶トランジスタ集積回路。 A first polymer film;
A common electrode provided on the polymer film;
A dielectric provided on the common electrode;
A second polymer film provided on the dielectric;
A pressure sensor that is provided on the second polymer film and reads a change in thickness of the dielectric as a change in capacitance when pressure is applied;
A non-single-crystal transistor integrated circuit, comprising: a non-single-crystal transistor provided on the second polymer film for reading out the pressure sensor.
前記高分子フィルムに設けられた共通電極と、
前記共通電極に設けられた圧電性高分子材料と、
前記誘電体に設けられた第2の高分子フィルムと、
前記第2の高分子フィルムに設けられ、圧力が加えられ又は折り曲げ変形された際に、前記圧電性高分子材料の変形量を歪として読み出す歪センサと、
前記第2の高分子フィルムに設けられ、前記歪センサを読み出すための非単結晶トランジスタとを具えることを特徴とする非単結晶トランジスタ集積回路。 A first polymer film;
A common electrode provided on the polymer film;
A piezoelectric polymer material provided on the common electrode;
A second polymer film provided on the dielectric;
A strain sensor that is provided on the second polymer film, and reads a deformation amount of the piezoelectric polymer material as a strain when pressure is applied or bending deformation;
A non-single-crystal transistor integrated circuit, comprising: a non-single-crystal transistor provided on the second polymer film for reading out the strain sensor.
前記遮光部に設けられた電極と、
前記電極に設けられた第1の型の非単結晶材料層と、
前記第1の型の非単結晶材料層に設けられた第2の型の非単結晶材料層と、
前記第2の型の非単結晶材料層に設けられた透明電極と、
前記透明電極に設けられた高分子フィルムと、
前記高分子フィルムに設けられ、前記透明電極と電気的に接続した非単結晶トランジスタとを具えることを特徴とする非単結晶トランジスタ集積回路。 A transparent polymer film having an opening and a light shielding part;
An electrode provided in the light shielding portion;
A first-type non-single-crystal material layer provided on the electrode;
A second type non-single crystal material layer provided on the first type non-single crystal material layer;
A transparent electrode provided on the second-type non-single-crystal material layer;
A polymer film provided on the transparent electrode;
A non-single crystal transistor integrated circuit comprising a non-single crystal transistor provided on the polymer film and electrically connected to the transparent electrode.
前記アレイの秒及び/又は列を選択する手段とを具え、
これらセルの各々が、所定の物理量及び又は科学的特性を検出する検出手段と、そのセンサに接続された、スイッチング機能を有する非単結晶トランジスタとを有し、
前記セルのアレイを、所定の単位ごとに粗くスキャンし、応答があった場合のみ後に細かく読み出すように構成したことを特徴とする非単結晶トランジスタ集積回路。 an array of cells in m rows and n columns (both m and n are natural numbers greater than or equal to 2);
Means for selecting seconds and / or columns of the array;
Each of these cells has detection means for detecting a predetermined physical quantity and / or scientific characteristic, and a non-single crystal transistor having a switching function connected to the sensor,
A non-single-crystal transistor integrated circuit, wherein the cell array is roughly scanned every predetermined unit, and is read finely only when there is a response.
前記高分子フィルムの一方の面に設けられた非単結晶トランジスタと、
前記非単結晶トランジスタを保護するための保護膜とを具えることを特徴とする非単結晶トランジスタ集積回路。 A polymer film,
A non-single-crystal transistor provided on one surface of the polymer film;
A non-single-crystal transistor integrated circuit comprising a protective film for protecting the non-single-crystal transistor.
前記高分子フィルムの一方の面に設けられた非単結晶トランジスタとを具え、
前記非単結晶トランジスタが、
ゲート電極と、
チャネル部分の厚さをそれ以外の部分に比べて小さくしたゲート絶縁膜と、
前記チャネル部分に対応する箇所に設けられた非単結晶材料と、
前記非単結晶材料に電気的に接続するように、前記ゲート絶縁膜に設けられたソース電極及びドレイン電極とを有することを特徴とする非単結晶トランジスタ集積回路。 A polymer film,
Comprising a non-single-crystal transistor provided on one side of the polymer film,
The non-single-crystal transistor is
A gate electrode;
A gate insulating film in which the thickness of the channel portion is smaller than the other portions,
A non-single crystal material provided at a location corresponding to the channel portion;
A non-single-crystal transistor integrated circuit comprising a source electrode and a drain electrode provided on the gate insulating film so as to be electrically connected to the non-single-crystal material.
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