JP2005286815A - 電力増幅器 - Google Patents

Abstract

【課題】多電源を使用したパワーアンプシステムにおいて、電源間の切換えをスムーズに行い、高効率で低発熱、低歪の効果を最大限に発揮できる電力増幅回路を実現する。
【解決手段】入力回路１と、第１、第２、第３と順次電圧が低下する３本の電源線１１、１２、１３と、入力回路から夫々制御信号が入力するプッシュ側駆動回路２とプル側駆動回路３と、これらの駆動回路から出力される３本の駆動信号線と、第１、第２、第３の電源線にその導通路の一端が夫々接続され、３本の駆動信号線にそのゲートが夫々接続された３つの出力トランジスタＭ１，Ｍ２，Ｍ３と、これらの出力トランジスタの導通路の他端が共通に接続された出力端子１５と、第３の電源線に接続された出力トランジスタのゲートインピーダンスを調整するインピーダンス回路４と、出力端子と入力回路の間に接続され帰還回路５とを具備する。
【選択図】 図１

Description

本発明は、オーディオ信号用の電力増幅器（パワーアンプ）に係わり、特に複数チャネルのオーディオ信号を高い効率で増幅する高効率パワーアンプを内蔵した半導体集積回路に関するもので、例えばカーステレオ装置に搭載されるモノリシックパワーアンプＩＣへの応用に好適な電力増幅回路に関する。

近年のように車載用オーディオ装置の大パワー化、多チャンネル化、マルチメディア化が進んでくると、高効率で発熱の少ないパワーアンプが一層望まれるようになってくる。オーディオ用のパワーアンプシステムとして、同一出力パワーで低発熱（低消費電力）とするために、従来から様々の試みがなされてきている。

例えば特許文献１においては、アナログ方式の高効率アンプシステムの中の１つとして、複数の電源レール間に複数のパワーアンプを縦に積み重ねるというＫＢ級（Keyed B class）という方式が開示されている。この方式では、出力トランジスタがブリッジ接続された出力ブリッジ回路を有するＢＴＬ（Bridge Tied Load）型アンプを、例えば２つ縦積みして使用する。電源電圧をＶｃｃとした時、小信号入力時にはＶｃｃ／２電源でプッシュプル動作させ、大信号入力時には、Ｖｃｃ電源を使用した従来のＡＢ級動作に切り替えて、高効率で発熱の少ない電力増幅回路を実現している（特許文献１の図２〜図４参照）。

このＫＢ級方式パワーアンプの基本構成の回路図を図８に示す。ＫＢ級パワーアンプは、上述のように、通常２つの増幅回路の出力トランジスタがブリッジ接続された形で使用されるが、図８はその一方を示したものである。

図８において、第１の電源レール１１に接続された出力トランジスタＱ１，及び第２の電源レール１２に接続された出力トランジスタＱ２、第３の電源レール１３に接続された出力トランジスタＱ３を具備しており、Ｑ１，Ｑ２の動作状態を制御するための、電位検出並びに駆動制御トランジスタＱ４，Ｑ５，入力信号を伝達するための入力回路１０、入力回路１０の信号を増幅し後段の出力トランジスタＱ３を駆動するための駆動回路１６、及び出力端子１５の信号を入力回路１０に帰還するための帰還回路１７を具備している。

無信号状態のとき、出力電位は第２の電源レール１２と第３の電源レール１３との中間電位となるように設定されており、トランジスタＱ４がＯＮし、出力トランジスタＱ２が動作状態となると、トランジスタＱ４と差動スイッチを構成するトランジスタＱ５はＯＦＦし、出力トランジスタＱ１は非動作状態となる。よって無信号状態では、Ｑ２とＱ３とでプッシュプルパワーアンプを形成している。

入力信号が増加しても、出力電位が第２の電源レールの電位を超えない場合は、トランジスタＱ４がＯＮし、Ｑ２が動作状態となり、Ｑ５はオフし、出力トランジスタＱ１は非動作状態にある。よって、この期間は、出力トランジスタＱ２が出力に電力を供給する状態となる。入力信号が増加して、出力電位が第２の電源レールに近い電位となれば、トランジスタＱ５が徐々にＯＮを始めて、出力トランジスタＱ１が徐々に動作状態となる。よって、この期間は、Ｑ１とＱ２とで出力に電力を供給する状態となる。

さらに入力信号が増加して、出力電位が第２の電源レールの電位を超えるとＱ５がＯＮし、出力トランジスタＱ１が動作状態となり、トランジスタＱ４はＯＦＦし、出力トランジスタＱ２は非動作状態となる。よって、この期間はＱ１のみが出力に電力を供給する状態となる。このように、出力電位に応じて、出力のパワートランジスタＱ１，Ｑ２の切換えを行い、複数の複数の異なる電源レールからの電力の供給の切換えを行うパワーアンプを実現している。

然しながら、この方式には幾つかの欠点がある。その１つは出力端子の状態が、パワーアンプの帰還回路の作用と、電位検出回路Ｑ４，Ｑ５で決定されるパワートランジスタの駆動状態の制御の２つの要因によって決定されているため、Ｑ１とＱ２のパワートランジスタの切替をスムーズに行なえないという欠点である。

即ち、電位検出回路Ｑ４，Ｑ５で設定された、Ｑ１，Ｑ２の出力トランジスタの切替の出力電位レベルが、Ｑ２のコレクタ電位よりも高い設定になった場合、Ｑ２からＱ１への出力トランジスタの切替ができないことになってしまう。この場合、Ｑ２のコレクタ電位は、第２の電源レール電位からＱ２の残り電圧（Ｖｃｅ（ｓａｔ））を差し引いたものになり、これはＱ２の負荷駆動能力で決まる。

従って、切替出力レベルの設定を、第２の電源レール電位からＱ２の残り電圧を差し引いたものよりも、充分に低い電位に設定する必要があった。即ち、複数の異なる電源レールからの電力の供給の切替を、低い出力電力状態で行なわなければならず、充分高効率化を発揮できない状態になっていた。これを回避するためには、Ｑ２の負荷駆動能力を充分に大きくするため、Ｑ２のチップ面積を大きくしなければならない問題があった。
特開２００２−３５３７４６号公報

本発明は、上記の事情に鑑みてなされたもので、複数チャネルのオーディオ信号を高い効率で増幅でき、高効率で発熱の少ないパワーアンプシステムを提供することを目的とする。より具体的には、複数の電源レール、複数の出力トランジスタを使用するパワーアンプシステムにおいて、出力トランジスタ間の切り替えをスムーズに行うことができ、かつパワートランジスタのチップ面積を必要以上に大きくすることなく、高効率化の作用を最大限に引き出すことができる回路方式を提供することを目的とする。

上記目的を達成するために、本発明の電力増幅回路は、入力信号と帰還信号が入力し、これらを増幅して第１及び第２の制御信号を出力する入力回路と、ｎ本（ｎは２以上の自然数）からなり、最も高い第１から最も低い第ｎまで、順次電圧が降下する複数の電源線と、前記第１の電源線が接続され、前記第１の制御信号が入力し、ｎ個の第１の駆動信号出力端子を有するプッシュ側駆動回路と、前記第ｎの電源線が接続され、前記第２の制御信号が入力し、ｎ個の第２の駆動信号出力端子を有するプル側駆動回路と、前記プッシュ側及びプル側の前記ｎ個の駆動信号出力端子を夫々対応して接続するｎ本の駆動信号線と、前記ｎ本の電源線にその導通路の一端が夫々接続され、前記ｎ本の駆動信号線にそのゲートが夫々接続されたｎ個のＭＯＳトランジスタと、前記ｎ個のＭＯＳトランジスタの前記導通路の他端が共通に接続された出力端子と、前記第１の電源線と第１のＭＯＳトランジスタのゲートの間、若しくは前記第ｎの電源線と第ｎのＭＯＳトランジスタのゲートの間にその導通路が接続され、そのゲートが前記第１若しくは第ｎのＭＯＳトランジスタのゲートに接続され、前記第１若しくは第ｎのＭＯＳトランジスタのゲートインピーダンスを調整するインピーダンス回路と、前記出力端子と前記入力回路の間に接続され、前記入力回路に前記帰還信号を送出する帰還回路とを具備することを特徴とする。

上記の構成において、例えばｎ＝３の場合は、第１の電源線を電源電圧（Ｖｃｃ），第３の電源線を接地電位（ＧＮＤ）、第２の電源線をＶｃｃ／２とすると、小信号入力時は第２の電源線（Ｖｃｃ／２）と第３の電源線（ＧＮＤ）を用い、第２、第３のＭＯＳトランジスタによるプッシュプル動作をさせることにより、低消費電力（低発熱）での高効率動作を可能としており、大信号入力時は第１の電源線（Ｖｃｃ）と第３の電源線（ＧＮＤ）を用い、第１のＭＯＳトランジスタによる通常のＡＢ級動作をさせることができる。

また、プル側駆動回路およびプッシュ側駆動回路から出力される３本の駆動信号線を有し、第２の駆動信号線で第２のＭＯＳトランジスタを動作限界まで駆動し、第２のＭＯＳトランジスタが動作限界に達した時、第１の駆動信号線が帰還信号に基づいて第１のＭＯＳトランジスタの駆動を開始させるので、高効率動作を極限まで発揮させることができ、デジタルスイッチを用いた場合と異なり、第２のＭＯＳトランジスタから第１のＭＯＳトランジスタへの切換えを、非常にスムーズに行なうことができる。また、第３の駆動信号線が第２、第３のＭＯＳトランジスタのアイドル電流を適切に設定することにより低歪動作を可能にしている。

以下、図面を参照しつつ本発明の実施の形態を説明する。

（第１の実施形態）
図１は、本発明の第１〜第５の実施形態に共通する電力増幅回路の基本構成を示す回路図（ブロック図）である。入力回路１は入力端子１４から入力信号を受けるとともに、帰還回路５から帰還信号を受け、これらを増幅し、プッシュ側駆動回路２、プル側駆動回路３に第１あるいは第２の制御信号を与える。

プッシュ側駆動回路２は第１の電源レール（電源線）から電源を供給され、プル側駆動回路３は、第３の電源レール（電源線）から電源を供給されている。通常、第１の電源レールには、装置の電源（Ｖｃｃ）が供給され、第３の電源レールは接地電位（ＧＮＤ）に接続される。プル側駆動回路２とプッシュ側駆動回路３は夫々３つの駆動信号出力端子を有し、対応するもの同士が接続されている。それらを第１、第２、第３の駆動信号線と呼ぶことにする。

出力部は、ＭＯＳトランジスタから成る３つの出力トランジスタＭ１，Ｍ２，Ｍ３で構成されている。第１の出力トランジスタ（ＰＭＯＳ）Ｍ１は第１の電源レールと出力端子の間にその導通路が接続され、ゲート端子に第１の駆動信号線が接続されている。第２の出力トランジスタ（ＰＭＯＳ）Ｍ２は、その導通路が第２の電源レールと出力端子の間に接続され、そのゲート端子に第２の駆動信号線が接続されている。第３の出力トランジスタ（ＮＭＯＳ）Ｍ３は，その導通路が出力端子と第３の電源レールの間に接続され、そのゲート端子に第３の制御信号線が接続されている。第３の出力トランジスタ（ＮＭＯＳ）Ｍ３のゲート端子と第３の電源レールの間には、ゲートインピーダンスを調整するためのインピーダンス回路４が接続されている。以上により、３つの電源レールを有する電力増幅器が構成されるが、これはＫＢ級増幅回路システムに組み込むことが可能なものとなっている。

なお、入力回路１は、通常第１の電源レール（Ｖｃｃ）と第３の電源レール（ＧＮＤ）に接続されて賦活されるが、必ずしも電位はＶｃｃとＧＮＤであることを要せず、任意に設定できるので、図１においては電源接続は図示が省略されている。以降の図面においても同様とする。

図２は、第１の実施形態に係る電力増幅回路の、より具体的な回路図である。入力回路１、帰還回路５、出力部の３つのＭＯＳトランジスタの部分は、図１と同じである。プッシュ側駆動回路２、プル側駆動回路３、インピーダンス回路４が具体的に示されている。

入力回路１の第１の制御信号により制御される、プッシュ側駆動回路としてのドライバトランジスタ（バイポーラトランジスタ）Ｑａ１，Ｑａ２，Ｑａ３は、夫々エミッタ面積が４：１：２に選択されている。一方、入力回路１の第２の制御信号により制御される、プル側駆動回路３としてのドライバトランジスタ（バイポーラトランジスタ）Ｑｂ１，Ｑｂ２，Ｑｂ３は、夫々エミッタ面積が１：１：１に選択されている。

ドライバトランジスタＱａ１，Ｑａ２，Ｑａ３及びＱｂ１，Ｑｂ２，Ｑｂ３は夫々連結されており、ドライバトランジスタＱａ１、Ｑｂ１の接続線（第１の駆動信号線）は第１の出力トランジスタＭ１のゲート端子に接続されてこれを駆動する。ドライバトランジスタＱａ２、Ｑｂ２の接続線（第２の駆動信号線）は第２の出力トランジスタＭ２のゲート端子に接続されてこれを駆動する。ドライバトランジスタＱａ３、Ｑｂ３の接続線（第３の駆動信号線）は第３の出力トランジスタＭ３のゲート端子に接続されてこれを駆動する。

第３の出力トランジスタＭ３のゲート端子と第３の電源レールの間には、ダイオード接続されたＮＭＯＳトランジスタＭ４が接続され、第３の出力トランジスタＭ３のゲートインピーダンスを調整している。出力端子１５と入力回路１の間には、帰還回路５が接続されている。

入力端子１４に供給される信号が無い無信号状態において、ドライバトランジスタＱｂ１，Ｑｂ２，Ｑｂ３に流れる電流がＩであるように、帰還回路５の作用を受けつつ入力回路１から前記第１および第２の制御信号が送られている。この場合、ドライバトランジスタＱｂ２に流れる電流ＩはドライバトランジスタＱａ２にそのまま流れることになるので、Ｑａ２流れる電流もＩになる。ドライバトランジスタＱａ３はＱａ２の２倍のエミッタ面積を持つので、Ｑａ３は２×Ｉの電流を流すことができる。その結果、ＮＭＯＳトランジスタＭ４にはＩの電流が流れることになり、ＮＭＯＳトランジスタＭ４と第３の出力トランジスタＭ３の面積比で決まるアイドル電流Ｉｏｕｔが第２、第３の出力トランジスタＭ２，Ｍ３を通じて流れることになる。

一方、ドライバトランジスタＱａ１はＱａ２の４倍の面積を有するので、４×Ｉを流そうとするものの、ドライバトランジスタＱｂ１の電流がＩのため、電流比較の結果コレクタエミッタ間損失が少なくなり、Ｑａ１のコレクタが第１の電源レール電位近くまで上昇する。この結果、第１の出力トランジスタＭ１はオフとなる。従って、この場合、第２の電源レール１２と第３の電源レール１３の間に直列接続された第２、第３の出力トランジスタＭ２、Ｍ３でプッシュプルアンプを構成していることになる。

まず、入力信号レベルが低く、出力信号レベルが第２の電源レール１２の電位を超えない範囲での動作を説明する。入力信号が入力され、入力回路１はドライバトランジスタＱｂ１，Ｑｂ２，Ｑｂ３に供給する電流を増加させ、一方でドライバトランジスタＱａ１，Ｑａ２，Ｑａ３に供給する電流を減少させるように働く。無信号時には、Ｑｂ２とＱａ２の電流を等しくするように帰還回路５が作用し、入力回路１の動作状態が決定していたため、Ｑｂ２の電流がＱａ２の電流を容易に超えることになる。換言すれば、Ｑｂ２のコレクタエミッタ間電圧が減少し、第２の出力トランジスタＭ２に流れる電流が増えることになる。

また、ドライバトランジスタＱｂ１，Ｑｂ２の電流は等しいものの、Ｑａ１の電流はＱａ２の電流よりも４倍多く流れるように設計されているために、入力信号レベルが低い状態では、第１の出力トランジスタＭ１はオフしたままの設定とされている。換言すれば、第２の出力トランジスタＭ２が動作してプッシュプルアンプを形成し、帰還回路５が作用している間は、ドライバトランジスタＱｂ１，Ｑｂ２，Ｑｂ３の電流は必要以上に増えないため、このときのＱｂ１の電流がＱａ１の電流を超えないようにドライバトランジスタＱａ１，Ｑａ２のエミッタ面積比を採るようにする。よって、この期間においては、電力増幅回路は第２の電源レール及び第２の出力トランジスタＭ２を通じて、出力端子１５に電力を供給する事になり、本回路を前述のＫＢ級パワーアンプシステムに適用すれば、同一出力パワーで低発熱（低消費電力）の高効率動作となり得る。

なお、上記のプッシュプル動作において、プッシュ側駆動回路２のドライバトランジスタの出力電流が増えると、ＭＯＳトランジスタＭ２のゲート・ソース間容量の放電と、ＭＯＳトランジスタＭ１のゲート・ソース間容量の充電を同時に行なう。換言すれば、プッシュ側駆動回路及びプル側駆動回路の駆動信号出力端子は、駆動信号線を通じて対応するＭＯＳトランジスタのゲート容量を充放電させている。

入力信号が増加して、出力電位が第２の電源レール１２の電位に近づくと、第２の出力トランジスタＭ２の負荷駆動能力の限界に近づき、第２の電源レールの電位に対し出力端子１５の出力波形がクリップし始める状態となる（所謂Ｒｏｎで決まる第２の出力トランジスタＭ２の残り電圧の作用）。このとき、帰還回路５の作用により、入力回路からのドライバトランジスタＱｂ１，Ｑｂ２，Ｑｂ３の駆動電流がさらに増加することになる。本帰還作用によりドライバトランジスタＱｂ１の電流がＱａ１の電流より増えることになれば、第１の出力（ＰＭＯＳ）トランジスタＭ１のゲート電圧は次第に下降を始め、徐々に第１の出力トランジスタＭ１がＯＮすることになる。よって、この期間は第１、第２の出力トランジスタＭ１，Ｍ２とで出力端子１５に電力を供給する状態となる。

上記の期間は、本実施形態の回路をＫＢ級パワーアンプシステムに適用した場合、同一出力パワーで低発熱（低消費電力）のＫＢ級の高効率動作と、従来のＡＢ級パワーアンプ動作との切替の境目の期間となる。

さらに入力信号が増加して、第１の出力トランジスタＭ１の動作により、出力電位が第２の電源レール１２の電位を超えれば、第２の出力トランジスタＭ２のゲートは駆動されるものの、Ｍ２のドレイン・ソース電位は逆転することになる。このとき、第２の電源レールは流し込む方向のインピーダンスを高い設定としておけば（例えば、エミッタフォロワを用いた電源を使用するなど）、第２の出力トランジスタＭ２はカットオフしているものと見なせる。即ち、第２の電源レール１２は、対応する第２の出力トランジスタＭ２に、一方向のみの電流を供給するように設定されている。

従って、この期間は第１の出力トランジスタＭ１のみが出力端子１５に電力を供給する状態となる。よって、この期間においては、従来のＡＢ級パワーアンプ動作と変わらず、低発熱（低消費電力）の高効率動作とはならないものの、第２の出力トランジスタＭ２が電力を供給するよりも、より高い電力を出力端子に供給することができる。

このように、出力端子１５の出力電位に応じて、第１、第２の出力トランジスタＭ１，Ｍ２の動作状態の切替を行い、複数の異なる電源レールからの電力の供給の切替をスムーズに行なうパワーアンプシステムを実現しており、ＫＢ級パワーアンプシステムに適用した場合、低発熱（低消費電力）の効果を最大限発揮するパワーアンプシステムを実現することができる。

先に述べた、同一出力パワーで低発熱（低消費電力）の高効率動作と、従来のＡＢ級パワーアンプ動作との動作状態の切換えとなる動作期間時における出力電力が高いほど、複数チャネルのオーディオ信号を高い効率で増幅している期間が多くなる。これにより、より高効率で発熱の少ないパワーアンプシステムとなるわけだが、本実施形態の場合、第２の出力トランジスタＭ２の動作限界（所謂残り電圧Ｒｏｎと負荷に供給する電流の積）に至る出力信号レベルまで、同一出力パワーで低発熱（低消費電力）の高効率動作を行なうことができるため、ＫＢ級パワーアンプシステムに適用した場合、パワーアンプシステムの効率を最大限に向上させることが可能となる。また、第１、第２のの出力トランジスタＭ１、Ｍ２の動作切換えをパワーアンプの帰還ループの作用により行なうので、非常にスムーズな切換えが可能となり、安定動作にも適するものである。

なお、上記の効果は、本実施形態の電力増幅器が、プル側駆動回路およびプッシュ側駆動回路から出力される３本の駆動信号線を有し、第２の駆動信号線で第２の出力トランジスタＭ２を動作限界まで駆動し、第２の出力トランジスタＭ２が動作限界に達した時、第１の駆動信号線が帰還信号に基づいて第１の出力トランジスタＭ１の駆動を開始することに基づいている。また、第３の駆動信号線が第２、第３の出力トランジスタＭ２，Ｍ３のアイドル電流を適切に設定しているので、低歪の増幅を可能にしている。

（第２の実施形態）
図３は、第２の実施形態に係る電力増幅回路の回路図である。第２の実施形態が第１の実施形態と異なるところは、プッシュ側駆動回路２を構成するトランジスタがＰＭＯＳトランジスタＭａ１，Ｍａ２，Ｍａ３で構成され、プル側駆動回路３を構成するトランジスタがＮＭＯＳトランジスタＭｂ１，Ｍｂ２，Ｍｂ３で構成されていることである。他の部分は第１の実施形態と同じなので、重複する説明を省略する。

プッシュ側ドライバトランジスタＭａ１，Ｍａ２，Ｍａ３は、ゲートの幅・長さ比（Ｗ／Ｌ）若しくはゲート面積比が４：１：２に選択されており、プル側ドライバトランジスタＭｂ１，Ｍｂ２，Ｍｂ３は、ゲートの（Ｗ／Ｌ）若しくは面積比が１：１：１に選択されている。

第１の実施形態と同様に、入力端子に供給される信号が無い、無信号状態において、ドライバトランジスタＭｂ１，Ｍｂ２，Ｍｂ３に流れる電流がＩであるように、入力回路１に帰還回路５が作用している。その結果、ＮＭＯＳトランジスタＭ４にもＩの電流が流れることになり、ＮＭＯＳトランジスタＭ４と第３の出力トランジスタＭ３の面積比で決まるアイドル電流Ｉｏｕｔが第２、第３の出力トランジスタＭ２，Ｍ３を通じて流れることになる。

一方、ドライバトランジスタＭａ１はＭａ２の４倍の面積を有するため、４×Ｉを流そうとするものの、Ｍｂ１の電流がＩのため、電流比較の結果、ドライバトランジスタＭａ１のドレインが、第１の電源レール１１の電位近辺まで上昇し、第１の出力トランジスタＭ１がオフ状態となる。このため、第２の電源レール１２と第３の電源レール１３の間に直列接続された第２、第３の出力トランジスタＭ２、Ｍ３にて、プッシュプルアンプが構成されている。

入力信号レベルが低く、出力信号レベルが第２の電源レール１２の電位を超えない範囲では、入力回路１はドライバトランジスタＭｂ１，Ｍｂ２、Ｍｂ３に供給する電圧を増加させ、一方でドライバトランジスタＭａ１，Ｍａ２，Ｍａ３に供給する電圧を減少させるように働く。その他の動作、入力信号レベルが増加した場合の動作は、第１の実施形態のドライバトランジスタＱａｘ，ＱｂｘをドライバトランジスタＭａｘ，Ｍｂｘと置き換えればよいので、重複する説明を省略する。

上記のように、プル側、プッシュ側駆動回路のドライバトランジスタをＭＯＳトランジスタで構成しても、第１の実施形態と同様な効果を奏することが可能である。

（第３の実施形態）
図４は第３の実施形態に係る電力増幅回路の回路図である。第１の電源レール１１と出力端子１５の間に第１の出力トランジスタＭ１が接続されており、第２の電源レール１２と出力端子１５の間に第２の出力トランジスタＭ２が接続され、出力端子と第３の電源レールの間に第３の出力トランジスタＭ３が接続されている。

入力回路１により駆動される、プッシュ側駆動回路２としてのドライバトランジスタ（バイポーラトランジスタ）Ｑａ１，Ｑａ２，Ｑａ３は、夫々エミッタ面積が４：１：２に設定されており、夫々のエミッタ抵抗Ｒａ１，Ｒａ２，Ｒａ３は，１／４、１、１／２に設定されている。一方、入力回路１により駆動される、プル側駆動回路としてのドライバトランジスタ（バイポーラトランジスタ）Ｑｂ１，Ｑｂ２，Ｑｂ３は、夫々エミッタ面積が１：１：１に設定されており、夫々のエミッタ抵抗Ｒｂ１，Ｒｂ２，Ｒｂ３は１：１：１に設定されている。

ドライバトランジスタＱａ１，Ｑａ２，Ｑａ３とＱｂ１，Ｑｂ２，Ｑｂ３は、夫々抵抗Ｒｃ１，Ｒｃ２，Ｒｃ３を介して連結されており、ドライバトランジスタＱａ１と抵抗Ｒｃ１の接続ノードは第１の出力トランジスタＭ１のゲート端子に接続されてこれを駆動する。ドライバトランジスタＱａ２と抵抗Ｒｃ２の接続ノードは第２の出力トランジスタＭ２のゲート端子に接続されてこれを駆動する。ドライバトランジスタＱｂ３と抵抗Ｒｃ３との接続ノードは第３の出力トランジスタＭ３のゲート端子に接続されてこれを駆動する。

第３の出力トランジスタＭ３のゲート端子と第３の電源レール１３の間には、ゲートが第３の出力トランジスタＭ３のゲートに接続され、ドレインがＲｃ４を介して第３の出力トランジスタＭ３のゲートに接続されたＮＭＯＳトランジスタＭ４が接続されている。出力端子１５と入力回路１の間には、帰還回路５が接続されている。抵抗Ｒｃ１，Ｒｃ２，Ｒｃ３は本回路の動作上、本質的には必要ないが、夫々Ｑｂ１，Ｑｂ２，Ｑｂ３の最大電流を制限する抵抗である。このため、車載用アンプに使用した場合、電源電圧が瞬時に大きく変動しても破壊を防ぐことが出来、信頼性が向上する。また、抵抗Ｒｃ４は、ＮＭＯＳトランジスタＭ４のインピーダンスを上げるための調整抵抗であり、これらも本回路の動作上、本質的には必要ないものであるが、インピーダンスを上げることにより、更なる低歪化を実現できる。

第３の実施形態の電力増幅回路の動作は、第１の実施形態のそれと実質的に同じなので重複する説明は省略する。図４の回路構成であっても、図２の回路構成と同様な効果を奏することができる。

（第４の実施形態）
図５は、第４の実施形態に係る電力増幅回路の回路図である。第１の電源レール１１と出力端子１５の間に、第１の出力トランジスタＭ１が接続されており、出力端子１５と第２の電源レール１２の間に第２の出力トランジスタＭ２が接続されており、出力端子１５と第３の電源レールの間に第３の出力トランジスタＭ３が接続されている。入力回路１により駆動される、プッシュ側ドライバトランジスタ（バイポーラ）Ｑａ１，Ｑａ２，Ｑａ３は、夫々エミッタ面積が１：１：１に選択されており、一方入力回路１により駆動されるプル側ドライバトランジスタ（バイポーラ）Ｑｂ１，Ｑｂ２，Ｑｂ３は、夫々エミッタ面積比が４：１：２に選択されている。ドライバトランジスタＱａ１，Ｑａ２，Ｑａ３とＱｂ１，Ｑｂ２，Ｑｂ３は、夫々連結されており、ドライバトランジスタＱａ１、Ｑｂ１の接続線（第１の駆動信号線）は第３の出力トランジスタＭ３のゲート端子に接続されてこれを駆動する。ドライバトランジスタＱａ２、Ｑｂ２の接続線（第２の駆動信号線）は第２の出力トランジスタＭ２のゲート端子に接続されてこれを駆動する。ドライバトランジスタＱａ３、Ｑｂ３の接続線（第３の駆動信号線）は第１の出力トランジスタＭ１のゲート端子に接続されてこれを駆動する。

第１の出力トランジスタＭ１のゲート端子と第１の電源レール１１の間には、ダイオード接続されたＮＭＯＳトランジスタＭ４が接続されている。出力端子１５と入力回路１の間には、帰還回路５が接続されている。

入力端子１４に供給される信号が無い無信号状態において、ドライバトランジスタＱａ１，Ｑａ２，Ｑａ３に流れる電流がＩであるように、帰還回路５の作用を受けつつ入力回路１から制御信号が送られている。この場合、ドライバトランジスタＱａ２に流れる電流ＩはドライバトランジスタＱｂ２にそのまま流れることになるので、Ｑｂ２に流れる電流もＩになる。ドライバトランジスタＱｂ３はＱｂ２の２倍のエミッタ面積を持つので、Ｑｂ３は２×Ｉの電流を流すことができる。その結果、ＮＭＯＳトランジスタＭ４にはＩの電流が流れることになり、ＮＭＯＳトランジスタＭ４と第１の出力トランジスタＭ１の面積比で決まるアイドル電流Ｉｏｕｔが第１、第２の出力トランジスタＭ１，Ｍ２を通じて流れることになる。

一方、ドライバトランジスタＱｂ１はＱｂ２の４倍の面積を有するので、４×Ｉを流そうとするものの、ドライバトランジスタＱａ１の電流がＩのため、コレクタエミッタ間損失が少なくなり、Ｑｂ１のコレクタが第１の電源レール電位まで下降する。この結果、第３の出力トランジスタＭ３はオフとなる。従って、この場合、第１の電源レール１１と第２の電源レール１２の間に直列接続された第１、第２の出力トランジスタＭ１、Ｍ２でプッシュプルアンプを構成していることになる。

まず、入力信号レベルが低く、出力信号レベルが第２の電源レール１２の電位を超えない範囲での動作を説明する。負の入力信号が入力されると、入力回路１はドライバトランジスタＱａ１，Ｑａ２，Ｑａ３に供給する電流を増加させ、一方でドライバトランジスタＱｂ１，Ｑｂ２，Ｑｂ３に供給する電流を減少させるように働く。無信号時には、Ｑａ２とＱｂ２の電流を等しくするように帰還回路５が作用し、入力回路１の動作状態が決定しているため、Ｑａ２の電流がＱｂ２の電流を容易に超えることになり、第２の出力トランジスタＭ２に流れる電流が増えることになる。ドライバトランジスタＱａ１，Ｑａ２の電流は等しいものの、Ｑｂ１の電流はＱｂ２の電流よりも４倍多く流れるように設計されているために、入力信号レベルが低い状態では、第３の出力トランジスタＭ３はオフしたままの設定とされている。換言すれば、第２の出力トランジスタＭ２が動作してプッシュプルアンプを形成し、帰還回路５が作用している間は、ドライバトランジスタＱａ１，Ｑａ２，Ｑａ３の電流は必要以上に増えないため、このときのＱａ１の電流がＱｂ２の電流を超えないようにドライバトランジスタＱｂ１，Ｑｂ２のエミッタ面積比を採るようにする。よって、この期間においては、電力増幅回路は第２の電源レール１２及び第２の出力トランジスタＭ２を通じて、出力端子１５に電力を供給する事になり、本回路をＫＢ級パワーアンプシステムに適用すれば、同一出力パワーで低発熱（低消費電力）の高効率動作となり得る。

入力信号が増加して、出力電位が第２の電源レール１２の電位に近づくと、第２の出力トランジスタＭ２の負荷駆動能力の限界に近づき、第２の電源レールの電位に対し出力端子１５の出力波形がクリップし始める状態となる（所謂Ｒｏｎで決まる出力トランジスタＭ２の残り電圧の作用）。このとき、帰還回路５の作用により、入力回路１からのドライバトランジスタＱａ１，Ｑａ２，Ｑａ３の駆動電流がさらに増加することになる。この帰還作用により入力回路１からのドライバトランジスタＱａ１，Ｑａ２，Ｑａ３の駆動電流がさらに増加することになる。本帰還作用により、ドライバトランジスタＱａ１の電流がＱｂ１の電流より増えることになれば、第３の出力トランジスタＭ３のゲート電圧は次第に上昇を始め、徐々に第３の出力トランジスタＭ３がＯＮすることになる。よって、この期間は第２、第３の出力トランジスタＭ２，Ｍ３とで出力に電力を供給する状態となる。

この期間は、本回路をＫＢ級パワーアンプシステムに適用した場合、同一出力パワーで低発熱（低消費電力）の高効率動作と、従来のＡＢ級パワーアンプ動作との切替における境目となる。

さらに入力信号が増加して、第３の出力トランジスタＭ３の動作により、出力電位が第２の電源レール１２の電位を超えれば、第２の出力トランジスタＭ２のゲートは駆動されるものの、Ｍ２のドレイン・ソース電位は逆転することになる。このとき、第２の電源レールは掃き出す方向のインピーダンスを高い設定としておけば、第２の出力トランジスタＭ２はカットオフしているものと見なせる。従って、この期間は第３の出力トランジスタＭ３のみが出力に電力を供給する状態となる。よって、この期間においては、従来のＡＢ級パワーアンプ動作と変わらず、低発熱（低消費電力）の高効率動作とはならないものの、第２の出力トランジスタＭ２が供給するよりも、より高い電力を出力端子に供給することができる期間となる。

このように、出力電位に応じて、第２、第３の出力トランジスタＭ２，Ｍ３の動作状態の切替を行い、複数の異なる電源レールからの電力の供給の切替を行なうパワーアンプを実現しており、ＫＢ級パワーアンプに適用することで、低発熱（低消費電力）のパワーアンプシステムを実現することができる。

本実施形態の構成は、第１の実施形態の図２の構成を上下方向で部分的に対称、即ち小入力信号入力時第１、第２のＭＯＳトランジスタＭ１、Ｍ２でプッシュプル構成を採り、ＭＯＳトランジスタＭ４がＭ１のゲートインピーダンスを調整し、ドライバトランジスタＱｂ１，Ｑｂ２，Ｑｂ３の面積比を変える構成となっており、図２の回路の上に図５の回路を重ねれば、２段積みのＫＢアンプシステムを容易に構成することができる。本実施形態の場合も、第１の実施形態と同様の効果を奏することができる。

（第５の実施形態）
図６は、第５の実施形態に係る電力増幅回路の回路図である。第１の実施形態の図２と類似しているので、異なるところのみ説明し、重複する部分の説明は省略する。プッシュ側駆動回路２としてのドライバトランジスタ（バイポーラトランジスタ）Ｑａ１，Ｑａ２，Ｑａ３は、夫々エミッタ面積が４：１：２に選択されていて、プル側駆動回路３としてのドライバトランジスタ（バイポーラトランジスタ）Ｑｂ１，Ｑｂ２，Ｑｂ３は、夫々エミッタ面積が１：１：１に選択されている点は第１の実施形態と同じである。

ドライバトランジスタＱａ１，Ｑａ２，Ｑａ３及びＱｂ１，Ｑｂ２，Ｑｂ３は夫々連結されており、ドライバトランジスタＱａ１、Ｑｂ１の接続線（第１の駆動信号線）はＰＭＯＳトランジスタＭ７と第１の出力トランジスタＭ１のゲート端子に接続されてこれを駆動する。ドライバトランジスタＱａ２、Ｑｂ２の接続線（第２の駆動信号線）はＰＭＯＳトランジスタＭ６と第２の出力トランジスタＭ２のゲート端子に接続されてこれを駆動する。ドライバトランジスタＱａ３、Ｑｂ３の接続線（第３の駆動信号線）は第３の出力トランジスタＭ３のゲート端子に接続されてこれを駆動する。

第３の出力トランジスタＭ３のゲート端子と第３の電源レールの間には、ＮＭＯＳトランジスタＭ５とＭ４が縦積み接続されており、ＮＭＯＳトランジスタＭ４のゲートは第３の出力トランジスタＭ３のゲートに接続され、ＮＭＯＳトランジスタＭ５のゲートは抵抗Ｒｄ１の一端に接続されている。抵抗Ｒｄ１の他端は第３の電源レール１３に接続されている。ＰＭＯＳトランジスタＭ７，Ｍ６は夫々第１、第２の出力（ＰＭＯＳ）トランジスタＭ１，Ｍ２とゲートを共通にし、ＰＭＯＳトランジスタＭ７は第１の電源レール１１と抵抗Ｒｄ１の一端間に接続され、ＰＭＯＳトランジスタＭ６は第２の電源レール１２と抵抗Ｒｄ１の一端間に接続されている。出力端子１５と入力回路１の間には、帰還回路５が接続されている。

本実施形態の基本的な動作は、第１の実施形態と同じであるので重複する説明を省略し、異なる回路部分の動作のみ説明する。入力信号が無信号のとき、第２、第３の出力トランジスタＭ２，Ｍ３を流れるアイドル電流Ｉｏｕｔに比例した電流が、ＰＭＯＳトランジスタＭ６を流れる。ＰＭＯＳトランジスタＭ６に流れる電流が抵抗Ｒｄ１に流れ込むことで、ＮＭＯＳトランジスタＭ５がオンする。ＮＭＯＳトランジスタＭ５がオンすることによって、ＮＭＯＳトランジスタＭ４がオンする。ＮＭＯＳトランジスタＭ４がオンすることによって、無信号時に第３の駆動信号線よりＮＭＯＳトランジスタＭ５，Ｍ４に電流Ｉ１が流れる。

電流Ｉ１がＮＭＯＳトランジスタＭ４に流れることにより、Ｍ４のゲート・ソース電圧ＶＧＳ４が発生する。電圧ＶＧＳ４は第３の出力トランジスタＭ３のゲート・ソース電圧となり、電流Ｉ１によって発生したＶＧＳ４を正確に第３の出力トランジスタＭ３に供給することができる。従って、アイドル電流Ｉｏｕｔのばらつきが少なくなる。

次に、第３の駆動信号線の信号により第３の出力トランジスタＭ３が駆動されると、第２の出力トランジスタＭ２はカットオフされる。第２の出力トランジスタＭ２がカットオフされることにより、第３の出力トランジスタＭ３はカットオフされる。第３の出力トランジスタＭ３がカットオフされることにより、ＮＭＯＳトランジスタＭ５もカットオフされる。

これにより、第３の駆動信号線からＮＭＯＳトランジスタＭ４に流れ込む電流はゼロになるので、ドライバトランジスタ側からみた第３の出力トランジスタＭ３のゲートインピーダンスが高くなる。従って、増幅回路全体のゲインが大きくなり、低歪増幅が可能になる。

更に、ＮＭＯＳトランジスタＭ５の面積を非常に小さくして、第３の駆動信号線からの信号がゼロの時および第３の出力トランジスタＭ３が駆動される時の第３の出力トランジスタＭ３のゲートインピーダンスの比を小さくすることにより、更なる低歪増幅を可能にする。ここで、ＮＭＯＳトランジスタＭ５の面積を非常に小さくしても、無信号時のＮＭＯＳトランジスタＭ４のゲート・ソース電圧を変化させることが無いため、アイドル電流Ｉｏｕｔを増加させない。また、ＮＭＯＳトランジスタＭ５の面積を、第１の出力トランジスタＭ１に対して非常に小さくできるため、チップサイズが小さくなる。

上記は、第２の出力トランジスタＭ２とゲートが共通に接続されたＰＭＯＳトランジスタＭ６について動作を説明したが、第１の出力トランジスタＭ１とゲートが共通に接続されたＰＭＯＳトランジスタＭ７についても同様である。

以上のように、第５の実施形態によれば、第１の実施形態と同様の効果を奏することはもとより、アイドル電流のばらつきをより少なくすることができ、ほぼ完全な低歪増幅が可能になる。

（第６の実施形態）
第１〜第５の実施形態では、３個の電源レールがある場合を説明したが、本発明はこれに限るものではない。図７は第６の実施形態に係る電力増幅回路の回路図であり、ｎ個（ｎは２以上の整数）の電源レールを有している。

出力ＭＯＳトランジスタもＭ１〜Ｍｎのｎ個有しており、プッシュ側駆動回路２とプル側駆動回路３の間を、ｎ本の駆動信号線が連結している。このｎ本の駆動信号線は、夫々ｎ個の出力ＭＯＳトランジスタのゲートに接続されている。出力トランジスタＭｎのゲートと第ｎの電源レールの間にはインピーダンス回路４が接続され、出力端子１５と入力回路１の間には帰還回路５が接続されている。

なお、図７は図３に対応する形のｎ段構成を示したが、図５に対応する形のｎ段構成も可能であることは言うまでも無い。このように、ｎ個の電源レールを有する場合は、計算上の理論電力効率はＢ級アンプのｎ倍に改善され、理論消費電力（発熱）も大幅に改善することができる。

以上、本発明の電力増幅回路の実施形態を、ＫＢ級アンプに適用する場合を例にとり説明したが、本発明はこれに限るものではなく、複数の電源を信号レベルに応じて切り替えるＧ級、信号レベルが大きい時に電源電位を一時的にリフトアップするＨ級のパワーアンプシステムなどにも適用可能である。

また、実施形態では、プッシュ側駆動回路のドライバトランジスタのエミッタ、若しくはゲート面積比を４：１：２としたが、この比は例示であり適宜変更可能である。その他、本発明の主旨を逸脱しない範囲で、種々変更して実施することが可能である。

３個の電源レールを用いた場合の実施例に共通する概念を説明するための回路図。 第１の実施形態に係る電力増幅回路の回路図。 第２の実施形態に係る電力増幅回路の回路図。 第３の実施形態に係る電力増幅回路の回路図。 第４の実施形態に係る電力増幅回路の回路図。 第５の実施形態に係る電力増幅回路の回路図。 ｎ個の電源レールを用いた場合の実施例に共通する概念を説明するための電力増幅回路の回路図。 従来のＫＢ級電力増幅回路の基本構成を示す回路図。

符号の説明

１、１０…入力回路
２…プッシュ側駆動回路
３…プル側駆動回路
４…インピーダンス回路
５、１７…帰還回路
１１…第１の電源レール
１２…第２の電源レール
１３…第３の電源レール
１４…入力端子
１５…出力端子
１６…駆動回路
Ｍ１，Ｍ２、Ｍ３、Ｍｎ、Ｑ１，Ｑ２，Ｑ３…出力トランジスタ
Ｍ４、Ｍ５．Ｍ６，Ｍ７…インピーダンス制御用トランジスタ
Ｍａ１，Ｍａ２，Ｍａ３、Ｑａ１，Ｑａ２，Ｑａ３…プッシュ側ドライバトランジスタ
Ｍｂ１，Ｍｂ２，Ｍｂ３、Ｑｂ１，Ｑｂ２，Ｑｂ３…プル側ドライバトランジスタ
Ｒａ１，Ｒａ２，Ｒａ３，Ｒｂ１，Ｒｂ２，Ｒｂ３、Ｒｃ１，Ｒｃ２，Ｒｃ３，Ｒｃ４、Ｒｃ５、Ｒｄ１…抵抗

Claims (5)

1. 入力信号と帰還信号が入力し、これらを増幅して第１及び第２の制御信号を出力する入力回路と、
   ｎ本（ｎは２以上の自然数）からなり、最も高い第１から最も低い第ｎまで、順次電圧が降下する複数の電源線と、
   前記第１の電源線が接続され、前記第１の制御信号が入力し、ｎ個の第１の駆動信号出力端子を有するプッシュ側駆動回路と、
   前記第ｎの電源線が接続され、前記第２の制御信号が入力し、ｎ個の第２の駆動信号出力端子を有するプル側駆動回路と、
   前記プッシュ側及びプル側の前記ｎ個の駆動信号出力端子を夫々対応して接続するｎ本の駆動信号線と、
   前記ｎ本の電源線にその導通路の一端が夫々接続され、前記ｎ本の駆動信号線にそのゲートが夫々接続されたｎ個のＭＯＳトランジスタと、
   前記ｎ個のＭＯＳトランジスタの前記導通路の他端が共通に接続された出力端子と、
   前記第１の電源線と第１のＭＯＳトランジスタのゲートの間、若しくは前記第ｎの電源線と第ｎのＭＯＳトランジスタのゲートの間にその導通路が接続され、そのゲートが前記第１若しくは第ｎのＭＯＳトランジスタのゲートに接続され、前記第１若しくは第ｎのＭＯＳトランジスタのゲートインピーダンスを調整するインピーダンス回路と、
   前記出力端子と前記入力回路の間に接続され、前記入力回路に前記帰還信号を送出する帰還回路と、
   を具備することを特徴とする電力増幅回路。
2. 入力信号と帰還信号が入力し、これらを増幅して第１及び第２の制御信号を出力する入力回路と、
   第１の電源電圧が与えられる第１の電源線と、
   前記第１の電源電圧より低い第２の電源電位が与えられる第２の電源線と、
   前記第２の電源電圧より低い第３の電源電圧が与えられる第３の電源線と、
   前記第１の電源線が接続され、前記第１の制御信号が入力し、３個の駆動信号出力端子を有するプッシュ側駆動回路と、
   前記第３の電源線が接続され、前記第２の制御信号が入力し、３個の駆動信号出力端子を有するプル側駆動回路と、
   前記プッシュ側及びプル側駆動回路の前記３個の駆動信号出力端子を夫々対応して接続する３本の駆動信号線と、
   前記第１、第２、第３の電源線にその導通路の一端が夫々接続され、前記３本の駆動信号線にそのゲートが夫々接続された第１、第２、第３のＭＯＳトランジスタと、
   前記第１、第２、第３のＭＯＳトランジスタの前記導通路の他端が共通に接続された出力端子と、
   前記第１の電源線と第１のＭＯＳトランジスタのゲートの間、若しくは前記第３の電源線と第３のＭＯＳトランジスタのゲートの間にその導通路が接続され、そのゲートが前記第１若しくは第３のＭＯＳトランジスタのゲートに接続され、前記第１若しくは第３のＭＯＳトランジスタのゲートインピーダンスを調整するインピーダンス回路と、
   前記出力端子と前記入力回路の間に接続され、前記入力回路に前記帰還信号を送出する帰還回路と、
   を具備することを特徴とする電力増幅回路。
3. 前記入力回路の前記入力信号が増加するとき、前記第１の制御信号は前記プッシュ側駆動回路の前記駆動信号出力端子の出力電流を減少させ、前記第２の制御信号は前記プル側駆動回路の前記駆動信号出力端子の出力電流を増加させることを特徴とする請求項１または２に記載の電力増幅回路。
4. 前記プッシュ側駆動回路及び前記プル側駆動回路の前記駆動信号出力端子は、前記駆動信号線を通じて対応する前記ＭＯＳトランジスタのゲート容量を充放電させることを特徴とする請求項１または２に記載の電力増幅回路。
5. 前記インピーダンス回路は、前記入力信号が無い状態において、前記第１の電源線若しくは第ｎの電源線に最も近接する２つのＭＯＳトランジスタに流れる電流を決定することを特徴とする請求項１に記載の電力増幅回路。

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