JP2005285904A - Semiconductor wafer and manufacturing method therefor - Google Patents
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Abstract
Description
本発明は、半導体ウェーハ及びその製造方法に関し、特に、半導体基板上に形成されたスクライブラインと集積回路部との間の段差を低減することにより、レジストの塗布ムラを低減し、この集積回路部上に形成される薄膜素子の寸法精度を高め、その結果、薄膜素子の特性の向上を図ることが可能な技術に関するものである。 The present invention relates to a semiconductor wafer and a method for manufacturing the same, and more particularly, by reducing a step between a scribe line formed on a semiconductor substrate and an integrated circuit portion, resist application unevenness is reduced, and the integrated circuit portion. The present invention relates to a technique capable of improving the dimensional accuracy of a thin film element formed thereon and, as a result, improving the characteristics of the thin film element.
従来、IC、LSI等の半導体装置は、シリコンウェーハ等の半導体ウェーハ上に、薄膜成長技術、リソグラフィ技術、エッチング技術等を用いて複数の集積回路(IC)部を形成し、この半導体ウェーハをダイシングソー等を用いてスクライブラインに沿って切断することにより集積回路(IC)部を相互に切り離して半導体チップとし、この半導体チップをリードフレームにボンディングし、その後、樹脂モールドすることで作製される。
近年、各種電子機器の高機能化、小型化、薄厚化に伴い、半導体装置に磁気センサ、温度センサ、圧力センサ等の機能を付加した複合半導体装置が提案され実用化されている。
この複合半導体装置の一種に集積回路(IC)に巨大磁気抵抗効果(GMR)素子を付加した磁気センサ付半導体装置がある(例えば、特許文献1参照)。
Conventionally, semiconductor devices such as ICs and LSIs form a plurality of integrated circuit (IC) parts on a semiconductor wafer such as a silicon wafer by using a thin film growth technique, a lithography technique, an etching technique, and the like, and the semiconductor wafer is diced. The integrated circuit (IC) parts are separated from each other by cutting along a scribe line using a saw or the like to form a semiconductor chip, the semiconductor chip is bonded to a lead frame, and then resin molded.
2. Description of the Related Art In recent years, with the increase in functionality, size, and thickness of various electronic devices, composite semiconductor devices in which functions such as a magnetic sensor, a temperature sensor, and a pressure sensor are added to a semiconductor device have been proposed and put into practical use.
One type of composite semiconductor device is a semiconductor device with a magnetic sensor in which a giant magnetoresistive effect (GMR) element is added to an integrated circuit (IC) (see, for example, Patent Document 1).
図5は、従来の磁気センサ付半導体チップ(半導体装置)が複数個形成されたシリコンウェーハ(半導体ウェーハ)の一例を示す平面図、図6は同磁気センサ付半導体チップ及びその周辺部を示す拡大平面図、図7は図6のA−A線に沿う断面図である。
図において、符号1はシリコンウェーハであり、シリコン基板(半導体基板)2上にスクライブライン3が格子状に形成されることにより複数の集積回路形成領域がマトリックス状に形成され、これらの集積回路形成領域それぞれには集積回路(IC)部4が形成されている。
FIG. 5 is a plan view showing an example of a silicon wafer (semiconductor wafer) on which a plurality of conventional semiconductor chips with a magnetic sensor (semiconductor device) are formed, and FIG. 6 is an enlarged view showing the semiconductor chip with a magnetic sensor and its peripheral part. FIG. 7 is a plan view taken along line AA in FIG.
In the figure,
IC部4は、電気回路を含む配線層と絶縁層を交互に積層した積層構造のもので、アナログ・デジタル・コンバータ(ADC)、メモリ(M)、アナログ回路(AnC)等を備えた集積回路(IC)5と、このIC5の各々の辺(図6では、4辺)の外側に隣接して設けられ、このIC5に電気的に接続される巨大磁気抵抗効果(GMR)素子6〜9とを備えており、これらGMR素子6〜9により磁気センサが構成されている。
このIC部4の周囲にはシールリング部11が形成され、このシールリング部11の外側には、隣接する集積回路形成領域との間に形成された所定の幅を有する帯状の領域であるスクライブライン3が形成されている。
このスクライブライン3には、その中心線に沿って半導体チップ分離用の溝13が形成されている。
The
A
In the
このIC部4、シールリング部11及びスクライブライン3の断面構造は、図7に示すように、p型のシリコン基板(p−Si基板)21上にアナログ・デジタル・コンバータ(ADC)、メモリ(M)、アナログ回路(AnC)等を備えたIC(図示せず)及び酸化ケイ素からなる絶縁層22が形成され、これらIC及び絶縁層22を覆いかつ一端部がシールリング部11に延出する様に絶縁層23が形成され、この絶縁層23上には所定の配線パターンを有する配線層24a、絶縁層25a、所定の配線パターンを有する配線層24b、絶縁層25bが順次積層されている。これら絶縁層23、25a、25bは、シールリング部11において上方の絶縁層25aが下方の絶縁層23を、上方の絶縁層bが下方の絶縁層16aをそれぞれ覆う様に傾斜して積層されている。
As shown in FIG. 7, the cross-sectional structure of the
そして、最上層の絶縁層25bの平坦面上にはGMR素子6〜9及び配線層24cが形成されるとともに、シールリング部11に延出する傾斜面上には、最上層の配線層24cと同一層からなる金属層26がその下端部がp−Si基板21に接触する様に形成され、これらGMR素子6〜9、配線層24c及び金属層26を覆うように窒化ケイ素からなるパッシベーション膜(保護絶縁層)28が形成されている。また、配線層24a〜24cはヴィアホールに充填された金属により相互に電気的に接続されている。
このパッシベーション膜28の下端部はシールリング部11内に収まる様にパターニングされ、このパッシベーション膜28に覆われずに露出しているp−Si基板21上の領域がスクライブライン3とされている。
The
The lower end portion of the
図8は、従来のシリコンウェーハの他の一例を示す断面図であり、この集積回路(IC)部31は、GMR素子6〜9、配線層24c及び金属層26の上端部を覆う様に平坦化絶縁層32が形成され、この平坦化絶縁層32及び金属層26を覆う様にパッシベーション膜33が形成された構成である。
また、図9は、従来のシリコンウェーハのさらに他の一例を示す断面図であり、このシールリング部41は、絶縁層23、配線層24aと同一層からなる金属層42a、絶縁層25a、配線層24bと同一層からなる金属層42b、絶縁層25b、配線層24cと同一層からなる金属層42cが積層され、これら金属層42a〜42cはヴィアホールに充填された金属により相互に電気的に接続され、GMR素子6〜9、配線層24c及び金属層42cの一端部を覆う様に平坦化絶縁層32が形成され、この平坦化絶縁層32及び金属層42cの上部、及び絶縁層23、25a、25bの端部を覆う様にパッシベーション膜33が形成され、このパッシベーション膜33の下端部がシールリング部41内に収まる様にパターニングされた構成である。
これらの磁気センサ付半導体チップは、ICに磁気抵抗効果素子を組み込んだ構成であるから、各種電子機器の高機能化、小型化、薄厚化に対して対応可能なものとなっている。
FIG. 9 is a cross-sectional view showing still another example of a conventional silicon wafer. This
Since these semiconductor chips with a magnetic sensor have a structure in which a magnetoresistive effect element is incorporated in an IC, they can cope with high functionality, downsizing, and thinning of various electronic devices.
ところで、従来の薄膜素子付半導体チップの、いわゆるチップ領域では、IC部4、31が電気回路を含む配線層と、絶縁層を積層した多層構造となっている。磁気センサ等の薄膜素子は、その特性を劣化させないために一般的に薄い膜厚で形成されるため、多層構造の上に保護層で平坦化して、その上に形成される。
しかしながら、これらチップ領域を区画するスクライブライン3においては、p−Si基板21の表面が露出した状態になっているので、段差が大きく、このIC部4、31の上に薄膜素子を形成するためのレジスト形成領域においてレジストの塗布ムラ(ストライエーション)が発生し、結果として、薄膜素子の形状、寸法が不安定になる虞があった。また、薄膜素子に起因する汚染物質によって露出したSiに影響を及ぼす虞もあった。
By the way, in a so-called chip region of a conventional semiconductor chip with a thin film element, the
However, since the surface of the p-
本発明は、上記の事情に鑑みてなされたものであって、半導体基板上に形成されたスクライブラインと集積回路部との間の段差を低減することで、集積回路部におけるレジストの塗布ムラを低減することができ、その結果、この集積回路部上に形成される薄膜素子の寸法精度を高めることができ、この薄膜素子の特性を向上させることのできる半導体ウェーハ及びその製造方法を提供することを目的とする。 The present invention has been made in view of the above circumstances, and by reducing the step between the scribe line formed on the semiconductor substrate and the integrated circuit portion, uneven application of the resist in the integrated circuit portion is achieved. To provide a semiconductor wafer that can be reduced, and as a result, can improve the dimensional accuracy of a thin film element formed on the integrated circuit portion, and can improve the characteristics of the thin film element, and a method for manufacturing the same. With the goal.
上記課題を解決するために、本発明は次の様な半導体ウェーハ及びその製造方法を提供した。
すなわち、本発明の半導体ウェーハは、半導体基板上にスクライブ領域により区画された複数の集積回路形成領域を有し、これらの集積回路形成領域に多層構造の集積回路部を形成し、これらの集積回路部の周囲にシールリング部を形成してなる半導体ウェーハであって、前記シールリング部に前記集積回路部の最上層の配線層に対応する金属層を形成し、該金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように表面が平坦化された平坦化絶縁層を形成し、該平坦化絶縁層上に保護絶縁層を形成してなることを特徴とする。
In order to solve the above-mentioned problems, the present invention provides the following semiconductor wafer and method for manufacturing the same.
That is, the semiconductor wafer of the present invention has a plurality of integrated circuit formation regions partitioned by a scribe region on a semiconductor substrate, and an integrated circuit portion having a multilayer structure is formed in these integrated circuit formation regions. A semiconductor wafer in which a seal ring part is formed around a part, wherein a metal layer corresponding to the uppermost wiring layer of the integrated circuit part is formed on the seal ring part, and the metal layer and the integrated circuit formation are formed A planarization insulating layer whose surface is planarized so as to cover the region and the scribe region is formed, and a protective insulating layer is formed over the planarization insulating layer.
この半導体ウェーハでは、前記シールリング部に前記集積回路部の最上層の配線層に対応する金属層を形成し、該金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように表面が平坦化された平坦化絶縁層を形成し、該平坦化絶縁層上に保護絶縁層を形成したことにより、集積回路形成領域、シールリング部及びスクライブ領域全体が平坦化され、集積回路形成領域とスクライブ領域との間の段差が無くなる。これにより、前記集積回路部におけるレジストの塗布ムラが低減され、この集積回路部上に形成される薄膜素子の寸法精度が高まり、この薄膜素子の特性が向上する。 In this semiconductor wafer, a metal layer corresponding to the uppermost wiring layer of the integrated circuit portion is formed on the seal ring portion, and the surface is flattened so as to cover the metal layer, the integrated circuit formation region, and the scribe region. And forming the protective insulating layer on the planarization insulating layer, the integrated circuit formation region, the seal ring portion, and the entire scribe region are planarized, and the integrated circuit formation region and the scribe region are formed. The step between is lost. As a result, resist application unevenness in the integrated circuit portion is reduced, the dimensional accuracy of the thin film element formed on the integrated circuit portion is increased, and the characteristics of the thin film element are improved.
前記平坦化絶縁層を、前記金属層の窪みが露出するように選択除去し、前記金属層及び前記平坦化絶縁層の表面に前記保護絶縁層を形成してなることを特徴とする。
この半導体ウェーハでは、前記平坦化絶縁層を、前記金属層の窪みが露出するように選択除去し、前記金属層及び前記平坦化絶縁層の表面に前記保護絶縁層を形成することにより、水分の浸入経路となる平坦化絶縁層がシールリング部にて切断され、前記集積回路部へ水分が浸入する虞が無くなる。
The planarization insulating layer is selectively removed so that the depression of the metal layer is exposed, and the protective insulating layer is formed on the surfaces of the metal layer and the planarization insulating layer.
In this semiconductor wafer, the planarization insulating layer is selectively removed so that the depressions of the metal layer are exposed, and the protective insulating layer is formed on the surfaces of the metal layer and the planarization insulating layer, thereby removing moisture. The planarization insulating layer serving as an intrusion path is cut by the seal ring portion, and there is no possibility of moisture entering the integrated circuit portion.
前記平坦化絶縁層を、前記金属層の平坦部が露出するように選択除去し、前記金属層及び前記平坦化絶縁層の表面に前記保護絶縁層を形成してなることを特徴とする。
この半導体ウェーハでは、前記平坦化絶縁層を、前記金属層の平坦部が露出するように選択除去し、前記金属層及び前記平坦化絶縁層の表面に前記保護絶縁層を形成することにより、集積回路形成領域及びスクライブ領域とシールリング部との間の段差が小さくなる。
The planarizing insulating layer is selectively removed so that a flat portion of the metal layer is exposed, and the protective insulating layer is formed on the surfaces of the metal layer and the planarizing insulating layer.
In this semiconductor wafer, the planarization insulating layer is selectively removed so that the flat portion of the metal layer is exposed, and the protective insulation layer is formed on the surface of the metal layer and the planarization insulation layer, thereby integrating the planarization insulation layer. A step between the circuit formation region and the scribe region and the seal ring portion is reduced.
前記金属層上に形成された前記平坦化絶縁層を全面除去して前記金属層の表面と前記平坦化絶縁層の表面を面一とし、これらの表面上に前記保護絶縁層を形成してなることを特徴とする。
この半導体ウェーハでは、前記金属層上に形成された前記平坦化絶縁層を全面除去して前記金属層の表面と前記平坦化絶縁層の表面を面一とし、これらの表面上に前記保護絶縁層を形成したことにより、集積回路形成領域、シールリング部及びスクライブ領域全体が平坦化され、集積回路形成領域とスクライブ領域との間の段差が無くなる。
また、金属層上の平坦化絶縁層を全面除去したことにより、水分の浸入経路となる平坦化絶縁層がシールリング部にて切断され、前記集積回路部へ水分が浸入する虞が無くなる。
The planarization insulating layer formed on the metal layer is entirely removed so that the surface of the metal layer and the surface of the planarization insulation layer are flush with each other, and the protective insulation layer is formed on these surfaces. It is characterized by that.
In this semiconductor wafer, the planarization insulating layer formed on the metal layer is entirely removed so that the surface of the metal layer and the surface of the planarization insulating layer are flush with each other, and the protective insulation layer is formed on these surfaces. Since the integrated circuit forming region, the seal ring portion, and the entire scribe region are flattened, there is no step between the integrated circuit forming region and the scribe region.
Further, since the planarization insulating layer on the metal layer is entirely removed, the planarization insulation layer serving as a moisture intrusion path is cut by the seal ring portion, and there is no possibility of moisture entering the integrated circuit portion.
前記平坦化絶縁層上または前記保護絶縁層上に、薄膜素子を形成してなることを特徴とする。
この半導体ウェーハでは、前記平坦化絶縁層上または前記保護絶縁層上に、薄膜素子を形成したことにより、集積回路部と薄膜素子とが一体化され、集積回路としての機能と薄膜素子としての機能を併せ持ったデバイスのさらなる高機能化、小型化、薄厚化が可能となる。
A thin film element is formed on the planarization insulating layer or the protective insulating layer.
In this semiconductor wafer, since the thin film element is formed on the planarization insulating layer or the protective insulating layer, the integrated circuit portion and the thin film element are integrated, and the function as the integrated circuit and the function as the thin film element are obtained. It is possible to further increase the functionality, size, and thickness of devices that have both.
前記薄膜素子は、磁気抵抗効果素子であることを特徴とする。
この半導体ウェーハでは、前記薄膜素子を磁気抵抗効果素子としたことにより、集積回路部と磁気抵抗効果素子とが一体化され、集積回路としての機能と磁気センサとしての機能を併せ持ったデバイスのさらなる高機能化、小型化、薄厚化が可能となる。
The thin film element is a magnetoresistive element.
In this semiconductor wafer, since the thin film element is a magnetoresistive effect element, the integrated circuit portion and the magnetoresistive effect element are integrated to further enhance the function of a device having both an integrated circuit function and a magnetic sensor function. Functionalization, downsizing, and thinning are possible.
本発明の半導体ウェーハの製造方法は、半導体基板上にスクライブ領域により区画された複数の集積回路形成領域を有し、これらの集積回路形成領域に多層構造の集積回路部を形成し、これらの集積回路部の周囲にシールリング部を形成してなる半導体ウェーハの製造方法であって、前記集積回路部の最上層の配線層を形成すると同時に前記シールリング部に金属層を形成し、これら金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように平坦化絶縁層を形成し、この平坦化絶縁層上に直接、または該平坦化絶縁層上に保護絶縁層を介して薄膜素子を形成することを特徴とする。 The method for producing a semiconductor wafer of the present invention has a plurality of integrated circuit formation regions partitioned by a scribe region on a semiconductor substrate, and forms an integrated circuit portion having a multilayer structure in these integrated circuit formation regions. A method of manufacturing a semiconductor wafer in which a seal ring part is formed around a circuit part, wherein a metal layer is formed on the seal ring part at the same time as forming an uppermost wiring layer of the integrated circuit part. A planarization insulating layer is formed so as to cover the integrated circuit formation region and the scribe region, and a thin film element is formed directly on the planarization insulation layer or on the planarization insulation layer via a protective insulation layer. It is characterized by that.
この半導体ウェーハの製造方法では、前記集積回路部の最上層の配線層を形成すると同時に前記シールリング部に金属層を形成し、これら金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように平坦化絶縁層を形成することにより、集積回路形成領域、シールリング部及びスクライブ領域全体が平坦化されることで、集積回路形成領域とスクライブ領域との間の段差の無い半導体ウェーハが容易に作製される。 In this method of manufacturing a semiconductor wafer, a metal layer is formed on the seal ring portion at the same time as forming the uppermost wiring layer of the integrated circuit portion so as to cover the metal layer, the integrated circuit forming region, and the scribe region. By forming the planarization insulating layer, the integrated circuit formation region, the seal ring portion, and the entire scribe region are planarized, so that a semiconductor wafer without a step between the integrated circuit formation region and the scribe region can be easily manufactured. Is done.
本発明の他の半導体ウェーハの製造方法は、半導体基板上にスクライブ領域により区画された複数の集積回路形成領域を有し、これらの集積回路形成領域に多層構造の集積回路部を形成し、これらの集積回路部の周囲にシールリング部を形成してなる半導体ウェーハの製造方法であって、前記集積回路部の最上層の配線層を形成すると同時に前記シールリング部に金属層を形成し、これら金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように平坦化絶縁層を形成し、前記金属層上の前記平坦化絶縁層を選択除去し、残った平坦化絶縁層上に直接、または該平坦化絶縁層上に保護絶縁層を介して薄膜素子を形成することを特徴とする。 Another method of manufacturing a semiconductor wafer according to the present invention includes a plurality of integrated circuit forming regions partitioned by a scribe region on a semiconductor substrate, and forming an integrated circuit portion having a multilayer structure in these integrated circuit forming regions. A semiconductor wafer manufacturing method in which a seal ring part is formed around an integrated circuit part of the above, wherein a metal layer is formed on the seal ring part at the same time as forming the uppermost wiring layer of the integrated circuit part. A planarization insulating layer is formed so as to cover the metal layer, the integrated circuit formation region, and the scribe region, and the planarization insulating layer on the metal layer is selectively removed, and directly on the remaining planarization insulating layer or A thin film element is formed over the planarization insulating layer with a protective insulating layer interposed therebetween.
この半導体ウェーハの製造方法では、前記集積回路部の最上層の配線層を形成すると同時に前記シールリング部に金属層を形成し、これら金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように平坦化絶縁層を形成し、前記金属層上の前記平坦化絶縁層を選択除去することにより、集積回路形成領域とスクライブ領域との間の段差が小さく、かつ水分の浸入経路となる平坦化絶縁層がシールリング部にて切断され、前記集積回路部へ水分が浸入する虞が無い半導体ウェーハが容易に作製される。 In this method of manufacturing a semiconductor wafer, a metal layer is formed on the seal ring portion at the same time as forming the uppermost wiring layer of the integrated circuit portion so as to cover the metal layer, the integrated circuit forming region, and the scribe region. By forming a planarization insulating layer and selectively removing the planarization insulating layer on the metal layer, the planarization insulation between the integrated circuit formation region and the scribe region is small and becomes a moisture infiltration path. The layer is cut at the seal ring portion, and a semiconductor wafer without the possibility of moisture entering the integrated circuit portion is easily manufactured.
これらの半導体ウェーハの製造方法は、少なくとも前記薄膜素子を覆うように第2の保護絶縁層を形成することを特徴とする。
この半導体ウェーハの製造方法では、少なくとも前記薄膜素子を覆うように第2の保護絶縁層を形成することにより、第2の保護絶縁層により薄膜素子を外部環境から保護する。
In these semiconductor wafer manufacturing methods, a second protective insulating layer is formed so as to cover at least the thin film element.
In this semiconductor wafer manufacturing method, the second protective insulating layer is formed so as to cover at least the thin film element, so that the thin film element is protected from the external environment by the second protective insulating layer.
これらの半導体ウェーハの製造方法は、前記平坦化絶縁層の表面を化学機械研磨(CMP:Chemical Mechanical Polishing)により平坦化することを特徴とする。
この半導体ウェーハの製造方法では、前記平坦化絶縁層の表面を化学機械研磨により平坦化することにより、ナノメートルオーダーの光学的な平坦度を有する平坦化絶縁層が容易に得られる。
These semiconductor wafer manufacturing methods are characterized in that the surface of the planarization insulating layer is planarized by chemical mechanical polishing (CMP).
In this method of manufacturing a semiconductor wafer, a planarized insulating layer having an optical flatness of nanometer order can be easily obtained by planarizing the surface of the planarized insulating layer by chemical mechanical polishing.
本発明の半導体ウェーハによれば、シールリング部に集積回路部の最上層の配線層に対応する金属層を形成し、これら金属層、集積回路形成領域及びスクライブ領域を覆うように表面が平坦化された平坦化絶縁層を形成し、この平坦化絶縁層上に保護絶縁層を形成したので、集積回路形成領域とスクライブ領域との間の段差を無くすことができ、したがって、前記集積回路部におけるレジストの塗布ムラを低減することができ、この集積回路部上に形成される薄膜素子の寸法精度を高めることができ、この薄膜素子の特性を向上させることができる。 According to the semiconductor wafer of the present invention, a metal layer corresponding to the uppermost wiring layer of the integrated circuit portion is formed on the seal ring portion, and the surface is flattened so as to cover the metal layer, the integrated circuit formation region, and the scribe region. And forming a protective insulating layer on the planarizing insulating layer, the step between the integrated circuit forming region and the scribe region can be eliminated. Unevenness of application of the resist can be reduced, the dimensional accuracy of the thin film element formed on the integrated circuit portion can be increased, and the characteristics of the thin film element can be improved.
前記平坦化絶縁層を、前記金属層の窪みが露出するように選択除去し、前記金属層及び前記平坦化絶縁層の表面に前記保護絶縁層を形成すれば、水分の浸入経路となる平坦化絶縁層をシールリング部にて切断することができ、前記集積回路部への水分の浸入を防止することができる。 If the planarization insulating layer is selectively removed so that the depression of the metal layer is exposed, and the protective insulation layer is formed on the surfaces of the metal layer and the planarization insulation layer, the planarization that becomes a moisture intrusion path The insulating layer can be cut at the seal ring portion, and moisture can be prevented from entering the integrated circuit portion.
前記平坦化絶縁層を、前記金属層の平坦部が露出するように選択除去し、前記金属層及び前記平坦化絶縁層の表面に前記保護絶縁層を形成すれば、集積回路形成領域及びスクライブ領域とシールリング部との間の段差を小さくすることができ、したがって、前記集積回路部におけるレジストの塗布ムラを低減することができ、この集積回路部上に形成される薄膜素子の寸法精度を高めることができ、この薄膜素子の特性を向上させることができる。 If the planarizing insulating layer is selectively removed so that the flat portion of the metal layer is exposed, and the protective insulating layer is formed on the surfaces of the metal layer and the planarizing insulating layer, an integrated circuit forming region and a scribe region are formed. And the seal ring portion can be reduced, and therefore, resist application unevenness in the integrated circuit portion can be reduced, and the dimensional accuracy of the thin film element formed on the integrated circuit portion can be increased. And the characteristics of the thin film element can be improved.
前記金属層上に形成された前記平坦化絶縁層を全面除去して前記金属層の表面と前記平坦化絶縁層の表面を面一とし、これらの表面上に前記保護絶縁層を形成すれば、集積回路形成領域、シールリング部及びスクライブ領域全体を平坦化することができ、集積回路形成領域とスクライブ領域との間の段差を無くすことができる。
また、金属層上の平坦化絶縁層を全面除去したので、水分の浸入経路となる平坦化絶縁層をシールリング部にて切断することができ、前記集積回路部への水分の浸入を防止することができる。
If the planarization insulating layer formed on the metal layer is entirely removed so that the surface of the metal layer and the surface of the planarization insulating layer are flush with each other, and the protective insulating layer is formed on these surfaces, The integrated circuit formation region, the seal ring portion, and the entire scribe region can be flattened, and a step between the integrated circuit formation region and the scribe region can be eliminated.
In addition, since the planarization insulating layer on the metal layer is entirely removed, the planarization insulation layer serving as a moisture intrusion path can be cut by the seal ring portion, and moisture intrusion to the integrated circuit portion is prevented. be able to.
前記平坦化絶縁層上または前記保護絶縁層上に、薄膜素子を形成すれば、集積回路部と薄膜素子とを一体化することができ、集積回路としての機能と薄膜素子としての機能を併せ持ったデバイスのさらなる高機能化、小型化、薄厚化を図ることができる。 If a thin film element is formed on the planarization insulating layer or the protective insulating layer, the integrated circuit portion and the thin film element can be integrated, and the function as an integrated circuit and the function as a thin film element are combined. The device can be further enhanced in function, size, and thickness.
前記薄膜素子を磁気抵抗効果素子とすれば、集積回路部と磁気抵抗効果素子とを一体化することができ、集積回路としての機能と磁気センサとしての機能を併せ持ったデバイスのさらなる高機能化、小型化、薄厚化を図ることができる。 If the thin film element is a magnetoresistive effect element, the integrated circuit portion and the magnetoresistive effect element can be integrated, and further enhancement of the function of the device having the function as an integrated circuit and the function as a magnetic sensor, A reduction in size and thickness can be achieved.
本発明の半導体ウェーハの製造方法によれば、集積回路部の最上層の配線層を形成すると同時にシールリング部に金属層を形成し、これら金属層、集積回路形成領域及びスクライブ領域を覆うように平坦化絶縁層を形成するので、集積回路形成領域とスクライブ領域との間に段差の無い半導体ウェーハを容易に作製することができる。 According to the method for manufacturing a semiconductor wafer of the present invention, the uppermost wiring layer of the integrated circuit portion is formed and at the same time a metal layer is formed on the seal ring portion so as to cover the metal layer, the integrated circuit formation region and the scribe region. Since the planarization insulating layer is formed, a semiconductor wafer having no step between the integrated circuit formation region and the scribe region can be easily manufactured.
本発明の他の半導体ウェーハの製造方法によれば、集積回路部の最上層の配線層を形成すると同時にシールリング部に金属層を形成し、これら金属層、集積回路形成領域及びスクライブ領域を覆うように平坦化絶縁層を形成し、金属層上の平坦化絶縁層を選択除去するので、集積回路形成領域とスクライブ領域との間の段差が小さくかつ集積回路部への水分の浸入の虞が無い半導体ウェーハを容易に作製することができる。 According to another semiconductor wafer manufacturing method of the present invention, the uppermost wiring layer of the integrated circuit portion is formed, and at the same time, a metal layer is formed on the seal ring portion, covering the metal layer, the integrated circuit forming region, and the scribe region. Since the planarization insulating layer is formed and the planarization insulation layer on the metal layer is selectively removed, there is a small step between the integrated circuit formation region and the scribe region and there is a risk of moisture intrusion into the integrated circuit portion. It is possible to easily produce a semiconductor wafer that does not exist.
少なくとも前記薄膜素子を覆うように第2の保護絶縁層を形成すれば、第2の保護絶縁層により薄膜素子を外部環境から保護することができる。
前記平坦化絶縁層の表面を化学機械研磨(CMP)により平坦化すれば、ナノメートルオーダーの光学的な平坦度を有する平坦化絶縁層を容易に得ることができる。したがって、集積回路形成領域とスクライブ領域との間に段差の無い半導体ウェーハを容易に作製することができる。
When the second protective insulating layer is formed so as to cover at least the thin film element, the thin film element can be protected from the external environment by the second protective insulating layer.
If the surface of the planarization insulating layer is planarized by chemical mechanical polishing (CMP), a planarization insulating layer having an optical flatness of nanometer order can be easily obtained. Therefore, a semiconductor wafer having no step between the integrated circuit formation region and the scribe region can be easily manufactured.
本発明の半導体ウェーハ及びその製造方法の各実施の形態について図面に基づき説明する。
「第1の実施形態」
図1は本発明の第1の実施形態の磁気センサ付半導体チップ(半導体装置)が複数個形成されたシリコンウェーハ(半導体ウェーハ)の要部を示す断面図であり、この図においては、図7と同一の構成要素については同一の符号を付してある。
Embodiments of a semiconductor wafer and a manufacturing method thereof according to the present invention will be described with reference to the drawings.
“First Embodiment”
FIG. 1 is a cross-sectional view showing the main part of a silicon wafer (semiconductor wafer) on which a plurality of semiconductor chips with a magnetic sensor (semiconductor device) according to the first embodiment of the present invention are formed. In FIG. Constituent elements that are the same as those in FIG.
図1において、符号51はp−Si基板21上の集積回路形成領域に形成された集積回路(IC)部、52はIC部51の周囲に形成されたシールリング部、53はシールリング部52の外側に隣接する集積回路形成領域との間に形成されたスクライブライン(スクライブ領域)である。
p−Si基板21上のIC部51及びスクライブライン53を覆うように酸化ケイ素(SiO2)からなる絶縁層23が形成され、この絶縁層23上には所定の配線パターンを有し金(Au)、アルミニウム(Al)等の金属からなる配線層24aが形成されるとともに、シールリング部52の中心部分を覆うように配線層24aと同一の材料からなる金属層54aが形成され、この配線層24aを含む絶縁層23上にはSiO2からなる絶縁層25aが金属層54aの両端部を覆う様に形成されている。
In FIG. 1,
An insulating
この絶縁層25a上には、所定の配線パターンを有しAu、Al等の金属からなる配線層24bが形成されるとともに、この配線層24bと同一の材料からなる金属層54bが、その底部が金属層54aに接触する様に形成され、これら配線層24b、絶縁層25a及び金属層54bの両端部を覆うように絶縁層25bが形成され、この最上層の絶縁層25bの平坦面上にはGMR素子6〜9及び配線層24cが形成されるとともに、最上層の配線層24cと同一の材料からなる金属層54cがシールリング部52の中心部分を覆いかつその底部が金属層54bに接触する様に形成されている。
A
配線層24c及び金属層54cを覆うように、表面が平坦化されたSiO2からなる平坦化絶縁層55が形成され、この平坦化絶縁層55上には窒化ケイ素(Si3N4)からなるパッシベーション膜(保護絶縁層)56が形成され、パッシベーション膜56上にはGMR素子6〜9が形成されている。
A flattened insulating
このように、平坦化絶縁層55を、IC部51、シールリング部52及びスクライブライン53の全体を覆うとともに、その表面を平坦面としたことにより、IC部51とスクライブライン53との間の段差が無くなる。これにより、このIC部51上に、さらに薄膜素子を形成するためにレジストを塗布する様な場合においても、塗布ムラが生じることが無くなり、このIC部51上に形成される薄膜素子の寸法精度も高まる。
As described above, the
次に、このシリコンウェーハの製造方法について説明する。
通常の薄膜技術を用いて、p−Si基板21上に、絶縁層23、配線層24a、金属層54a、絶縁層25a、配線層24b、金属層54b、絶縁層25b、GMR素子6〜9、配線層24c及び金属層54cを形成する。
Next, a method for manufacturing this silicon wafer will be described.
Using a normal thin film technique, on the p-
次いで、SOG(Spin On Glass)法により、配線層24c及び金属層54cを覆うように、ペルヒドロポリシラザンを主成分とする塗布液を塗布し、その後、所定時間放置してレベリングを行い、表面が平坦な塗布膜とする。この塗布膜を大気中、450℃程度にて焼成し、高純度のSiO2からなる平坦化絶縁層55とする。この平坦化絶縁層55の表面は平坦度に優れたものとなっている。
Next, a coating solution mainly composed of perhydropolysilazane is applied by SOG (Spin On Glass) method so as to cover the
次いで、CVD法により、平坦化絶縁層55を覆うようにSi3N4からなるパッシベーション膜56を成膜する。
例えば、プラズマCVD法の場合では、SiH4−NH3(N2)あるいはSiH4−N2Oを原料として300℃程度の成長温度で成膜することができる。
次いで、パッシベーション膜56上にGMR素子6〜9を形成する。
その後、このGMR素子6〜9を覆うように第2の保護絶縁層(図示略)を形成する。
Next, a
For example, in the case of a plasma CVD method, a film can be formed at a growth temperature of about 300 ° C. using SiH 4 —NH 3 (N 2 ) or SiH 4 —N 2 O as a raw material.
Next,
Thereafter, a second protective insulating layer (not shown) is formed so as to cover the GMR elements 6-9.
この製造方法では、配線層24c及び金属層54cを覆うように平坦化絶縁層55を形成することにより、IC部51とスクライブライン53との間の段差が無くなる。これにより、IC部51とスクライブライン53との間の段差の無いシリコンウェーハが容易に得られる。
また、配線層24c及び金属層54cを覆うように、ペルヒドロポリシラザンを主成分とする塗布液を塗布し、その後、大気中、450℃程度にて焼成し、高純度のSiO2からなる平坦化絶縁層55とすることで、表面の平坦度に優れた平坦化絶縁層55が容易に得られる。
In this manufacturing method, the step between the
Further, a coating liquid mainly composed of perhydropolysilazane is applied so as to cover the
以上説明した様に、本実施形態のシリコンウェーハによれば、IC部51、シールリング部52及びスクライブライン53の全体を覆う様に平坦化絶縁層55を形成し、しかも、その表面を平坦面としたので、IC部51とスクライブライン53との間の段差を無くすことができる。したがって、このIC部51上に、さらに薄膜素子を形成するためにレジストを塗布する様な場合においても、塗布ムラを低減することができ、このIC部51上に形成される薄膜素子の寸法精度を高めることができる。
As described above, according to the silicon wafer of this embodiment, the
本実施形態のシリコンウェーハの製造方法によれば、IC部51、シールリング部52及びスクライブライン53の全体を覆うように平坦化絶縁層55を形成するので、IC部51とスクライブライン53との間に段差が無いシリコンウェーハを作製することができる。
また、IC部51、シールリング部52及びスクライブライン53全体を覆うように、ペルヒドロポリシラザンを主成分とする塗布液を塗布し、その後、大気中、450℃程度にて焼成し、高純度のSiO2からなる平坦化絶縁層55とするので、表面の平坦度に優れた平坦化絶縁層55を容易に得ることができる。
According to the silicon wafer manufacturing method of the present embodiment, the
Further, a coating solution containing perhydropolysilazane as a main component is applied so as to cover the
「第2の実施形態」
本発明の第2の実施形態のシリコンウェーハ(半導体ウェーハ)の製造方法について説明する。
本実施形態のシリコンウェーハの製造方法は、上述した第1の実施形態のシリコンウェーハを製造する方法であるから、図1を参照して説明することとする。
“Second Embodiment”
A method for manufacturing a silicon wafer (semiconductor wafer) according to the second embodiment of the present invention will be described.
Since the silicon wafer manufacturing method according to the present embodiment is a method for manufacturing the silicon wafer according to the first embodiment described above, it will be described with reference to FIG.
通常の薄膜技術を用いて、p−Si基板21上に、絶縁層23、配線層24a、金属層54a、絶縁層25a、配線層24b、金属層54b、絶縁層25b、配線層24c及び金属層54cを形成する。
次いで、配線層24c及び金属層54cを覆うように、化学気相堆積(CVD:Chemical Vapor Deposition)法により、SiH4−O2を原料としてSiO2からなる平坦化絶縁層55を成膜する。
Using a normal thin film technique, an insulating
Next, a planarizing insulating
この平坦化絶縁層55の表面は、下地層である絶縁層25b、配線層24c及び金属層54cの表面形状に類似した形状の凹凸が形成されている。そこで、この平坦化絶縁層55の全面をCMPにより研磨し、表面を平坦化する。
このCMPは、研磨用ヘッドに研磨すべきシリコンウェーハを装着し、SiO2、酸化セリウム(CeO2)等の微粒子を水酸化カリウム(KOH)やアンモニア水(NH4OH)等のアルカリ性水溶液中に分散させたスラリーを定盤に装着された研磨パッド上に滴下し、上記のシリコンウェーハを所定の圧力の下で所定の角速度で自転させつつ、同時に異なる角速度で回転する定盤上を公転することにより行われる。
これにより、表面が研磨されてナノメートルオーダーの光学的な平坦度を有する平坦化絶縁層55を得ることができる。
On the surface of the
In this CMP, a silicon wafer to be polished is mounted on a polishing head, and fine particles such as SiO 2 and cerium oxide (CeO 2 ) are placed in an alkaline aqueous solution such as potassium hydroxide (KOH) and aqueous ammonia (NH 4 OH). The dispersed slurry is dropped on a polishing pad mounted on a surface plate, and the above silicon wafer is rotated at a predetermined angular velocity under a predetermined pressure while simultaneously revolving on a surface plate rotating at different angular speeds. Is done.
As a result, the planarized insulating
次いで、CVD法により、平坦化絶縁層55を覆うようにSi3N4からなるパッシベーション膜56を成膜する。
例えば、プラズマCVD法の場合では、SiH4−NH3(N2)あるいはSiH4−N2Oを原料として300℃程度の成長温度で成膜することができる。
以上により、IC部51とスクライブライン53との間の段差の無いシリコンウェーハを得ることができる。
Next, a
For example, in the case of a plasma CVD method, a film can be formed at a growth temperature of about 300 ° C. using SiH 4 —NH 3 (N 2 ) or SiH 4 —N 2 O as a raw material.
As described above, a silicon wafer having no step between the
この製造方法によれば、IC部51、シールリング部52及びスクライブライン53の全体を覆うように平坦化絶縁層55を形成し、この平坦化絶縁層55の表面を平坦化するので、IC部51とスクライブライン53との間に段差が無いシリコンウェーハを容易に作製することができる。
また、この平坦化絶縁層55の全面をCMPにより研磨し、この表面を平坦化するので、ナノメートルオーダーの光学的な平坦度を有する平坦化絶縁層55を容易に得ることができる。したがって、IC部51とスクライブライン53との間に段差の無いシリコンウェーハを容易に作製することができる。
According to this manufacturing method, the
Further, since the entire surface of the
なお、平坦化絶縁層55の表面をCMPにより研磨し平坦化する替わりに、パッシベーション膜56の表面をCMPにより研磨し平坦化してもよい。
この様な場合であっても、IC部51とスクライブライン53との間に段差の無いシリコンウェーハを容易に作製することができる。
Instead of polishing and planarizing the surface of the
Even in such a case, a silicon wafer having no step between the
「第3の実施形態」
図2は本発明の第3の実施形態の磁気センサ付半導体チップ(半導体装置)が複数個形成されたシリコンウェーハ(半導体ウェーハ)の要部を示す断面図であり、本実施形態のシリコンウェーハが上述した第1の実施形態のシリコンウェーハと異なる点は、第1の実施形態のシリコンウェーハでは、金属層54cの全面を覆うように平坦化絶縁層55を形成し、この平坦化絶縁層55の全面にパッシベーション膜56を成膜したのに対し、本実施形態のシリコンウェーハでは、ドライエッチング等により金属層54c上の平坦化絶縁層55を選択除去して窓57を形成し、この窓57により金属層54cのスクライブ領域に相当する窪み部分を露出させ、残った平坦化絶縁層55及び露出された金属層54cを覆うようにパッシベーション膜56を成膜した点である。
“Third Embodiment”
FIG. 2 is a cross-sectional view showing the main part of a silicon wafer (semiconductor wafer) on which a plurality of semiconductor chips with a magnetic sensor (semiconductor device) according to the third embodiment of the present invention are formed. The difference from the silicon wafer of the first embodiment described above is that in the silicon wafer of the first embodiment, a
このシリコンウェーハの製造方法について説明する。
平坦化絶縁層55を形成するまでは、上述した第1の実施形態の製造方法と全く同様である。
その後、ドライエッチング等により金属層54c上の平坦化絶縁層55をエッチング(選択除去)し、金属層54cのスクライブ領域に相当する窪み部分を露出させる。
次いで、プラズマCVD法等により、平坦化絶縁層55及び露出された金属層54cの表面を覆うようにパッシベーション膜56を成膜する。
以上により、IC部51とスクライブライン53との間の段差の無いシリコンウェーハを得ることができる。
A method for manufacturing this silicon wafer will be described.
Until the
Thereafter, the
Next, a
As described above, a silicon wafer having no step between the
本実施形態のシリコンウェーハにおいても、平坦化絶縁層55が、IC部51及びスクライブライン53全体を覆っているので、IC部51とスクライブライン53との間の段差を無くすことができる。
また、金属層54c上の平坦化絶縁層55を選択除去し、露出された金属層54cの表面に直接パッシベーション膜56を成膜したので、水分の浸入経路となる平坦化絶縁層55がシールリング部52にて切断され、IC部51への水分の浸入を防止することができる。
Also in the silicon wafer of this embodiment, since the
Further, since the
本実施形態のシリコンウェーハの製造方法によれば、平坦化絶縁層55をエッチングして金属層54cのスクライブ領域に相当する窪み部分を露出させ、この露出された金属層54cの表面を覆うようにパッシベーション膜56を成膜するので、IC部51とスクライブライン53との間の段差が無く、しかも、IC部51への水分の浸入の虞の無いシリコンウェーハを容易に作製することができる。
According to the method for manufacturing a silicon wafer of the present embodiment, the
「第4の実施形態」
図3は本発明の第4の実施形態の磁気センサ付半導体チップ(半導体装置)が複数個形成されたシリコンウェーハ(半導体ウェーハ)の要部を示す断面図であり、本実施形態のシリコンウェーハが上述した第1の実施形態のシリコンウェーハと異なる点は、第1の実施形態のシリコンウェーハでは、金属層54cの全面を覆うように平坦化絶縁層55を形成し、この平坦化絶縁層55の全面にパッシベーション膜56を成膜したのに対し、本実施形態のシリコンウェーハでは、ドライエッチング等により金属層54cの比較的平坦な部分に形成された平坦化絶縁層55を選択除去して窓58を形成し、この窓58により金属層54cの表面の比較的平坦な部分を露出させ、残った平坦化絶縁層55及び露出された金属層54cを覆うようにパッシベーション膜56を成膜した点である。
ここで、「金属層54cの比較的平坦な部分」とは、金属層54cのスクライブ領域との集積回路形成領域との境界部分をさし、ここでは、金属層が平坦な状態となっている。
“Fourth Embodiment”
FIG. 3 is a cross-sectional view showing the main part of a silicon wafer (semiconductor wafer) on which a plurality of semiconductor chips with a magnetic sensor (semiconductor device) according to the fourth embodiment of the present invention are formed. The difference from the silicon wafer of the first embodiment described above is that in the silicon wafer of the first embodiment, a
Here, the “relatively flat portion of the
このシリコンウェーハにおいても、平坦化絶縁層55が、IC部51全体、シールリング部52の大半の部分及びスクライブライン53全体を覆っているので、IC部51とシールリング部52との間の段差が非常に小さくすることができる。
また、金属層54cの比較的平坦な部分に形成された平坦化絶縁層55を選択除去し、露出された金属層54cの表面に直接パッシベーション膜56を成膜したので、水分の浸入経路となる平坦化絶縁層55がシールリング部52にて切断され、IC部51への水分の浸入を防止することができる。
Also in this silicon wafer, since the
In addition, the
「第5の実施形態」
図4は本発明の第5の実施形態の磁気センサ付半導体チップ(半導体装置)が複数個形成されたシリコンウェーハ(半導体ウェーハ)の要部を示す断面図であり、本実施形態のシリコンウェーハが上述した第1の実施形態のシリコンウェーハと異なる点は、第1の実施形態のシリコンウェーハでは、金属層54cの全面を覆うように平坦化絶縁層55を形成し、この平坦化絶縁層55の全面にパッシベーション膜56を成膜したのに対し、本実施形態のシリコンウェーハでは、金属層54cの表面が露出するまで、ドライエッチング等により平坦化絶縁層55を所定の深さまでエッチバックして金属層54cの表面と平坦化絶縁層55の表面が面一になるようにし、残された平坦化絶縁層55及び金属層54cを覆うように、この平坦面上にパッシベーション膜56を成膜した点である。
“Fifth Embodiment”
FIG. 4 is a cross-sectional view showing the main part of a silicon wafer (semiconductor wafer) on which a plurality of semiconductor chips with a magnetic sensor (semiconductor device) according to a fifth embodiment of the present invention are formed. The difference from the silicon wafer of the first embodiment described above is that in the silicon wafer of the first embodiment, a
このシリコンウェーハにおいても、平坦化絶縁層55が、IC部51、シールリング部52及びスクライブライン53全体を覆っているので、IC部51とシールリング部52との間の段差を無くすことができる。
また、金属層54cの部分で平坦化絶縁層55を切断したので、水分の浸入経路となる平坦化絶縁層55がシールリング部52にて切断され、IC部51への水分の浸入を防止することができる。
Also in this silicon wafer, since the
In addition, since the
本発明は、集積回路部の周囲のシールリング部に集積回路部の最上層の配線層に対応する金属層を形成し、これら金属層、集積回路部及びスクライブ領域を覆うように表面が平坦化された平坦化絶縁層を形成することで、集積回路部とスクライブ領域との間の段差を小さくすることができるものであるから、1つの基板上に複数種のデバイス機能を集積した複合チップ、あるいは、これらの機能をさらに集積した大容量複合チップ等に適用することにより、その効果は非常に大きなものとなる。 In the present invention, a metal layer corresponding to the uppermost wiring layer of the integrated circuit portion is formed on the seal ring portion around the integrated circuit portion, and the surface is flattened so as to cover the metal layer, the integrated circuit portion, and the scribe region. Since the step between the integrated circuit portion and the scribe region can be reduced by forming the planarized insulating layer, a composite chip in which a plurality of types of device functions are integrated on one substrate, Alternatively, by applying these functions to a large-capacity composite chip in which these functions are further integrated, the effect becomes very large.
6〜9…GMR素子、21…p−Si基板、22、23…絶縁層、24a〜24c…配線層、25a、25b…絶縁層、51…IC部、52…シールリング部、53…スクライブライン、54a〜54c…金属層、55…平坦化絶縁層、56…パッシベーション膜(保護絶縁層)、57、58…窓。
6-9 ... GMR element, 21 ... p-Si substrate, 22, 23 ... insulating layer, 24a-24c ... wiring layer, 25a, 25b ... insulating layer, 51 ... IC part, 52 ... seal ring part, 53 ...
Claims (10)
前記シールリング部に前記集積回路部の最上層の配線層に対応する金属層を形成し、該金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように表面が平坦化された平坦化絶縁層を形成し、
該平坦化絶縁層上に保護絶縁層を形成してなることを特徴とする半導体ウェーハ。 The semiconductor substrate has a plurality of integrated circuit forming regions partitioned by a scribe region, and an integrated circuit portion having a multilayer structure is formed in these integrated circuit forming regions, and a seal ring portion is formed around these integrated circuit portions. A semiconductor wafer comprising:
A metal layer corresponding to the uppermost wiring layer of the integrated circuit portion is formed on the seal ring portion, and a planarized insulation whose surface is flattened so as to cover the metal layer, the integrated circuit forming region, and the scribe region. Forming a layer,
A semiconductor wafer comprising a protective insulating layer formed on the planarizing insulating layer.
前記集積回路部の最上層の配線層を形成すると同時に前記シールリング部に金属層を形成し、
これら金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように平坦化絶縁層を形成し、
この平坦化絶縁層上に直接、または該平坦化絶縁層上に保護絶縁層を介して薄膜素子を形成することを特徴とする半導体ウェーハの製造方法。 The semiconductor substrate has a plurality of integrated circuit forming regions partitioned by a scribe region, and an integrated circuit portion having a multilayer structure is formed in these integrated circuit forming regions, and a seal ring portion is formed around these integrated circuit portions. A method for manufacturing a semiconductor wafer comprising:
Forming the uppermost wiring layer of the integrated circuit portion and simultaneously forming a metal layer on the seal ring portion;
A planarization insulating layer is formed so as to cover these metal layers, the integrated circuit formation region and the scribe region,
A method of manufacturing a semiconductor wafer, comprising: forming a thin film element directly on the planarizing insulating layer or on the planarizing insulating layer via a protective insulating layer.
前記集積回路部の最上層の配線層を形成すると同時に前記シールリング部に金属層を形成し、
これら金属層、前記集積回路形成領域及び前記スクライブ領域を覆うように平坦化絶縁層を形成し、
前記金属層上の前記平坦化絶縁層を選択除去し、
残った平坦化絶縁層上に直接、または該平坦化絶縁層上に保護絶縁層を介して薄膜素子を形成することを特徴とする半導体ウェーハの製造方法。 The semiconductor substrate has a plurality of integrated circuit forming regions partitioned by a scribe region, and an integrated circuit portion having a multilayer structure is formed in these integrated circuit forming regions, and a seal ring portion is formed around these integrated circuit portions. A method for manufacturing a semiconductor wafer comprising:
Forming the uppermost wiring layer of the integrated circuit portion and simultaneously forming a metal layer on the seal ring portion;
A planarization insulating layer is formed so as to cover these metal layers, the integrated circuit formation region and the scribe region,
Selectively removing the planarization insulating layer on the metal layer;
A method of manufacturing a semiconductor wafer, comprising: forming a thin film element directly on a remaining planarization insulating layer or a protective insulating layer on the planarization insulation layer.
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