JP4110776B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は、CMP(Chemical Mechanical Polishing:化学的機械研磨)法などの平坦化技術を用いて形成される半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
半導体ウェハの光リソグラフィーの微細化を可能にし、かつ、半導体装置の信頼性向上や、特性ばらつきの低減を図るために、半導体ウェハの素子形成表面の凹凸を取り除く必要があり、この凹凸を取り除く方法として、各種の平坦化技術が用いられている。この平坦化技術には、局所的または部分的平坦化技術が一般的に用いられ、具体的には、プラズマエッチングなどによるエッチバック法、成膜法、流動化法および選択成長法などの方法がある。
【0003】
この局部的または部分的平坦化技術による平坦性よりも、さらに平坦性を向上させる方法として、全面的平坦化技術であるCMP法が最近注目されている。
まず、前記のエッチバック法を用いて平坦化する場合について説明する。
図8は、エッチバック法で平坦化した、従来の半導体装置の要部断面図である。
【0004】
半導体基板51にトレンチ溝52を形成し、半導体基板51の表面に、段差54のある絶縁膜53(ストッパ)を形成し、その上をポリシリコンで被覆して、トレンチ溝52をポリシリコン55で充填し、絶縁膜上のポリシリコンを、ストッパである絶縁膜53が露出するまで、エッチバック法で除去し、トレンチ溝52に充填されたポリシリコン55の表面を平坦化する。
【0005】
【発明が解決しようとする課題】
しかし、エッチバック法での平坦化では、トレンチ溝内のポリシリコン53の表面の凹部の深さは、トレンチ溝52の深さが反映して、数μmから十数μmと大きくなる。そのため、このポリシリコン55上に金属電極56を形成する場合、フォトリソグラフィの精度がでないという問題がある。また、ポリシリコン55と金属電極56との接合性が悪く、部分的に接触し、電気抵抗が上がるという問題が生じると共に、電流集中によるエレクトロンマイグレーションを引き起こし、この接触部分が経時的に剥離を起こして、信頼性を低下させるという問題がある。
【0006】
このエッチバック法より、さらに平坦化する方法としてCMP法が知られている。
図9は、CMP法について説明する図である。シリカをKOHに混入した研磨液64を、定盤61(ターンテーブル)に張りつけたバフ62に供給しながら、通常のラッピングマシンのように半導体ウエハ100上に酸化膜を介して形成されたポリシリコンをバフ62に押しつけ、定盤61と、半導体ウエハ100をセットした支持板63とを共に回転させながら、ポリシリコンを機械的、化学的に除去しながら平坦化する。前記の酸化膜はストッパ膜の働きをする。CMP法では、ポリシリコンの研磨速度は酸化膜の500倍程度あり、300nm/min程度である。尚、以下の説明では、半導体ウエハ100内で、半導体素子を形成する箇所(半導体チップとなる箇所)を半導体基板51と称し、この箇所で説明することとする。
【0007】
このCMP法は、前記した他の方法と比べて、平坦性は桁違いに向上し、メモリ素子であるDRAMのトレンチ型コンデンサを構成するポリシリコンなどを平坦化することに用いられる。
図10は、CMP法で平坦化した半導体装置の製造方法で、同図(a)から同図(d)は工程順に示した要部工程断面図である。
【0008】
同図(a)において、半導体基板51にトレンチ溝52を形成し、その上に段差54のある酸化膜53(ストッパ)を形成し、その上にポリシリコン55を形成する。
同図(b)において、CMP法で、標高の高い第2領域72の酸化膜53が露出するまでポリシリコン55を除去する。
【0009】
同図(c)において、さらに、CMP法を続け、標高の低い第1領域71の酸化膜53が露出するまでポリシリコン55を除去する。しかし、CMP法では段差54近傍のポリシリコン55aは除去できず残留する。このようにポリシリコン55aが残留すると、図11に示すように、第1領域71の金属電極61、62がポリシリコン55aで電気的に接続するなどの不都合を生じる。
【0010】
同図(d)において、さらに、CMP法を続けて、残留したポリシリコン55aを除去しようとすると、段差54近傍の標高の低い第1領域71に形成されたトレンチ溝52の酸化膜53の表面が削られて、形状がくずれて、半導体基板51表面も削られることがある。半導体基板51が削られると、例えば、MOSFETのドレイン領域が欠落するなどの不都合を生じる。
【0011】
つまり、CMP法は、本来、全面的平坦化技術であるために、段差54のあるそれぞれの表面を平坦化することは困難である。つまり、ストッパ(酸化膜53)を削られずに、段差部近傍にあるポリシリコン55aを除去して、それぞれの標高の異なる面を平坦化し、それぞれの面に形成されたトレンチ溝52のポリシリコン55を平坦化することは困難である。
【0012】
この発明の目的は、前記の課題を解決して、表面に段差があり、トレンチ溝を形成した半導体装置において、トレンチ溝内のポリシリコン(導電膜)の表面の平坦化を図り、このポリシリコンと金属配線との接合性を向上させ、この接合箇所での電流集中(スイッチング時に流れるパルス的なゲート電流の電流集中)を防止して信頼性を向上させ、且つ、段差近傍のポリシリコンの残留を防止して段差近傍の平坦化を図り、段差近傍に単位素子を確実に形成できる半導体装置およびその製造方法を提供することにある。
【0013】
【課題を解決するための手段】
前記の目的を達成するために、第1領域と該第1領域と隣接する第2領域の2つの領域を少なくとも有する半導体基板と、前記第1領域に形成された第1トレンチ溝と、前記第2領域に形成された第2トレンチ溝と、第1トレンチ溝内と第1領域上にそれぞれ形成された第1絶縁膜と、第2トレンチ溝内と第2領域上にそれぞれ形成された表面の標高が前記第1絶縁膜の表面より高い第2絶縁膜と、前記第1トレンチ溝内に形成された第1導電膜と、前記第2トレンチ溝内に形成された第2導電膜とを有する半導体装置において、前記第1絶縁膜と前記第2絶縁膜との接続箇所に段差が形成され、前記導電膜の表面の凹部の深さ(平坦度)をY(nm)とし、前記トレンチ溝内に形成された前記導電膜の平面での最小幅をX(μm)としたとき、凹部の深さYが、X≦Y≦50Xの範囲にある構成とする。
【0014】
また、前記段差が0.1μm以上、10μm以下であるとよい。
また、前記導電膜が、ポリシリコンもしくはタングステンで形成されるとよい。
また、前記トレンチ溝の深さが1μm以上、100μm以下であるとよい。
また、前記段差が、前記トレンチ溝に形成された前記導電膜の表面から底面までの距離より小さいとよい。
【0015】
また、前記第1トレンチ溝と前記第2トレンチ溝とは一つのトレンチ溝からなるものとする。
【0016】
また、第1トレンチ溝、第2トレンチ溝がそれぞれ形成され、表面が絶縁膜で覆われ、境界に段差部を有し、標高の異なる平坦面からなる第1、第2の領域を少なくとも有する半導体基板全面に、前記第1トレンチ溝および第2トレンチ溝を充填するための充填膜を形成する工程と、前記第1領域上の第1トレンチ溝開口部および前記第2トレンチ溝開口部が露出するまで、CMP法により前記第1トレンチ溝内および前記第2トレンチ溝内に形成された充填膜を平坦化する工程と、前記絶縁膜をストッパー膜として、前記第1、第2領域のうち高さの低い領域の前記段差部の絶縁膜上に残留した前記充填膜をエッチングで除去する工程と、を有する製造方法とする。
【0017】
前記のように、全面的平坦化法であるCMP法を用いた後に、部分的平坦化法であるエッチング法を用いることで、段差部に残留した導電膜を除去できて、標高の異なる第1、第2領域の表面をそれぞれ平坦化できる。
【0018】
【発明の実施の形態】
図1から図4は、この発明の一実施例の半導体装置の構成図であり、図1は要部平面図、図2は図1のA−B線で切断した要部断面図、図3は図1のB−C線で切断した要部断面図、図3は図1のC−D線で切断した要部断面図である。
図1において、半導体基板1上に、図示しないnソース領域とコンタクトホール31で接続するソース金属配線12と、トレンチ溝23底部したに形成されるnドレイン領域と図示しないドレイン用ポリシリコン10およびコンタクトホールを介して接続するドレイン金属配線13と、ゲート用ポリシリコン7とコンタクトホール32で接続するゲート金属配線14が形成される。
【0019】
図2において、図1の表面が標高が低い第1領域21に形成された半導体装置の主要部分の要部断面図である。半導体基板1にトレンチ溝23を形成し、このトレンチ溝23の側面下と底面下にnドリフト領域2を形成し、トレンチ溝23の底面下のnドリフト領域2の表面層にnドレイン領域3を形成する。半導体基板1の表面層にpウエル領域4(pベース領域と言う場合もある)とp領域4の表面層にnソース領域5を形成する。半導体基板1の表面に層間絶縁膜8を形成し、トレンチ溝31にゲート酸化膜6、ゲート用ポリシリコン7、層間絶縁膜9、ドレイン用ポリシリコンを形成する。層間絶縁膜の8、9上に層間絶縁膜11を形成し、コンタクトホールを開けてソース金属配線12とドレイン金属配線13を形成する。尚、前記の層間絶縁膜8は酸化膜であり、ドレイン用ポリシリコン10を平坦化するときのストッパとなる。
【0020】
図3において、半導体装置のソース金属配線12直下の要部断面図である。半導体基板1の表面層にpウエル領域4、nソース領域5が形成され、nソース領域5上にゲート酸化膜6、ゲート用ポリシリコン7、層間絶縁膜8、11を形成し、層間絶縁膜8、11にコンタクトホールを開けて、ソース金属配線12を形成する。ゲート用ポリシリコン7を被覆する層間絶縁膜8の段差部26を境にして左側が第1領域21、右側が第2領域22である。
【0021】
図4において、この箇所は、図2のゲート用ポリシリコン7と図1のゲート金属配線14とを配線する部分を示したものである。この箇所は表面の標高が高い第2領域22である。半導体基板1にトレンチ溝23を形成し、このトレンチ溝23の側面下と底面下にnドリフト領域2を形成する。半導体基板1の表面とトレンチ溝23の側面にゲート酸化膜6、ゲート用ポリシリコン7、層間絶縁膜8、層間絶縁膜9、ドレイン用ポリシリコン10を形成する。その上に層間絶縁膜11を形成し、コンタクトホールを開けてドレイン金属配線13とゲート金属配線14を形成する。
【0022】
図3で示すように、第1領域と第2領域の接続箇所は段差部26となる。その段差の大きさZは、第2領域に形成されるゲート酸化膜6の厚さと層間絶縁膜8の厚さの和となる。
図2に示した、トレンチ溝23を充填したドレイン用ポリシリコン10の表面の凹部の深さY(nm)は、CMP法を用いると層間絶縁膜を介してトレンチ溝23を充填したドレイン用ポリシリコン10の最小幅X(μm)に対してY≧X、Y≦50Xの範囲になる。
【0023】
例えば、Xが3μmの場合は、Yは3nmから150nmの範囲に存在し、本実施例の場合は50nm程度であった。
また、前記したポリシリコンの代わりに配線、電極として用いられる金属を用いても構わない。例えば、タングステン、アルミニウム、銅などが挙げられる。この場合トレンチ溝内にTi、TiN、TaN、WNなどのバリアメタルを形成し後充填するとよい。このように、二層以上形成する場合は途中でCMPのエッチバックの条件を帰ることで対応できる。
【0024】
また、前記の段差部26は、トレンチ溝23に形成したドレイン用ポリシリコン10の表面から底面までの距離より小さくする必要がある。この段差部26の大きさが、大きくなると、段差部26に残留するポリシリコンを除去するときに、ドレイン用ポリシリコン10が完全に除去されてしまうためである。
通常は、トレンチ溝23の深さは、1μmから100μm程度であるため、段差部の大きさZはその十分の一程度がよく、0.1μmから10μmまでがよい。
【0025】
図5は、図1から図4の半導体装置の製造方法であり、同図(a)から同図(d)は工程順に示した要部工程断面図である。図5は、図1から図4に示す半導体装置のゲート酸化膜6とゲート用ポリシリコン7と層間絶縁膜膜8、9を纏めて薄膜24として示し、薄膜24の表面層は酸化膜で構成される。
同図(a)において、トレンチ溝23と段差部26のある薄膜24とを半導体基板1上に形成し、その上にドレイン用ポリシリコン10となるポリシリコン25を堆積する。
【0026】
同図(b)において、標高の高い第2領域22の薄膜24をストッパとして用いてポリシリコン25をCMP法で除去し、標高の高い第2領域22の薄膜24を露出させ、トレンチ溝23のポリシリコン25bを平坦化する。この時点では、標高の低い第1領域21のトレンチ溝23内はポリシリコン25aで充填され、また、この第1領域21の薄膜24上には全面にポリシリコン25cが残留している。このときポリシリコン25cの表面の凹部の深さは、ポリシリコン25bの表面の凹部の深さと同じになる。
【0027】
同図(c)において、さらに、標高の低い第1領域21の薄膜24をストッパとして用いて、CMP法でポリシリコン25cを除去し、段差部26を除いて標高の低い第1領域21の薄膜24を露出させて、トレンチ溝23のポリシリコン25aを平坦化する。この段階では段差部26の標高の低い第1領域21の薄膜24上にはポリシリコンが残留ポリシリコン25dとして残留する。このときポリシリコン25aの凹部の深さは、ポリシリコン25bと同じであり、前式の範囲となる。
【0028】
同図(d)において、残留ポリシリコン25dをプラズマなどのドライエッチングやフッ硝酸液に浸漬するウエットエッチングなどのエッチング法で除去する。このときポリシリコン25a、25bの表面も段差分に相当する量(その大きさはZである)だけ除去される。このとき、ポリシリコン25aの表面の凹部形状は、エッチング前(図6(a):これはa部拡大図)とエッチング後(図6(b):これはb部拡大図)で殆ど変化せずに、全体的に段差分だけ除去されるために、ポリシリコン25a、25bの凹部の深さは、前記のYの値に段差部の大きさZが加わる。
【0029】
このように、CMP工程で段差部26に残留した残留ポリシリコン25dを、エッチングで除去することにより、段差部26も含めて平坦化できる。この平坦化で、段差部26の残留ポリシリコン25dが除去されるために、図7(a)と図7(a)のE−F線で切断した断面図である図7(b)に示すように、残留ポリシリコン25dがある場合に、ソース金属配線12とドレイン金属配線13とがそれぞれ残留ポリシリコン25dを介して短絡されるが、このようなことは無くなる。また、このエッチングでも、ポリシリコンの表面の凹部の断面形状は変化しないために、前記したように、ポリシリコン25a、25b(これはドレイン用ポリシリコン10となる)の表面の凹部の深さY(nm)は、ポリシリコン25a、25bの最小幅W(μm)に対してY≧X、Y≦50Xの範囲となる。一方、エッチングした後の半導体基板面と凹部の深さは、このY値に、段差分を足した値となる。
【0030】
尚、本実施例では、ストッパ膜として用いられる薄膜24を構成する層間絶縁膜8、9はHTO(熱CVD膜)などの酸化膜であり、除去される膜(削られる膜)としてはポリシリコンを例として上げた。これは、酸化膜の方が、ポリシリコンと比べて、除去される速度(研磨またはエッチング速度)が数十分の一から数百分の一と小さいためである。従って、ストッパ膜としては、削られる膜に対して、除去される速度が大幅に小さい材料を選定すればよく、酸化膜に限ったことではない。
【0031】
また、前記の実施例では段差部26が1個の場合であるが、複数個ある場合(異なる平坦面が3個以上)でも、CMP法とエッチング法を組み合わせることで、同様の効果が得られる。
【0032】
【発明の効果】
この発明によれば、CMP法とエッチング法とを組み合わせて平坦化を図ることで、表面に段差がある場合でも、標高の高い領域と標高の低い領域とも平坦化でき、段差部に残留する導電膜(ポリシリコンやタングステン)を除去できて、段差部近傍も含めて平坦化できる。
【0033】
また、CMP法を用いることで、トレンチ溝内に形成したポリシリコンの表面の平坦度Y(nm)を、X≦Y≦50Xの範囲と小さくできる。但し、 Xはトレンチ溝の開口部の最小幅X(μm)である。
ポリシリコンの表面が平坦化されることで、ポリシリコンと金属配線との接合性を向上させ、この接合箇所での電流集中を防止して信頼性を向上させることができる。
【0034】
また、段差近傍の残留したポリシリコンを除去して、段差近傍の平坦化を図ることで、段差近傍に単位素子(MOSFETなど)を確実に形成することができる。
【図面の簡単な説明】
【図1】この発明の一実施例の半導体装置の要部平面図
【図2】この発明の一実施例の半導体装置であり、図1のA−B線で切断した要部断面図
【図3】この発明の一実施例の半導体装置であり、図1のB−C線で切断した要部断面図
【図4】この発明の一実施例の半導体装置であり、図1のC−D線で切断した要部断面図
【図5】図1から図4の半導体装置の製造方法であり、(a)から(d)は工程順に示した要部工程断面図
【図6】(a)は図5(c)のa部拡大図、(c)は図5(c)のa部拡大図
【図7】残留ポリシリコンがある場合で、(a)は図1に相当する図、(b)は図2に相当する図
【図8】エッチバック法で平坦化した、従来の半導体装置の要部断面図
【図9】CMP法について説明する図
【図10】CMP法で平坦化した半導体装置の製造方法で、(a)から(d)は工程順に示した要部工程断面図
【図11】ポリシリコンが残留した場合の半導体装置の概略平面図
【符号の説明】
1 半導体基板
2 nドリフト領域
3 nドレイン領域
4 pウエル領域
5 nソース領域
6 ゲート酸化膜
7 ゲート用ポリシリコン
8、9、11 層間絶縁膜
10 ドレイン用ポリシリコン
12 ソース金属配線
13 ドレイン金属配線
14 ゲート金属配線
21 第1領域
22 第2領域
23 トレンチ溝
24 薄膜
25、25a、25b、25c ポリシリコン
25d 残留ポリシリコン
31、32 コンタクトホール
X ドレイン用ポリシリコンの平面での最小幅
Y ドレイン用ポリシリコンの表面の凹部の深さ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device formed using a planarization technique such as a CMP (Chemical Mechanical Polishing) method and a method for manufacturing the same.
[0002]
[Prior art]
In order to enable miniaturization of photolithography of a semiconductor wafer and to improve the reliability of a semiconductor device and to reduce variation in characteristics, it is necessary to remove irregularities on the element forming surface of the semiconductor wafer. As described above, various planarization techniques are used. As this planarization technique, a local or partial planarization technique is generally used, and specifically, there are methods such as an etch back method such as plasma etching, a film formation method, a fluidization method, and a selective growth method. is there.
[0003]
As a method for improving the flatness further than the flatness by the local or partial flattening technique, a CMP method which is a full flattening technique has recently attracted attention.
First, the case where planarization is performed using the etch back method will be described.
FIG. 8 is a cross-sectional view of a main part of a conventional semiconductor device flattened by an etch back method.
[0004]
A
[0005]
[Problems to be solved by the invention]
However, in the planarization by the etch back method, the depth of the concave portion on the surface of the
[0006]
A CMP method is known as a further planarization method than the etch back method.
FIG. 9 is a diagram illustrating the CMP method. Polysilicon formed on the semiconductor wafer 100 through an oxide film like a normal lapping machine while supplying a polishing liquid 64 in which silica is mixed with KOH to a
[0007]
This CMP method improves the flatness by an order of magnitude compared to the other methods described above, and is used to planarize polysilicon or the like that constitutes a trench capacitor of a DRAM that is a memory element.
FIG. 10 shows a method of manufacturing a semiconductor device flattened by the CMP method. FIGS. 10A to 10D are cross-sectional views of the main part shown in the order of steps.
[0008]
In FIG. 2A, a
In FIG. 6B, the
[0009]
In FIG. 6C, the CMP method is further continued, and the
[0010]
In FIG. 4D, when the CMP method is further continued to remove the
[0011]
In other words, since the CMP method is originally an overall planarization technique, it is difficult to planarize each surface having the
[0012]
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems, and in a semiconductor device having a step on the surface and forming a trench groove, the surface of the polysilicon (conductive film) in the trench groove is planarized. Improves the reliability by improving the bondability between the metal and the metal wiring, preventing current concentration at this junction (current concentration of pulsed gate current that flows during switching), and remaining polysilicon near the step It is an object of the present invention to provide a semiconductor device and a method of manufacturing the same that can prevent the occurrence of the problem and flatten the vicinity of the step and reliably form the unit element in the vicinity of the step.
[0013]
[Means for Solving the Problems]
To achieve the above object, a semiconductor substrate having at least two regions of a first region and a second region adjacent to the first region, a first trench groove formed in the first region, and the first region A second trench groove formed in two regions, a first insulating film formed in each of the first trench groove and on the first region, and a surface formed in each of the second trench groove and on the second region. A second insulating film having an elevation higher than the surface of the first insulating film; a first conductive film formed in the first trench groove; and a second conductive film formed in the second trench groove. In the semiconductor device, a step is formed at a connection portion between the first insulating film and the second insulating film, and the depth (flatness) of the concave portion on the surface of the conductive film is set to Y (nm). When the minimum width in the plane of the conductive film formed on the substrate is X (μm) , The depth Y of the recessed portion, a structure in the range of X ≦ Y ≦ 50X.
[0014]
The step is preferably 0.1 μm or more and 10 μm or less.
The conductive film may be formed of polysilicon or tungsten.
The depth of the trench is preferably 1 μm or more and 100 μm or less.
The step is preferably smaller than the distance from the surface to the bottom surface of the conductive film formed in the trench.
[0015]
Further, the first trench groove and the second trench groove are formed of one trench groove.
[0016]
Further, a semiconductor having at least first and second regions each having a first trench groove and a second trench groove, having a surface covered with an insulating film, a stepped portion at the boundary, and flat surfaces having different altitudes. Forming a filling film for filling the first trench groove and the second trench groove on the entire surface of the substrate, and exposing the first trench groove opening and the second trench groove opening on the first region; Until the filling film formed in the first trench groove and the second trench groove is flattened by CMP, and the height of the first and second regions is set using the insulating film as a stopper film. And a step of removing the filling film remaining on the insulating film in the stepped portion in a low region by etching.
[0017]
As described above, the conductive film remaining in the stepped portion can be removed by using the etching method that is the partial planarization method after using the CMP method that is the overall planarization method. The surface of the second region can be flattened.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
1 to 4 are block diagrams of a semiconductor device according to an embodiment of the present invention. FIG. 1 is a plan view of a main part, FIG. 2 is a cross-sectional view of a main part taken along line AB in FIG. FIG. 3 is a cross-sectional view of a main part cut along a line B-C in FIG. 1, and FIG. 3 is a cross-sectional view of a main part cut along a line C-D in FIG.
In FIG. 1, on a
[0019]
2 is a cross-sectional view of the main part of the main part of the semiconductor device in which the surface of FIG. 1 is formed in a first region 21 having a low elevation. A
[0020]
In FIG. 3, it is principal part sectional drawing just under the
[0021]
4, this portion shows a portion where the
[0022]
As shown in FIG. 3, the connecting portion between the first region and the second region is a stepped
The depth Y (nm) of the concave portion on the surface of the
[0023]
For example, when X is 3 μm, Y is in the range of 3 nm to 150 nm, and in the present example, it is about 50 nm.
Further, instead of the polysilicon described above, a metal used as a wiring or an electrode may be used. For example, tungsten, aluminum, copper, etc. are mentioned. In this case, it is preferable to form a barrier metal such as Ti, TiN, TaN, or WN in the trench groove and then fill it. In this way, when two or more layers are formed, it can be dealt with by returning the CMP etch-back conditions in the middle.
[0024]
Further, the
Normally, since the depth of the
[0025]
FIG. 5 shows a manufacturing method of the semiconductor device shown in FIGS. 1 to 4, and FIGS. 5A to 5D are cross-sectional views of essential parts shown in the order of processes. 5 collectively shows the
In FIG. 2A, a
[0026]
In FIG. 6B, the
[0027]
In FIG. 5C, the polysilicon 25c is removed by CMP using the
[0028]
In FIG. 4D, the remaining
[0029]
As described above, the remaining
[0030]
In this embodiment, the interlayer insulating films 8 and 9 constituting the
[0031]
In the above embodiment, the number of the
[0032]
【The invention's effect】
According to the present invention, by planarizing by combining the CMP method and the etching method, even when there is a step on the surface, it is possible to planarize both a high altitude region and a low altitude region, and the conductive material remaining in the step portion. The film (polysilicon or tungsten) can be removed and planarized including the vicinity of the stepped portion.
[0033]
Further, by using the CMP method, the flatness Y (nm) of the surface of the polysilicon formed in the trench groove can be reduced to a range of X ≦ Y ≦ 50X. However, X is the minimum width X (μm) of the opening of the trench.
By planarizing the surface of the polysilicon, it is possible to improve the bonding property between the polysilicon and the metal wiring, to prevent current concentration at this bonding portion, and to improve the reliability.
[0034]
Further, by removing the remaining polysilicon in the vicinity of the step and flattening the vicinity of the step, a unit element (such as a MOSFET) can be reliably formed in the vicinity of the step.
[Brief description of the drawings]
1 is a plan view of an essential part of a semiconductor device according to an embodiment of the present invention; FIG. 2 is a sectional view of the essential portion of the semiconductor device according to an embodiment of the present invention, cut along line AB in FIG. 3 is a cross-sectional view of the main part of the semiconductor device according to one embodiment of the present invention, cut along line B-C in FIG. 1. FIG. 4 is a semiconductor device according to one embodiment of the present invention, taken along CD in FIG. FIG. 5 is a manufacturing method of the semiconductor device shown in FIGS. 1 to 4, and (a) to (d) are cross-sectional views of the main part shown in the order of the processes. FIG. 5C is an enlarged view of part a in FIG. 5C, FIG. 7C is an enlarged view of part a in FIG. 5C. FIG. 7A shows a case where there is residual polysilicon, and FIG. b) is a view corresponding to FIG. 2. FIG. 8 is a cross-sectional view of a main part of a conventional semiconductor device flattened by an etch back method. FIG. 9 is a view for explaining a CMP method. In the manufacturing method of the semiconductor device, (a) from (d) are EXPLANATION OF REFERENCE NUMERALS schematic plan view of the semiconductor device when the main part sectional views showing the process order [11] polysilicon remaining
1 semiconductor substrate 2 n drift region 3 n drain region 4 p well region 5
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