JP2008041804A - Semiconductor device and method for manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having superior moisture-proof characteristics, and to provide a method for manufacturing the same. <P>SOLUTION: The semiconductor device 1 is provided with a substrate 2 formed of silicon, a lower insulating layer 3 provided on the substrate 2 that does not not include metal wirings, and a wiring layer 4 provided on the lower insulating layer 3 that includes a metal wiring 6. The lower insulating layer 3 and the wiring layer 4 are formed only to a drive region C, excluding the peripheral region S of the substrate 2. Moreover, the semiconductor device 1 is also provided with a sidewall 7 formed of silicon nitride, covering the side surfaces of the lower insulating layer 3 and the wiring layer 4, at the boundary between the drive region C and the peripheral region S. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関し、より詳細には、基板上に配線層が設けられた半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device in which a wiring layer is provided on a substrate and a manufacturing method thereof.

従来、半導体装置は、シリコン等の半導体材料からなるウェーハ上にゲート電極等を含む絶縁層を形成し、この絶縁層上に多層配線層を形成した後、ウェーハをダイシングして複数個のチップに切り分けることにより製造されている。従って、各チップの端面においては、半導体基板、絶縁層及び多層配線層の切断面が露出する（例えば、特許文献１参照。）。   Conventionally, in a semiconductor device, an insulating layer including a gate electrode is formed on a wafer made of a semiconductor material such as silicon, a multilayer wiring layer is formed on the insulating layer, and then the wafer is diced into a plurality of chips. It is manufactured by carving. Accordingly, the cut surfaces of the semiconductor substrate, the insulating layer, and the multilayer wiring layer are exposed at the end face of each chip (see, for example, Patent Document 1).

近年、配線間の寄生容量を低減するために、多層配線層における層間絶縁膜をＬｏｗ−ｋ膜、すなわち、誘電率が低い材料により形成する技術が開発されている。しかしながら、このようなＬｏｗ−ｋ膜は空隙率が高く、膜質が脆いことが多い。このため、Ｌｏｗ−ｋ膜を積層して形成した多層配線層は、耐湿性が劣化する可能性がある。耐湿性が劣化すると、配線の導通不良を引き起こす可能性がある。   In recent years, in order to reduce the parasitic capacitance between wirings, a technique for forming an interlayer insulating film in a multilayer wiring layer with a low-k film, that is, a material having a low dielectric constant has been developed. However, such a Low-k film has a high porosity and is often fragile. For this reason, the multilayer wiring layer formed by stacking the Low-k films may deteriorate the moisture resistance. When the moisture resistance is deteriorated, there is a possibility of causing poor wiring conduction.

特開２００４−３０３７８４号公報（図３）Japanese Patent Laying-Open No. 2004-303784 (FIG. 3)

本発明の目的は、耐湿性が優れた半導体装置及びその製造方法を提供することである。   An object of the present invention is to provide a semiconductor device having excellent moisture resistance and a method for manufacturing the same.

本発明の一態様によれば、基板と、前記基板上に設けられ金属配線を含まない下地絶縁層と、前記基板の周辺領域を除く駆動領域において前記下地絶縁層上に設けられ金属配線を含む配線層と、水に対して膜質が密な材料からなり前記駆動領域と前記周辺領域との境界において前記配線層の側面を覆う側壁と、を備えたことを特徴とする半導体装置が提供される。   According to one embodiment of the present invention, a substrate, a base insulating layer that is provided on the substrate and does not include metal wiring, and a metal wiring that is provided on the base insulating layer in a driving region excluding a peripheral region of the substrate is included. Provided is a semiconductor device comprising: a wiring layer; and a sidewall made of a material having a dense film quality with respect to water and covering a side surface of the wiring layer at a boundary between the driving region and the peripheral region. .

本発明の他の一態様によれば、ウェーハ上に金属配線を含まない下地絶縁層を形成する工程と、前記下地絶縁層上に金属配線を含む配線層を形成する工程と、スクライブラインを含む領域から前記配線層を除去する工程と、窒化物又は炭化物からなる絶縁膜を形成する工程と、前記領域から前記絶縁膜を除去することにより、前記窒化物又は炭化物からなり前記領域の外縁部において前記配線層の側面を覆う側壁を形成する工程と、前記ウェーハを前記スクライブラインに沿って切り分ける工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。   According to another aspect of the present invention, the method includes a step of forming a base insulating layer not including metal wiring on a wafer, a step of forming a wiring layer including metal wiring on the base insulating layer, and a scribe line. Removing the wiring layer from the region; forming an insulating film made of nitride or carbide; and removing the insulating film from the region to form an outer edge of the region made of the nitride or carbide. There is provided a method of manufacturing a semiconductor device, comprising: a step of forming a side wall covering a side surface of the wiring layer; and a step of cutting the wafer along the scribe line.

本発明によれば、耐湿性が優れた半導体装置を実現することができる。   According to the present invention, a semiconductor device having excellent moisture resistance can be realized.

以下、本発明の実施形態について、添付の図面を参照して詳細に説明する。
図１は、本実施形態に係る半導体装置を例示する断面図である。
本実施形態に係る半導体装置は、ウェーハが切り分けられて作製されたチップ状の半導体装置である。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view illustrating a semiconductor device according to this embodiment.
The semiconductor device according to the present embodiment is a chip-like semiconductor device manufactured by cutting a wafer.

図１に示すように、本実施形態に係る半導体装置１においては、例えばシリコン（Ｓｉ）等の半導体材料からなる基板２が設けられている。基板２においては、基板２の端縁（すなわち、ダイシング前にスクライブラインであった領域）を含む周辺領域Ｓと、周辺領域Ｓ以外の領域である駆動領域Ｃとが設定されている。基板２上における少なくとも駆動領域Ｃの一部には、下地絶縁層３が設けられている。下地絶縁層３は、絶縁膜に例えばゲート電極（図示せず）及びヒューズ（図示せず）等のポリシリコンからなる部材並びにコンタクトプラグ（図示せず）等が埋め込まれた層であり、金属配線は設けられていない。図１においては、下地絶縁層３が駆動領域Ｃのみに設けられており、周辺領域Ｓには設けられていない例を示しているが、下地絶縁層３は駆動領域Ｃ及び周辺領域Ｓの双方に設けられていてもよく、または、駆動領域Ｃには下地絶縁層３の全体が設けられており、周辺領域Ｓには下地絶縁層３の下部のみが設けられていてもよい。   As shown in FIG. 1, in the semiconductor device 1 according to the present embodiment, a substrate 2 made of a semiconductor material such as silicon (Si) is provided. In the substrate 2, a peripheral region S including an edge of the substrate 2 (that is, a region that was a scribe line before dicing) and a drive region C other than the peripheral region S are set. A base insulating layer 3 is provided on at least a part of the drive region C on the substrate 2. The base insulating layer 3 is a layer in which a member made of polysilicon such as a gate electrode (not shown) and a fuse (not shown) and a contact plug (not shown) are embedded in an insulating film. Is not provided. FIG. 1 shows an example in which the base insulating layer 3 is provided only in the drive region C and is not provided in the peripheral region S. However, the base insulating layer 3 includes both the drive region C and the peripheral region S. Alternatively, the entire base insulating layer 3 may be provided in the drive region C, and only the lower portion of the base insulating layer 3 may be provided in the peripheral region S.

なお、本明細書において、「金属配線」とは、金属又は合金からなり、基板２の表面に平行な方向に電気信号を伝達する配線をいい、ゲート電極及びヒューズ等の半導体材料からなる部材並びにコンタクトプラグ及びビアプラグ等の基板２の表面に垂直な方向にのみ電気信号を伝達する部材は含まない。   In this specification, the “metal wiring” refers to a wiring made of a metal or an alloy and transmitting an electric signal in a direction parallel to the surface of the substrate 2, a member made of a semiconductor material such as a gate electrode and a fuse, Members such as contact plugs and via plugs that transmit electrical signals only in a direction perpendicular to the surface of the substrate 2 are not included.

また、下地絶縁層３上には配線層４が設けられている。配線層４においては、絶縁膜５中に金属配線６が埋め込まれている。配線層４は、半導体装置１の周辺領域Ｓには設けられておらず、駆動領域Ｃのみに設けられている。なお、配線層４において、金属配線６が多層に形成されていてもよい。   A wiring layer 4 is provided on the base insulating layer 3. In the wiring layer 4, metal wiring 6 is embedded in the insulating film 5. The wiring layer 4 is not provided in the peripheral region S of the semiconductor device 1 and is provided only in the drive region C. In the wiring layer 4, the metal wiring 6 may be formed in multiple layers.

そして、半導体装置１における駆動領域Ｃと周辺領域Ｓとの境界には、下地絶縁層３及び配線層４の側面を覆うように、側壁７が設けられている。側壁７は水に対して膜質が密な材料又は水を通しにくい材料、例えば、基板２を形成する半導体材料の窒化物又は酸化物により形成されている。例えば、基板２がシリコンからなる場合は、側壁７は窒化シリコン（ＳｉＮ）又は炭化シリコン（ＳｉＣ）により形成されている。図１に示す例では、周辺領域Ｓには、配線層４及び下地絶縁層３がいずれも設けられていないため、側壁７は配線層４の側面だけでなく、下地絶縁層３の側面も覆っている。
なお、下地絶縁層３が周辺領域Ｓにも設けられている場合には、側壁７は配線層４の側面のみを覆えばよい。また、周辺領域Ｓに下地絶縁層３の下部のみが設けられており上部が設けられていない場合は、側壁７は下地絶縁層３の上部の側面及び配線層４の側面を覆えばよい。 A sidewall 7 is provided at the boundary between the drive region C and the peripheral region S in the semiconductor device 1 so as to cover the side surfaces of the base insulating layer 3 and the wiring layer 4. The side wall 7 is formed of a material having a dense film quality with respect to water or a material that hardly allows water to pass through, for example, a nitride or an oxide of a semiconductor material that forms the substrate 2. For example, when the substrate 2 is made of silicon, the side wall 7 is formed of silicon nitride (SiN) or silicon carbide (SiC). In the example shown in FIG. 1, since neither the wiring layer 4 nor the base insulating layer 3 is provided in the peripheral region S, the side wall 7 covers not only the side surface of the wiring layer 4 but also the side surface of the base insulating layer 3. ing.
When the base insulating layer 3 is also provided in the peripheral region S, the side wall 7 may cover only the side surface of the wiring layer 4. Further, when only the lower part of the base insulating layer 3 is provided in the peripheral region S and the upper part is not provided, the side wall 7 may cover the side surface of the upper part of the base insulating layer 3 and the side surface of the wiring layer 4.

次に、本実施形態に係る半導体装置１の製造方法について説明する。
図２（ａ）乃至（ｄ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
図２（ａ）に示すように、例えばシリコンからなるウェーハ２ｗを用意する。そして、このウェーハ上に下地絶縁層３を形成する。上述の如く、この下地絶縁層３は金属配線を含まない層である。次に、この下地絶縁層３上に、金属配線６を形成し、この金属配線６を埋め込むように絶縁膜５を形成することにより、配線層４を形成する。なお、金属配線６及び絶縁膜５の形成を繰り返して、配線層４を多層配線層としてもよい。この場合は、配線層４の上面において最上層の金属配線６が露出する。 Next, a method for manufacturing the semiconductor device 1 according to this embodiment will be described.
2A to 2D are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to this embodiment.
As shown in FIG. 2A, for example, a wafer 2w made of silicon is prepared. Then, the base insulating layer 3 is formed on the wafer. As described above, the base insulating layer 3 is a layer that does not include metal wiring. Next, the metal wiring 6 is formed on the base insulating layer 3, and the insulating film 5 is formed so as to bury the metal wiring 6, thereby forming the wiring layer 4. The wiring layer 4 may be a multilayer wiring layer by repeating the formation of the metal wiring 6 and the insulating film 5. In this case, the uppermost metal wiring 6 is exposed on the upper surface of the wiring layer 4.

次に、図２（ｂ）に示すように、ウェーハ２ｗにおけるスクライブライン（図示せず）を含むスクライブライン領域ＳＬから配線層４及び下地絶縁層３を除去する。なお、このとき、このスクライブライン領域ＳＬにおいて、下地配線層３の上部のみを除去して下部を残留させてもよく、下地絶縁層３の全体を残留させてもよい。   Next, as shown in FIG. 2B, the wiring layer 4 and the base insulating layer 3 are removed from the scribe line region SL including the scribe line (not shown) in the wafer 2w. At this time, in this scribe line region SL, only the upper portion of the base wiring layer 3 may be removed and the lower portion may be left, or the entire base insulating layer 3 may be left.

次に、図２（ｃ）に示すように、絶縁膜７ａを全面に形成する。絶縁膜７ａは、窒化物又は炭化物、例えば、ウェーハ２ｗを形成する半導体材料の窒化物又は炭化物、例えば、窒化シリコン又は炭化シリコンを堆積させて形成する。   Next, as shown in FIG. 2C, an insulating film 7a is formed on the entire surface. The insulating film 7a is formed by depositing nitride or carbide, for example, nitride or carbide of a semiconductor material forming the wafer 2w, for example, silicon nitride or silicon carbide.

次に、図２（ｄ）に示すように、異方性エッチングを施し、スクライブライン領域ＳＬから絶縁膜７ａを除去する。これにより、絶縁膜７ａは下地絶縁層３及び配線層４の側方に残留し、スクライブライン領域ＳＬの外縁部において下地絶縁層３及び配線層４の側面を覆う側壁７となる。なお、図５に示す例では、このとき、配線層４の上面上からも絶縁膜７ａを除去しているが、配線層４の上面上には絶縁膜７ａを残留させてもよい。   Next, as shown in FIG. 2D, anisotropic etching is performed to remove the insulating film 7a from the scribe line region SL. As a result, the insulating film 7a remains on the side of the base insulating layer 3 and the wiring layer 4, and becomes the side wall 7 that covers the side surfaces of the base insulating layer 3 and the wiring layer 4 at the outer edge of the scribe line region SL. In the example shown in FIG. 5, the insulating film 7 a is removed also from the upper surface of the wiring layer 4 at this time, but the insulating film 7 a may be left on the upper surface of the wiring layer 4.

次に、図１に示すように、ウェーハ２ｗをスクライブラインに沿って切り分ける。これにより、半導体装置１が製造される。このとき、ウェーハ２ｗにおいて分断されたスクライブライン領域ＳＬ（図５参照）が半導体装置１の周辺領域Ｓとなり、ウェーハ２ｗにおけるスクライブライン領域ＳＬを除く領域が半導体装置１の駆動領域Ｃとなる。   Next, as shown in FIG. 1, the wafer 2w is cut along a scribe line. Thereby, the semiconductor device 1 is manufactured. At this time, the scribe line area SL (see FIG. 5) divided in the wafer 2w becomes the peripheral area S of the semiconductor device 1, and the area excluding the scribe line area SL in the wafer 2w becomes the drive area C of the semiconductor device 1.

本実施形態によれば、配線層４及び下地絶縁層３の側面が側壁７により覆われているため、配線層４及び下地絶縁層３の側面が露出することがなく、水分が配線層４内及び下地絶縁層３内に侵入することを防止できる。また、側壁７は、窒化物又は炭化物により形成されているため、水密性が高い。これにより、半導体装置１の耐湿性を向上させることができる。   According to the present embodiment, since the side surfaces of the wiring layer 4 and the base insulating layer 3 are covered with the side walls 7, the side surfaces of the wiring layer 4 and the base insulating layer 3 are not exposed, and moisture is contained in the wiring layer 4. Intrusion into the base insulating layer 3 can be prevented. Moreover, since the side wall 7 is formed of nitride or carbide, the water tightness is high. Thereby, the moisture resistance of the semiconductor device 1 can be improved.

なお、配線層４の上面において少なくとも一部の金属配線６が露出していている場合には、配線層４上に保護膜（図示せず）を設け、この保護膜と配線層４との間に、基板２を形成する半導体材料の窒化物又は炭化物、例えば、窒化シリコン又は炭化シリコンからなる介在層（図示せず）を設けてもよい。保護膜を設けることにより、半導体装置１の信頼性をより一層向上させることができる。また、配線層４と保護膜との間に介在層を設けることにより、配線層４と保護膜との間から水分が侵入して金属配線６に損傷を与えることを防止できる。   When at least a part of the metal wiring 6 is exposed on the upper surface of the wiring layer 4, a protective film (not shown) is provided on the wiring layer 4, and the protective film and the wiring layer 4 are disposed between the protective film and the wiring layer 4. Further, an intervening layer (not shown) made of a nitride or carbide of a semiconductor material forming the substrate 2, for example, silicon nitride or silicon carbide, may be provided. By providing the protective film, the reliability of the semiconductor device 1 can be further improved. Further, by providing an intervening layer between the wiring layer 4 and the protective film, it is possible to prevent moisture from entering between the wiring layer 4 and the protective film and damaging the metal wiring 6.

次に、本実施形態を具現化する具体例について説明する。
先ず、本実施形態の第１の具体例について説明する。
図３は、本具体例に係る半導体装置を例示する断面図である。
本具体例に係る半導体装置は、例えば、ＩＣ（Integrated Circuit：集積回路）又はＬＳＩ（Large Scale Integrated circuit：大規模集積回路）が形成されたチップである。 Next, a specific example that embodies this embodiment will be described.
First, a first specific example of the present embodiment will be described.
FIG. 3 is a cross-sectional view illustrating a semiconductor device according to this example.
The semiconductor device according to this example is, for example, a chip on which an IC (Integrated Circuit) or an LSI (Large Scale Integrated circuit) is formed.

図３に示すように、本具体例に係る半導体装置１１においては、シリコン基板１２が設けられており、シリコン基板１２の上面の一部には、ＬＯＣＯＳ（Local Oxidation of Silicon）からなる素子分離膜１３が形成されている。また、シリコン基板１２及び素子分離膜１３上には、下から順に、下地絶縁層としてのＰＭＤ（Pre Metal Dielectric）１４、多層配線層１５、酸化膜１６、窒化膜１７、及び樹脂膜１８が積層されている。なお、酸化膜１６及び窒化膜１７によりパッシベーション膜が構成されており、パッシベーション膜及び樹脂膜１８により保護膜が形成されている。   As shown in FIG. 3, in the semiconductor device 11 according to this example, a silicon substrate 12 is provided, and an element isolation film made of LOCOS (Local Oxidation of Silicon) is formed on a part of the upper surface of the silicon substrate 12. 13 is formed. Further, a PMD (Pre Metal Dielectric) 14 as a base insulating layer, a multilayer wiring layer 15, an oxide film 16, a nitride film 17, and a resin film 18 are stacked on the silicon substrate 12 and the element isolation film 13 in order from the bottom. Has been. The oxide film 16 and the nitride film 17 constitute a passivation film, and the passivation film and the resin film 18 form a protective film.

ＰＭＤ１４は、例えばＬｏｗ−ｋ材料からなる絶縁膜２１内に、後述するゲート電極２２、ヒューズ２３及びコンタクトプラグ２４が埋め込まれた層である。絶縁膜２１を形成するＬｏｗ−ｋ材料には、例えば、ＳｉＯ２系の材料、ＳｉＯＣ系の材料、ＳｉＣ系の材料又は有機系の絶縁材料が使用されている。 The PMD 14 is a layer in which a gate electrode 22, a fuse 23, and a contact plug 24 described later are embedded in an insulating film 21 made of, for example, a low-k material. As the low-k material for forming the insulating film 21, for example, a SiO 2 material, a SiOC material, a SiC material, or an organic insulating material is used.

多層配線層１５においては、例えばＬｏｗ−ｋ材料からなる層間絶縁膜（ＩＬＤ：Inter Layer Dielectric）２５が設けられている。そして、層間絶縁膜２５の下面には、ＰＭＤ１４のコンタクトプラグ２４に接続された第１配線（１ｓｔ Ｍｅｔａｌ）２６が埋め込まれており、層間絶縁膜２５の上面上には、第２配線（２ｎｄ Ｍｅｔａｌ）２７及びパッド２８が形成されており、層間絶縁膜２５の内部には、第１配線２６を第２配線２７又はパッド２８に接続するビアプラグ２９が埋設されている。層間絶縁膜２５を形成するＬｏｗ−ｋ材料には、例えば、ＳｉＯ２系の材料、ＳｉＯＣ系の材料、ＳｉＣ系の材料又は有機系の絶縁材料が使用されている。
なお、図３においては、多層配線層１５には第１配線２６及び第２配線２７の２層しか示されていないが、多層配線１５には３層以上の配線が設けられていてもよい。この場合、各配線間は層間絶縁膜２１によって絶縁されると共に、ビアプラグ２９によって接続される。また、パッド２８は最上層の配線と同じ高さに設けられる。 In the multilayer wiring layer 15, an interlayer insulating film (ILD: Inter Layer Dielectric) 25 made of, for example, a low-k material is provided. A first wiring (1st Metal) 26 connected to the contact plug 24 of the PMD 14 is embedded in the lower surface of the interlayer insulating film 25, and a second wiring (2nd Metal) is formed on the upper surface of the interlayer insulating film 25. ) 27 and a pad 28 are formed, and a via plug 29 for connecting the first wiring 26 to the second wiring 27 or the pad 28 is embedded in the interlayer insulating film 25. As the low-k material for forming the interlayer insulating film 25, for example, a SiO 2 material, a SiOC material, a SiC material, or an organic insulating material is used.
In FIG. 3, only two layers of the first wiring 26 and the second wiring 27 are shown in the multilayer wiring layer 15, but the multilayer wiring 15 may be provided with three or more layers of wiring. In this case, the wirings are insulated by the interlayer insulating film 21 and connected by the via plug 29. The pad 28 is provided at the same height as the uppermost wiring layer.

酸化膜１６は、例えば、ＴＥＯＳ（Tetra-Etyl-Ortho-Silicate：正珪酸四エチル（Si(OC2H5)4））を原料としてプラズマＣＶＤにより形成されたＴＥＯＳ膜などの酸化シリコン系の膜であり、多層配線層１５の第２配線２７と窒化膜１７との緩衝膜として機能する。また、窒化膜１７は、例えば窒化シリコン（ＳｉＮ）により形成されており、多層配線層１５への水分等の侵入を防止するものである。更に、樹脂膜１８は保護膜として機能し、例えばポリイミドにより形成されている。 Oxide film 16 is, for example, TEOS (Tetra-Etyl-Ortho -Silicate: orthosilicate ethyl (Si (OC 2 H 5) 4)) The film of silicon oxide, such as TEOS film formed by plasma CVD as a raw material And functions as a buffer film between the second wiring 27 and the nitride film 17 of the multilayer wiring layer 15. The nitride film 17 is made of, for example, silicon nitride (SiN), and prevents moisture or the like from entering the multilayer wiring layer 15. Furthermore, the resin film 18 functions as a protective film, and is formed of, for example, polyimide.

また、半導体装置１１においては、半導体装置１１の端縁を含む周辺領域Ｓと、周辺領域Ｓを除いた領域である駆動領域Ｃが設定されており、駆動領域Ｃには、素子領域Ｄ、ヒューズ領域Ｆ及びパッド領域Ｐが設定されている。素子領域Ｄは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）等の能動素子が設けられた領域である。ヒューズ領域Ｆは、例えば冗長回路に接続されたヒューズが設けられた領域である。パッド領域Ｐは、外部に対する接続を行うパッドが設けられた領域である。なお、図３においては、素子領域Ｄ、ヒューズ領域Ｆ、パッド領域Ｐ及び周辺領域Ｓがこの順に１つずつ配列されている例が示されているが、本発明はこれに限定されず、駆動領域Ｃにおける素子領域Ｄ、ヒューズ領域Ｆ及びパッド領域Ｐの有無、数及び配置は任意である。   In the semiconductor device 11, a peripheral region S including an edge of the semiconductor device 11 and a drive region C that is a region excluding the peripheral region S are set. The drive region C includes an element region D and a fuse. Area F and pad area P are set. The element region D is a region where an active element such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is provided. The fuse region F is a region where, for example, a fuse connected to a redundant circuit is provided. The pad area P is an area where a pad for connection to the outside is provided. FIG. 3 shows an example in which the element region D, the fuse region F, the pad region P, and the peripheral region S are arranged one by one in this order, but the present invention is not limited to this and is driven. The presence / absence, number, and arrangement of the element region D, the fuse region F, and the pad region P in the region C are arbitrary.

素子領域Ｄにおいては、素子分離膜１３は設けられておらず、シリコン基板１２上に、ＰＭＤ１４、多層配線層１５、酸化膜１６、窒化膜１７及び樹脂膜１８がこの順に設けられている。素子領域Ｄにおいては、シリコン基板１２の上面に、ＭＯＳＦＥＴ等の能動素子（図示せず）が形成されている。また、ＰＭＤ１４の内部に、ＭＯＳＦＥＴのゲート電極２２及びＭＯＳＦＥＴに接続されたコンタクトプラグ２４が設けられている。ゲート電極２２は例えばポリシリコンからなり、コンタクトプラグ２４は例えばタングステン（Ｗ）等の金属からなる。   In the element region D, the element isolation film 13 is not provided, and the PMD 14, the multilayer wiring layer 15, the oxide film 16, the nitride film 17, and the resin film 18 are provided in this order on the silicon substrate 12. In the element region D, an active element (not shown) such as a MOSFET is formed on the upper surface of the silicon substrate 12. In addition, a MOSFET gate electrode 22 and a contact plug 24 connected to the MOSFET are provided inside the PMD 14. The gate electrode 22 is made of, for example, polysilicon, and the contact plug 24 is made of, for example, a metal such as tungsten (W).

ヒューズ領域Ｆにおいては、シリコン基板１２の上面に素子分離膜１３が形成されており、ＰＭＤ１４内にヒューズ２３が埋設されている。ヒューズ２３は例えばポリシリコンにより形成されている。また、ヒューズ２３は、コンタクトプラグ２４に接続されている。そして、ヒューズ２３の直上域の一部においては、絶縁膜２１の上部、多層配線層１５及び酸化膜１６が除去されており、開口部３１が形成されている。また、開口部３１の直上域においては、窒化膜１７及び樹脂膜１８が除去されており、開口部３２が形成されている。上方から見て、開口部３２は開口部３１よりもひとまわり大きく、開口部３１は開口部３２の内部に配置されている。   In the fuse region F, an element isolation film 13 is formed on the upper surface of the silicon substrate 12, and a fuse 23 is embedded in the PMD 14. The fuse 23 is made of polysilicon, for example. The fuse 23 is connected to the contact plug 24. In a part of the region directly above the fuse 23, the upper portion of the insulating film 21, the multilayer wiring layer 15, and the oxide film 16 are removed, and an opening 31 is formed. Further, in the region directly above the opening 31, the nitride film 17 and the resin film 18 are removed, and the opening 32 is formed. When viewed from above, the opening 32 is slightly larger than the opening 31, and the opening 31 is disposed inside the opening 32.

パッド領域Ｐにおいては、シリコン基板１２の上面に素子分離膜１３が形成されており、その上に、下からＰＭＤ１４、多層配線層１５、酸化膜１６、窒化膜１７及び樹脂膜１８がこの順に設けられている。パッド領域Ｐにおいては、多層配線層１５にパッド２８が設けられており、パッド２８の中央部の直上域においては、酸化膜１６が除去されており、開口部３３が形成されている。また、開口部３３の直上域においては、窒化膜１７及び樹脂膜１８が除去されており、開口部３４が形成されている。上方から見て、開口部３４は開口部３３よりもひとまわり大きく、開口部３３は開口部３４の内部に配置されている。これにより、パッド２８は、開口部３３及び３４の底部において露出している。   In the pad region P, an element isolation film 13 is formed on the upper surface of the silicon substrate 12, and a PMD 14, a multilayer wiring layer 15, an oxide film 16, a nitride film 17, and a resin film 18 are provided in this order from the bottom. It has been. In the pad region P, a pad 28 is provided in the multilayer wiring layer 15, and the oxide film 16 is removed and an opening 33 is formed in a region immediately above the center of the pad 28. Further, in the region immediately above the opening 33, the nitride film 17 and the resin film 18 are removed, and an opening 34 is formed. When viewed from above, the opening 34 is slightly larger than the opening 33, and the opening 33 is disposed inside the opening 34. Thereby, the pad 28 is exposed at the bottom of the openings 33 and 34.

周辺領域Ｓにおいては、素子分離膜１３、ＰＭＤ１４、多層配線層１５、酸化膜１６、窒化膜１７及び樹脂膜１８は設けられておらず、シリコン基板１２が露出している。   In the peripheral region S, the element isolation film 13, the PMD 14, the multilayer wiring layer 15, the oxide film 16, the nitride film 17, and the resin film 18 are not provided, and the silicon substrate 12 is exposed.

そして、周辺領域Ｓと駆動領域Ｃとの境界、例えば、周辺領域Ｓとパッド領域Ｐとの境界には、ＰＭＤ１４、多層配線層１５及び酸化膜１６の側面を覆うように、例えば窒化シリコン（ＳｉＮ）からなる側壁４０が設けられている。また、開口部３１の内部には、開口部３１の内側面、すなわち、ＰＭＤ１４の上部の側面、多層配線層１５の側面及び酸化膜１６の側面を覆うように、側壁４０が設けられている。更に、開口部３３の内部には、開口部３３の内側面、すなわち、酸化膜１６の側面を覆うように、側壁４０が設けられている。   Then, at the boundary between the peripheral region S and the drive region C, for example, the boundary between the peripheral region S and the pad region P, for example, silicon nitride (SiN) so as to cover the side surfaces of the PMD 14, the multilayer wiring layer 15, and the oxide film 16. ) Is provided. Further, a sidewall 40 is provided inside the opening 31 so as to cover the inner surface of the opening 31, that is, the side surface of the upper part of the PMD 14, the side surface of the multilayer wiring layer 15, and the side surface of the oxide film 16. Furthermore, a sidewall 40 is provided inside the opening 33 so as to cover the inner surface of the opening 33, that is, the side surface of the oxide film 16.

なお、半導体装置１１の各部の寸法の一例を挙げれば、周辺領域Ｓの幅は２０乃至２５ミクロンであり、ＰＭＤ１４の厚さは１ミクロンであり、多層配線層１５の厚さは３ミクロンであり、酸化膜１６の厚さは０．３乃至０．６ミクロンであり、窒化膜１７の厚さは０．５乃至０．６ミクロンであり、側壁４０の厚さは数十乃至百ナノメートルである。   As an example of the size of each part of the semiconductor device 11, the width of the peripheral region S is 20 to 25 microns, the thickness of the PMD 14 is 1 micron, and the thickness of the multilayer wiring layer 15 is 3 microns. The oxide film 16 has a thickness of 0.3 to 0.6 microns, the nitride film 17 has a thickness of 0.5 to 0.6 microns, and the sidewall 40 has a thickness of several tens to hundreds of nanometers. is there.

次に、本具体例に係る半導体装置１１の製造方法について説明する。
図４（ａ）及び（ｂ）並びに図５（ａ）及び（ｂ）は、本具体例に係る半導体装置の製造方法を例示する工程断面図である。 Next, a method for manufacturing the semiconductor device 11 according to this example will be described.
4A and 4B and FIGS. 5A and 5B are process cross-sectional views illustrating a method for manufacturing a semiconductor device according to this example.

先ず、図４（ａ）に示すように、シリコンウェーハ１２ｗを用意する。このシリコンウェーハ１２ｗにおいては、後の工程で切断される予定の切断線であるスクライブライン（図示せず）が設定されており、このスクライブラインを含み、その両側に所定のマージンを設けたスクライブライン領域ＳＬが設定されている。また、シリコンウェーハ１２ｗにおいては、スクライブライン領域ＳＬ以外の領域が駆動領域Ｃとなっており、この駆動領域Ｃ内に、素子領域Ｄ、ヒューズ領域Ｆ及びパッド領域Ｐが設定されている。   First, as shown in FIG. 4A, a silicon wafer 12w is prepared. In the silicon wafer 12w, a scribe line (not shown) which is a cutting line scheduled to be cut in a later process is set, and the scribe line including the scribe line and having a predetermined margin on both sides thereof is provided. Area SL is set. In the silicon wafer 12w, a region other than the scribe line region SL is a drive region C, and an element region D, a fuse region F, and a pad region P are set in the drive region C.

そして、シリコンウェーハ１２ｗの処理を行う。すなわち、ヒューズ領域Ｆ及びパッド領域Ｐにおいて、シリコンウェーハ１２ｗの上面にＬＯＣＯＳからなる素子分離膜１３を形成する。また、素子領域Ｄにおいて、シリコンウェーハ１２ｗの上面にチャネル領域を形成する。更に、シリコンウェーハ１２ｗ上にゲート絶縁膜（図示せず）を形成し、ポリシリコン膜を成膜してこれをパターニングすることにより、素子領域Ｄにポリシリコンからなるゲート電極２２を形成すると共に、ヒューズ領域Ｆにポリシリコンからなるヒューズ２３を形成する。次に、ゲート電極２２をマスクとしてシリコンウェーハ１２内の一部に不純物を注入し、注入した不純物を拡散させることにより拡散領域を形成する。これにより、素子領域ＤにＭＯＳＦＥＴ等の能動素子を形成する。   Then, the silicon wafer 12w is processed. That is, in the fuse region F and the pad region P, the element isolation film 13 made of LOCOS is formed on the upper surface of the silicon wafer 12w. In the element region D, a channel region is formed on the upper surface of the silicon wafer 12w. Further, a gate insulating film (not shown) is formed on the silicon wafer 12w, and a polysilicon film is formed and patterned to form a gate electrode 22 made of polysilicon in the element region D, and A fuse 23 made of polysilicon is formed in the fuse region F. Next, an impurity is implanted into a part of the silicon wafer 12 using the gate electrode 22 as a mask, and the implanted impurity is diffused to form a diffusion region. Thereby, an active element such as a MOSFET is formed in the element region D.

次に、ゲート電極２２及びヒューズ２３を埋め込むように、例えばＬｏｗ−ｋ材料からなる絶縁膜２１を形成する。そして、レジストエッチバック又はＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）などの平坦化処理を施して、絶縁膜２１の上面を平坦化する。
次に、絶縁膜２１内に、上述の拡散領域、ゲート電極２２及びヒューズ２３等に達するようにコンタクトホールを形成する。そして、このコンタクトホール内にＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）又はスパッタリング法により金属材料を埋め込んで、コンタクトプラグ２４を形成する。これにより、ＰＭＤ１４を形成する。 Next, an insulating film 21 made of, for example, a low-k material is formed so as to bury the gate electrode 22 and the fuse 23. Then, a flattening process such as resist etch back or CMP (Chemical Mechanical Polishing) is performed to flatten the upper surface of the insulating film 21.
Next, contact holes are formed in the insulating film 21 so as to reach the diffusion region, the gate electrode 22, the fuse 23, and the like. Then, a metal material is buried in the contact hole by a CVD method (Chemical Vapor Deposition method: chemical vapor deposition method) or a sputtering method to form a contact plug 24. Thereby, PMD14 is formed.

次に、ＰＭＤ１４上の全面にバリアメタル層（図示せず）及び金属層からなる積層膜を堆積させ、この積層膜をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）によって選択的に除去し、コンタクトプラグ２４に接続されるように第１配線２６を形成する。
次に、ＰＭＤ１４上の全面に、第１配線２６を埋め込むように、例えばＬｏｗ−ｋ材料からなる層間絶縁膜（ＩＬＤ）２５を成膜し、この層間絶縁膜２５の上面を平坦化する。次に、層間絶縁膜２５内に第１配線２６に到達するようにビアホールを形成し、このビアホール内を金属等で埋め込むことにより、ビアプラグ２９を形成する。
次に、層間絶縁膜２５上に、バリアメタル層（図示せず）と金属層からなる積層膜を堆積させ、この積層膜をＲＩＥにより選択的に除去し、第２配線２７及びパッド２８を形成する。これにより、多層配線層１５を形成する。
なお、多層配線層１５を３層以上の構造にする場合は、上述の配線の形成、層間絶縁膜の成膜、ビアプラグの形成を繰り返し、最上層の配線と共にパッドを形成する。 Next, a laminated film composed of a barrier metal layer (not shown) and a metal layer is deposited on the entire surface of the PMD 14, and this laminated film is selectively removed by RIE (Reactive Ion Etching) to be contacted. A first wiring 26 is formed so as to be connected to the plug 24.
Next, an interlayer insulating film (ILD) 25 made of, for example, a low-k material is formed on the entire surface of the PMD 14 so as to embed the first wiring 26, and the upper surface of the interlayer insulating film 25 is flattened. Next, a via hole is formed in the interlayer insulating film 25 so as to reach the first wiring 26, and the via plug 29 is formed by filling the via hole with a metal or the like.
Next, a laminated film composed of a barrier metal layer (not shown) and a metal layer is deposited on the interlayer insulating film 25, and the laminated film is selectively removed by RIE to form the second wiring 27 and the pad 28. To do. Thereby, the multilayer wiring layer 15 is formed.
When the multilayer wiring layer 15 has a structure of three or more layers, the above-described wiring formation, interlayer insulating film formation, and via plug formation are repeated to form a pad together with the uppermost wiring.

次に、プラズマＣＶＤ法により、多層配線層１５上に酸化シリコン系の材料、例えば、ＴＥＯＳからなる酸化膜１６を形成する。   Next, an oxide film 16 made of a silicon oxide material, for example, TEOS is formed on the multilayer wiring layer 15 by plasma CVD.

次に、図４（ｂ）に示すように、リソグラフィ技術により、酸化膜１６、多層配線層１５及びＰＭＤ１４をパターニングする。これにより、ヒューズ領域Ｆにおいて、ヒューズ２３の直上域の一部から酸化膜１６、多層配線層１５及び絶縁膜２１の上部を除去し、開口部３１を形成する。また、パッド領域Ｐにおいて、パッド２８の中央部の直上域から酸化膜１６を除去して開口部３３を形成し、その底部においてパッド２８の中央部を露出させる。更に、スクライブライン領域ＳＬにおいて、酸化膜１６、多層配線層１５及びＰＭＤ１４を除去して、シリコンウェーハ１２ｗを露出させる。なお、上述のヒューズ領域Ｆ、パッド領域Ｐ及びスクライブライン領域ＳＬのパターニングは順次行ってもよく、同時に行ってもよい。   Next, as shown in FIG. 4B, the oxide film 16, the multilayer wiring layer 15, and the PMD 14 are patterned by a lithography technique. As a result, in the fuse region F, the oxide film 16, the multilayer wiring layer 15, and the insulating film 21 are removed from a part of the region directly above the fuse 23 to form the opening 31. In the pad region P, the oxide film 16 is removed from the region directly above the center of the pad 28 to form the opening 33, and the center of the pad 28 is exposed at the bottom. Further, in the scribe line region SL, the oxide film 16, the multilayer wiring layer 15, and the PMD 14 are removed to expose the silicon wafer 12w. Note that the patterning of the fuse region F, the pad region P, and the scribe line region SL described above may be performed sequentially or simultaneously.

次に、図５（ａ）に示すように、プラズマＣＶＤ法により、全面に窒化シリコン（ＳｉＮ）からなる窒化膜１７を形成する。このとき、開口部３１及び３３の内側面上及び底面上、並びにスクライブライン領域ＳＬにおけるシリコンウェーハ１２ｗの上面上にも、窒化膜１７が成膜される。   Next, as shown in FIG. 5A, a nitride film 17 made of silicon nitride (SiN) is formed on the entire surface by plasma CVD. At this time, the nitride film 17 is also formed on the inner and bottom surfaces of the openings 31 and 33 and on the upper surface of the silicon wafer 12w in the scribe line region SL.

次に、窒化膜１７の上面に例えばポリイミド等の樹脂を塗布し、乾燥させることにより、樹脂膜１８を形成する。   Next, a resin film 18 is formed by applying a resin such as polyimide on the upper surface of the nitride film 17 and drying it.

次に、リソグラフィ技術により樹脂膜１８を選択的に除去してパターニングする。これにより、開口部３１の直上域に開口部３２を形成し、開口部３３の直上域に開口部３４を形成し、また、スクライブライン領域ＳＬから樹脂膜１８を除去する。このとき、樹脂膜１８のパターニングにはある程度、例えば２乃至３ミクロン程度のマージンを持たせ、開口部３２は開口部３１よりもひとまわり大きくし、開口部３４は開口部３３よりもひとまわり大きくし、また、スクライブライン領域ＳＬにおける樹脂膜１８の除去範囲は、酸化膜１６、多層配線層１５及びＰＭＤ１４の除去範囲よりもひとまわり広くする。   Next, the resin film 18 is selectively removed by lithography and patterned. As a result, the opening 32 is formed in the region directly above the opening 31, the opening 34 is formed in the region directly above the opening 33, and the resin film 18 is removed from the scribe line region SL. At this time, the resin film 18 is patterned to some extent, for example, with a margin of about 2 to 3 microns, the opening 32 is made slightly larger than the opening 31, and the opening 34 is made slightly larger than the opening 33. In addition, the removal range of the resin film 18 in the scribe line region SL is made slightly wider than the removal range of the oxide film 16, the multilayer wiring layer 15, and the PMD 14.

次に、図５（ｂ）に示すように、パターニングされた樹脂膜１８をマスクとして、異方性エッチング、例えば、ＲＩＥを施す。これにより、ヒューズ領域Ｆにおける開口部３１の底面上、パッド領域Ｐにおける開口部３３の底面上、及びスクライブライン領域ＳＬにおけるシリコンウェーハ１２ｗの上面上から窒化膜１７を除去する。このとき、ＰＭＤ１４、多層配線層１５及び酸化膜１６の側面上には窒化膜１７が残留するため、これらの側面を覆う側壁４０が形成される。   Next, as shown in FIG. 5B, anisotropic etching, for example, RIE is performed using the patterned resin film 18 as a mask. Thus, the nitride film 17 is removed from the bottom surface of the opening 31 in the fuse region F, the bottom surface of the opening 33 in the pad region P, and the top surface of the silicon wafer 12w in the scribe line region SL. At this time, since the nitride film 17 remains on the side surfaces of the PMD 14, the multilayer wiring layer 15, and the oxide film 16, a side wall 40 that covers these side surfaces is formed.

次に、図３に示すように、シリコンウェーハ１２ｗをスクライブラインに沿ってダイシングし、複数個のチップ状のシリコン基板１２に切り分ける。これにより、半導体装置１１が作製される。このとき、シリコンウェーハ１２ｗにおいて分断されたスクライブライン領域ＳＬ（図５（ｂ）参照）が、半導体装置１１の周辺領域Ｓとなる。   Next, as shown in FIG. 3, the silicon wafer 12 w is diced along a scribe line and cut into a plurality of chip-like silicon substrates 12. Thereby, the semiconductor device 11 is manufactured. At this time, the scribe line region SL (see FIG. 5B) divided in the silicon wafer 12w becomes the peripheral region S of the semiconductor device 11.

本具体例によれば、上述の如く、半導体装置１１の周辺領域Ｓと駆動領域Ｃとの境界において、ＰＭＤ１４、多層配線層１５及び酸化膜１６の側面を覆う側壁４０が設けられており、ヒューズ領域Ｆにおいて、開口部３１の内側面を覆う側壁４０が設けられており、パッド領域Ｐにおいて、開口部３３の内側面を覆う側壁４０が設けられている。また、側壁４０は、緻密なミクロ構造を持つ窒化シリコンにより形成されている。これにより、多層配線層１５内への水の侵入経路（リークパス）を少なくすることができ、半導体装置１１の耐湿性を向上させることができる。また、パッド２８上からは窒化膜１７が除去されており、パッド２８が露出しているため、パッド２８に対して外部配線を安定して接続させることができる。   According to this specific example, as described above, the sidewall 40 covering the side surfaces of the PMD 14, the multilayer wiring layer 15, and the oxide film 16 is provided at the boundary between the peripheral region S and the drive region C of the semiconductor device 11. In the region F, a side wall 40 that covers the inner surface of the opening 31 is provided, and in the pad region P, a side wall 40 that covers the inner surface of the opening 33 is provided. The side wall 40 is formed of silicon nitride having a dense microstructure. As a result, water intrusion paths (leak paths) into the multilayer wiring layer 15 can be reduced, and the moisture resistance of the semiconductor device 11 can be improved. In addition, since the nitride film 17 is removed from the pad 28 and the pad 28 is exposed, external wiring can be stably connected to the pad 28.

次に、第１の具体例の第１の変形例について説明する。
本変形例に係る半導体装置においては、周辺領域Ｓにおいて、ＰＭＤ１４の上部のみが除去され、下部が残留している。このとき、周辺領域Ｓと駆動領域Ｃとの境界に形成された側壁４０は、酸化膜１６及び多層配線層１５の他に、ＰＭＤ１４の上部、すなわち周辺領域Ｓにおいて除去されている部分の側面を覆っている。 Next, a first modification of the first specific example will be described.
In the semiconductor device according to this modification, only the upper part of the PMD 14 is removed and the lower part remains in the peripheral region S. At this time, the side wall 40 formed at the boundary between the peripheral region S and the driving region C has an oxide film 16 and a multilayer wiring layer 15 in addition to the PMD 14, that is, the side surface of the portion removed in the peripheral region S. Covering.

このような半導体装置は、前述の第１の具体例における酸化膜１６、多層配線層１５及びＰＭＤ１４をパターニングする工程において、スクライブライン領域ＳＬにＰＭＤ１４の一部を残留させることにより、製造することができる。   Such a semiconductor device can be manufactured by leaving a part of the PMD 14 in the scribe line region SL in the step of patterning the oxide film 16, the multilayer wiring layer 15, and the PMD 14 in the first specific example described above. it can.

本変形例によれば、図４（ｂ）に示すパターニング工程において、終点判断にマージンを持たせることができる。なお、本変形例においては、周辺領域Ｓにおいて絶縁膜２１が残留していてもよく、ＬＯＣＯＳ、熱酸化膜、ポリシリコン膜が残留していてもよい。但し、周辺領域Ｓにおける残留部分の厚さは、１５００ナノメートル以下とすることが好ましい。これにより、この残留部分に起因してクラックが発生したり、水の侵入経路が形成されたりすることを防止できる。本変形例における上記以外の構成、動作及び効果は、前述の第１の具体例と同様である。   According to this modification, a margin can be given to the end point determination in the patterning step shown in FIG. In the present modification, the insulating film 21 may remain in the peripheral region S, and the LOCOS, thermal oxide film, and polysilicon film may remain. However, the thickness of the remaining portion in the peripheral region S is preferably 1500 nanometers or less. Thereby, it can prevent that a crack generate | occur | produces due to this residual part, or a water intrusion path | route is formed. Configurations, operations, and effects other than those described above in the present modification are the same as those in the first specific example described above.

次に、第１の具体例の第２の変形例について説明する。
本変形例に係る半導体装置においては、周辺領域Ｓにおいて、シリコン基板１２の上面が掘り込まれており、周辺領域Ｓと駆動領域Ｃとの境界に段差が形成されている。このとき、周辺領域Ｓと駆動領域Ｃとの境界に形成された側壁４０は、酸化膜１６、多層配線層１５及びＰＭＤ１４の他に、シリコン基板１２の段差の側面を覆っている。 Next, a second modification of the first specific example will be described.
In the semiconductor device according to this modification, the upper surface of the silicon substrate 12 is dug in the peripheral region S, and a step is formed at the boundary between the peripheral region S and the drive region C. At this time, the side wall 40 formed at the boundary between the peripheral region S and the drive region C covers the side surface of the step of the silicon substrate 12 in addition to the oxide film 16, the multilayer wiring layer 15, and the PMD 14.

このような半導体装置は、前述の第１の具体例における図４（ｂ）に示す工程、すなわち、酸化膜１６、多層配線層１５及びＰＭＤ１４をパターニングする工程において、スクライブライン領域ＳＬにおいてＰＭＤ１４を除去した後、引き続き、シリコン基板１２の上層部を除去することにより、製造することができる。   Such a semiconductor device removes PMD 14 in the scribe line region SL in the step shown in FIG. 4B in the first specific example described above, that is, in the step of patterning the oxide film 16, the multilayer wiring layer 15, and the PMD 14. Then, it can be manufactured by removing the upper layer portion of the silicon substrate 12 continuously.

本変形例によれば、図４（ｂ）に示すパターニング工程において、終点判断にマージンを持たせることができる。但し、シリコン基板１２の除去部分の厚さは、５０ナノメートル以下とすることが好ましい。本変形例における上記以外の構成、動作及び効果は、前述の第１の具体例と同様である。   According to this modification, a margin can be given to the end point determination in the patterning step shown in FIG. However, the thickness of the removed portion of the silicon substrate 12 is preferably 50 nanometers or less. Configurations, operations, and effects other than those described above in the present modification are the same as those in the first specific example described above.

次に、本発明の実施形態の第２の具体例について説明する。
図６は、本具体例に係る半導体装置を例示する断面図である。
図６に示すように、本具体例に係る半導体装置５１は、前述の第１の具体例に係る半導体装置１１（図３参照）と比較して、多層配線層１５と酸化膜１６との間に介在層５２が設けられている点が異なっている。介在層５２は、例えば窒化シリコン（ＳｉＮ）からなり、その厚さは例えば数十ナノメートルである。なお、介在層５２は炭化シリコン（ＳｉＣ）により形成されていてもよい。介在層５２は多層配線層１５の第２配線２７の側面及び上面を覆っている。 Next, a second specific example of the embodiment of the present invention will be described.
FIG. 6 is a cross-sectional view illustrating a semiconductor device according to this example.
As shown in FIG. 6, the semiconductor device 51 according to this specific example is provided between the multilayer wiring layer 15 and the oxide film 16 as compared with the semiconductor device 11 according to the first specific example (see FIG. 3). Is different in that an intervening layer 52 is provided. The intervening layer 52 is made of, for example, silicon nitride (SiN) and has a thickness of, for example, several tens of nanometers. The intervening layer 52 may be formed of silicon carbide (SiC). The intervening layer 52 covers the side surface and the upper surface of the second wiring 27 of the multilayer wiring layer 15.

本具体例に係る半導体装置５１の製造方法は、前述の第１の具体例に係る製造方法において、多層配線層１５の形成工程と、酸化膜１６の形成工程との間に、例えばプラズマＣＶＤ法によってシリコン窒化膜を成膜する工程を設ければよい。これにより、介在層５２を具備した半導体装置５１を製造することができる。   The manufacturing method of the semiconductor device 51 according to this specific example is the same as the manufacturing method according to the first specific example described above, between the formation process of the multilayer wiring layer 15 and the formation process of the oxide film 16, for example, a plasma CVD method. A step of forming a silicon nitride film may be provided. Thereby, the semiconductor device 51 having the intervening layer 52 can be manufactured.

本具体例によれば、多層配線層１５と酸化膜１６との間に緻密なミクロ構造を有する介在層５２を設けることにより、多層配線層１５と酸化膜１６との界面に沿って水の侵入経路（リークパス）が形成されることを防止できる。これにより、半導体装置の耐湿性をより一層向上させることができる。本具体例における上記以外の構成、動作及び効果は、前述の第１の具体例と同様である。   According to this specific example, by providing the intervening layer 52 having a dense microstructure between the multilayer wiring layer 15 and the oxide film 16, water enters along the interface between the multilayer wiring layer 15 and the oxide film 16. The formation of a path (leak path) can be prevented. Thereby, the moisture resistance of the semiconductor device can be further improved. Configurations, operations, and effects other than those described above in the present specific example are the same as those in the first specific example described above.

以上、本発明の実施形態、その具体例及び変形例を説明したが、本発明はこれらの実施形態、その具体例及びその変形例には限定されない。
例えば、上述の各具体例及び変形例においては、側壁を窒化シリコン（ＳｉＮ）により形成する例を示したが、側壁は炭化シリコン（ＳｉＣ）によって形成してもよい。但し、酸化シリコン（ＳｉＯ２）は水密性が低いため、側壁の材料としては不適である。
また、上述の各具体例及び変形例は任意に組み合わせることができる。例えば、第２の具体例において、第１の具体例の第１の変形例に示すように、周辺領域ＳにＰＭＤ１４の一部を残留させてもよく、第１の具体例の第２の変形例に示すように、周辺領域Ｓにおいてシリコン基板１２の上層部を除去してもよい。
更に、上述の実施形態及びその具体例、変形例に係る半導体装置に対して、当業者が適宜設計変更又は構成要素の追加を行って得られた半導体装置についても、本発明の特徴を備えている限り、本発明の範囲に含有される。 As mentioned above, although embodiment of this invention, its specific example, and the modification were demonstrated, this invention is not limited to these embodiment, its specific example, and its modification.
For example, in each of the specific examples and modifications described above, the example in which the side wall is formed of silicon nitride (SiN) has been shown, but the side wall may be formed of silicon carbide (SiC). However, silicon oxide (SiO 2 ) is not suitable as a material for the side wall because of its low water tightness.
Moreover, the above-mentioned specific examples and modifications can be arbitrarily combined. For example, in the second specific example, as shown in the first modification of the first specific example, part of the PMD 14 may remain in the peripheral region S, and the second modification of the first specific example. As shown in the example, the upper layer portion of the silicon substrate 12 in the peripheral region S may be removed.
Furthermore, a semiconductor device obtained by a person skilled in the art appropriately modifying a design or adding a component to the semiconductor device according to the above-described embodiment and its specific examples and modifications also includes the features of the present invention. As long as it is within the scope of the present invention.

本発明の実施形態に係る半導体装置を例示する断面図である。1 is a cross-sectional view illustrating a semiconductor device according to an embodiment of the invention. （ａ）乃至（ｄ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。10A to 10D are process cross-sectional views illustrating the method for manufacturing a semiconductor device according to this embodiment. 本実施形態の第１の具体例に係る半導体装置を例示する断面図である。1 is a cross-sectional view illustrating a semiconductor device according to a first specific example of an embodiment; （ａ）及び（ｂ）は、第１の具体例に係る半導体装置の製造方法を例示する工程断面図である。(A) And (b) is process sectional drawing which illustrates the manufacturing method of the semiconductor device which concerns on a 1st specific example. （ａ）及び（ｂ）は、第１の具体例に係る半導体装置の製造方法を例示する工程断面図である。(A) And (b) is process sectional drawing which illustrates the manufacturing method of the semiconductor device which concerns on a 1st specific example. 本実施形態の第２の具体例に係る半導体装置を例示する断面図である。6 is a cross-sectional view illustrating a semiconductor device according to a second specific example of the embodiment; FIG.

符号の説明Explanation of symbols

１ 半導体装置、２ 基板、２ｗ ウェーハ、３ 下地絶縁層、４ 配線層、５ 絶縁膜、６ 金属配線、７ 側壁、７ａ 絶縁膜、１１ 半導体装置、１２ シリコン基板、１２ｗ シリコンウェーハ、１３ 素子分離膜、１４ ＰＭＤ、１５ 多層配線層、１６ 酸化膜、１７ 窒化膜、１８ 樹脂膜、２１ 絶縁膜、２２ ゲート電極、２３ ヒューズ、２４ コンタクトプラグ、２５ 層間絶縁膜、２６ 第１配線、２７ 第２配線、２８ パッド、２９ ビアプラグ、３１、３２、３３、３４ 開口部、４０ 側壁、５１ 半導体装置、５２ 介在層、Ｃ 駆動領域、Ｄ 素子領域、Ｆ ヒューズ領域、Ｐ パッド領域、Ｓ 周辺領域、ＳＬ スクライブライン領域 DESCRIPTION OF SYMBOLS 1 Semiconductor device, 2 substrates, 2w wafer, 3 Underlying insulating layer, 4 Wiring layer, 5 Insulating film, 6 Metal wiring, 7 Side wall, 7a Insulating film, 11 Semiconductor device, 12 Silicon substrate, 12w Silicon wafer, 13 Element isolation film , 14 PMD, 15 Multilayer wiring layer, 16 Oxide film, 17 Nitride film, 18 Resin film, 21 Insulating film, 22 Gate electrode, 23 Fuse, 24 Contact plug, 25 Interlayer insulating film, 26 First wiring, 27 Second wiring , 28 pads, 29 via plugs, 31, 32, 33, 34 openings, 40 sidewalls, 51 semiconductor device, 52 intervening layer, C drive region, D element region, F fuse region, P pad region, S peripheral region, SL scribe Line area

Claims (5)

基板と、
前記基板上に設けられ金属配線を含まない下地絶縁層と、
前記基板の周辺領域を除く駆動領域において前記下地絶縁層上に設けられ金属配線を含む配線層と、
水に対して膜質が密な材料からなり前記駆動領域と前記周辺領域との境界において前記配線層の側面を覆う側壁と、
を備えたことを特徴とする半導体装置。 A substrate,
A base insulating layer provided on the substrate and not including metal wiring;
A wiring layer provided on the base insulating layer in a driving region excluding a peripheral region of the substrate and including a metal wiring;
A side wall that covers the side surface of the wiring layer at the boundary between the drive region and the peripheral region, which is made of a material having a dense film quality with respect to water;
A semiconductor device comprising: 前記周辺領域には前記下地絶縁層は設けられておらず、
前記側壁は、前記境界において前記下地絶縁層の側面も覆っていることを特徴とする請求項１記載の半導体装置。 The base insulating layer is not provided in the peripheral region,
The semiconductor device according to claim 1, wherein the side wall also covers a side surface of the base insulating layer at the boundary. 前記周辺領域には前記下地絶縁層の下部のみが設けられており、
前記側壁は、前記境界において前記下地絶縁層の上部の側面も覆っていることを特徴とする請求項１記載の半導体装置。 In the peripheral region, only the lower part of the base insulating layer is provided,
The semiconductor device according to claim 1, wherein the side wall also covers an upper side surface of the base insulating layer at the boundary. 前記配線層上に設けられた保護膜と、
窒化物又は炭化物からなり前記配線層と前記保護膜との間に設けられた介在層と、
をさらに備え、
前記配線層の最上層に配置された前記金属配線の上面は前記介在層によって覆われていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。 A protective film provided on the wiring layer;
An intervening layer made of nitride or carbide and provided between the wiring layer and the protective film;
Further comprising
The semiconductor device according to claim 1, wherein an upper surface of the metal wiring disposed in the uppermost layer of the wiring layer is covered with the intervening layer. ウェーハ上に金属配線を含まない下地絶縁層を形成する工程と、
前記下地絶縁層上に金属配線を含む配線層を形成する工程と、
スクライブラインを含む領域から前記配線層を除去する工程と、
窒化物又は炭化物からなる絶縁膜を形成する工程と、
前記領域から前記絶縁膜を除去することにより、前記窒化物又は炭化物からなり前記領域の外縁部において前記配線層の側面を覆う側壁を形成する工程と、
前記ウェーハを前記スクライブラインに沿って切り分ける工程と、
を備えたことを特徴とする半導体装置の製造方法。 Forming a base insulating layer not including metal wiring on the wafer;
Forming a wiring layer including a metal wiring on the base insulating layer;
Removing the wiring layer from a region including a scribe line;
Forming an insulating film made of nitride or carbide;
Removing the insulating film from the region, forming a side wall that covers the side surface of the wiring layer made of the nitride or carbide and covers the side surface of the wiring layer;
Cutting the wafer along the scribe line;
A method for manufacturing a semiconductor device, comprising:
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* Cited by examiner, † Cited by third party
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JP2010225763A (en) * 2009-03-23 2010-10-07 Toshiba Corp Light emitting diode
JP2015072943A (en) * 2013-10-01 2015-04-16 オリンパス株式会社 Semiconductor device and manufacturing method of the same
WO2024080192A1 (en) * 2022-10-12 2024-04-18 ソニーセミコンダクタソリューションズ株式会社 Semiconductor device, method for manufacturing semiconductor device, and optical detection device

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