JP2005283271A - Ｉｃチップ、ｍｉセンサ、およびｍｉセンサを備えた電子装置 - Google Patents

Abstract

【課題】 複数のＭＩ素子を接続するＳ／Ｎ比の良好なＩＣチップ、ＭＩセンサ、及びＭＩセンサを備えた電子装置を提供する。
【解決手段】 ＩＣチップ１３は、短パルス幅のパルス信号を発生するパルス発生回路２０と、パルス信号を分配するＸＹＺ軸切替回路２１と、電流増幅されたパルス信号がゲート２４−１に供給されることにより励磁電流をＭＩ素子１２に供給するスイッチング回路２４と、励磁電流によりＭＩ素子１２に誘起された検知信号のピーク値を検出するサンプリング回路３１等から構成される。分配された後のパルス信号が流通するＸＹＺ軸切替回路２１からスイッチング回路２４のゲート２４−１までの配線Ｗ−１、およびＸＹＺ軸切替回路２１からサンプリング回路３１のアナログスイッチの制御入力部ＳＷ−１までの配線Ｗ−２の配線抵抗値と配線容量値との積を、各軸のＭＩ素子１２に対応する配線Ｗ−１、Ｗ−２間で略等しく構成する。
【選択図】 図３

Description

本発明は、微弱な磁場を検知可能なＭＩ（Ｍａｇｎｅｔｏ−Ｉｍｐｅｄａｎｃｅ ｅｆｆｅｃｔ、磁気インピーダンス効果型）センサに用いられるＩＣチップ、ＭＩセンサ、及びＭＩセンサを備えた電子装置に関する。

従来、磁気センサとして、ホールセンサ、フラックスゲートセンサ、磁気抵抗効果型（ＭＲ）センサ等が実用化されてきた。これらのうちフラックスゲートセンサは１μＯｅの高い検出感度という特長を有し、ＭＲセンサは大きさが数十μｍの感磁素子を備え、低消費電力、及び高速応答性という特長を有している。

一方、磁気センサとして、磁気インピーダンス効果（ＭＩ効果）を利用した磁気インピーダンス効果型（ＭＩ）センサが提案されている。ＭＩセンサは、感磁素子部分であるＭＩ素子が軟磁性体よりなるアモルファスワイヤに検知コイルを巻回した構造を有する。ＭＩセンサは、高周波あるいはパルス状の励磁電流をアモルファスワイヤに供給して表皮効果を発生させ、アモルファスワイヤの長手方向に印加されている外部磁場との作用で、アモルファスワイヤの透磁率の変化によりインピーダンスが変化し、外部磁場の大きさに対応する検知信号が検知コイルに誘導される現象を利用して外部磁場を検出するものである。

ＭＩセンサは、（１）磁場検出限界が１μＯｅであり高感度であること、（２）短パルス電流を使用するので低消費電力であること等の特長を有している。ＭＩセンサはこれらの特長を生かして、電子コンパス等の携帯電子装置に搭載され始めている（例えば特許文献１および２参照。）。
特開平６−１７６９３０号公報 特開２００１−２９６１２７号公報

ところで、ＭＩ素子の検知コイルに誘導された検知信号はアナログ信号であり、そのピーク値が、外部磁場のアモルファスワイヤの長手方向成分の大きさに比例する。したがって、検知信号のピーク値を的確に検出する程、ＭＩセンサの信号対雑音比（Ｓ／Ｎ比）を向上することができる。

しかしながら、パルス状の励磁電流の立ち上がり等に伴って誘導される検知信号は時間幅が数ｎｓｅｃから数１０ｎｓｅｃと短く、さらに検知信号の波形が急峻であるので、検知信号を検出するタイミングのずれによりピーク値からずれた電圧値を検出してしまい、Ｓ／Ｎ比の劣化を招き易いという問題がある。

例えば、パルス状の励磁電流を供給するトランジスタの制御信号と、検知信号を検出する際の制御信号として、同一のパルス信号を用いても、パルス信号が配線を伝導する際に配線抵抗Ｒおよび配線容量Ｃによる遅延が生じる。

また、複数のＭＩ素子毎に励磁電流を供給する回路や検知信号を検出する回路を設ける必要があり、これらの回路のバラツキにより、検知信号の検出がさらに困難化するという問題がある。

そこで、本発明は上記問題に鑑みてなされたもので、本発明の目的は、小型化が可能でＳ／Ｎ比が良好なＩＣチップ、ＭＩセンサ、及びＭＩセンサを備えた電子装置を提供することである。

本発明の一観点によれば、外部磁場を検知する複数のＭＩ素子に励磁電流を供給し、該励磁電流に基づいて該複数のＭＩ素子からの外部磁場の大きさに対応する検知信号が供給されるＩＣチップであって、パルス信号を発生するパルス発生手段と、前記パルス信号に基づいて前記ＭＩ素子に励磁電流を供給する電流供給用スイッチング手段と、前記パルス信号に基づいて前記ＭＩ素子から供給される検知信号の略ピーク値を検出するサンプリング手段とを備え、前記電流供給用スイッチング手段およびサンプリング手段は前記ＭＩ素子毎に設けられ、パルス発生手段の出力側に、前記パルス信号を前記ＭＩ素子に対応する電流供給用スイッチング手段の制御信号入力部とサンプリング手段の制御信号入力部に分配する切替手段を備え、前記切替手段と電流供給用スイッチング手段の制御信号入力部との間を接続する励磁電流制御用配線と、前記切替手段とサンプリング手段の制御信号入力部との間を接続するサンプリング制御信号用配線とを有し、前記複数のＭＩ素子のうちいずれか一つのＭＩ素子に対応する励磁電流制御用配線とサンプリング制御信号用配線は、配線抵抗値と配線容量値との積が互いに略等しく形成されてなることを特徴とするＩＣチップが提供される。

本発明によれば、複数のＭＩ素子からの外部磁場の大きさに対応する検知信号のピーク値をサンプリング手段により検出する際に、検知信号を誘起する励磁電流のタイミングを制御するパルス信号が流通する励磁電流制御用配線と、検出のタイミングを制御するパルス信号が流通するサンプリング制御信号用配線を、一つのＭＩ素子に対応するそれらの配線の配線抵抗値と配線容量値との積が互いに略等しくなるように形成する。このことにより、励磁電流制御用配線とサンプリング制御信号用配線を流通するパルス信号の伝送速度が略同等となり、電流供給用スイッチング手段の制御入力部に供給されるパルス信号とサンプリング手段の制御入力部に供給されるパルス信号との遅延量を所定の量とすることで、検出のタイミングを容易に調整することができ略ピーク値を高精度に検出することができる。その結果、検出された信号電圧が向上するのでＳ／Ｎを向上することができる。なお、ここで配線抵抗値と配線容量値との積が互いに略等しくとは、積の差が２０％以内であることをいい、以下本明細書において同様である。

前記ＭＩ素子に対応する励磁電流制御用配線とサンプリング制御信号用配線は、配線長が各々互いに略等しく形成されてもよい。配線長をほぼ同等とすることにより、電流供給用スイッチング手段の制御入力部に供給されるパルス信号とサンプリング手段の制御入力部に供給されるパルス信号との遅延量をほぼ同等の所定量として、サンプリング手段での検出のタイミングを一層容易に調整できる。

前記ＭＩ素子に対応する励磁電流制御用配線と他のＭＩ素子に対応する励磁電流制御用配線は、配線抵抗値と配線容量値との積が互いに略等しく形成されてもよく、前記ＭＩ素子に対応するサンプリング制御信号用配線と他のＭＩ素子に対応するサンプリング制御信号用配線は、配線抵抗値と配線容量値との積が互いに略等しく形成されてもよい。各々のＭＩ素子に対応するサンプリング手段ごとに検出のタイミングを調整する手間を省ける。

前記電流供給用スイッチング手段は複数のトランジスタからなり、前記トランジスタは、各々のＭＩ素子に対応する電流供給用スイッチング手段間で、互いに略同じ方向に配列されてもよい。トランジスタを形成する際にシリコン基板等に斜めに導電性不純物を注入して形成する浅い不純物領域等の分布の異方性により生じるトランジスタの電気特性のばらつきを抑制することができ、各々のＭＩ素子に供給される励磁電流のパルス信号の遅延量や波形を揃えることができる。

前記切替手段と前記電流供給用スイッチング手段の制御信号入力部との間にパルス信号の電流増幅を行う電流増幅手段を備え、前記電流増幅手段は複数のトランジスタからなり、前記トランジスタが、各々のＭＩ素子に対応する電流増幅手段間で、互いに略同じ方向に配列されてもよい。トランジスタを形成する際にシリコン基板等に斜めに導電性不純物を注入して形成する浅い不純物領域等の分布の異方性により生じるトランジスタの電気特性のばらつきを抑制することができ、各々のＭＩ素子に対応する電流増幅手段のパルス信号の遅延量や波形を揃えることができる。

前記トランジスタは、各々のＭＩ素子に対応する電流供給用スイッチング手段または電流増幅手段間で、回路構成上対応するトランジスタが略同じ寸法を有してもよい。

当該ＩＣチップの表面に前記ＭＩ素子に接続される励磁電流用電極と、前記電流供給用スイッチング手段の出力側と励磁電流用電極とを接続する励磁電流用配線とを備え、前記ＭＩ素子に対応する励磁電流用配線と前記他のＭＩ素子に対応する励磁電流用配線は、配線抵抗値と配線容量値との積が互いに略等しく形成されてもよい。トランジスタの寄生容量や寄生抵抗がほぼ同等となるので、トランジスタの過渡特性等の電気特性をほぼ同等とすることができる。

当該ＩＣチップの表面に前記ＭＩ素子に接続される励磁電流用電極と、前記電流供給用スイッチング手段の出力側と励磁電流用電極とを接続する励磁電流用配線とを備え、前記ＭＩ素子に対応する励磁電流用配線と前記他のＭＩ素子に対応する励磁電流用配線は、配線長および配線断面積が各々互いに略等しく形成されてもよい。電流供給用スイッチング手段から出力された励磁電流の伝送速度と波形の変形を、各々のＭＩ素子に対応する励磁電流用配線を流れる励磁電流間でほぼ一定とすることで、ＭＩ素子で誘導される検知信号の外部磁場に対する感度差を抑制できる。

当該ＩＣチップの表面に前記ＭＩ素子に接続される検知信号用電極と、前記検知信号用電極とサンプリング手段とを接続する検知信号用配線とを備え、前記ＭＩ素子に対応する検知信号用配線と前記他のＭＩ素子に対応する検知信号用配線は、配線抵抗値と配線容量値との積が互いに略等しく形成されてもよい。検知信号の伝送速度と波形の変形を、各々のＭＩ素子に対応する検知信号用配線を流通する検知信号間でほぼ一定とすることで、ＭＩ素子で誘導される検知信号の外部磁場に対する感度差を抑制できる。

当該ＩＣチップの表面に前記ＭＩ素子に接続される検知信号用電極と、前記検知信号用電極とサンプリング手段とを接続する検知信号用配線とを備え、前記ＭＩ素子に対応する検知信号用配線と前記他のＭＩ素子に対応する検知信号用配線は、配線長および配線断面積が各々互いに略等しく形成されてもよい。検知信号の電圧降下を各々のＭＩ素子に対応する検知信号用配線間でほぼ一定とすることで、感度差を抑制できる。

本発明の他の観点によれば、複数のＭＩ素子と、上記のいずれかのＩＣチップと、を備えるＭＩセンサが提供される。

本発明によれば、上記のＩＣチップは良好なＳ／Ｎ比を有するので、外部磁場の大きさおよび方向の検出が正確かつ信頼性が高いＭＩセンサを実現できる。

前記ＭＩ素子とＩＣチップとを収納する容器を備え、前記ＩＣチップは前記容器の略中央に配置されると共に、前記ＩＣチップの近傍に互いに長手方向が略垂直をなす３つのＭＩ素子が配置されてもよい。

本発明のその他の観点によれば、電子基板と、前記電子基板上に上記のＭＩセンサと、を備える電子装置が提供される。

本発明によれば、上記のＭＩセンサは良好なＳ／Ｎ比を有し小型化が可能なので、外部磁場の大きさおよび方向の検出が正確かつ信頼性が高く、携帯に適した電子装置を実現できる。

本発明によれば、検知信号を誘起する励磁電流のタイミングを制御するパルス信号が流通する励磁電流制御用配線と、検出のタイミングを制御するパルス信号が流通するサンプリング制御信号用配線を、それらの配線の配線抵抗値と配線容量値との積が互いに略等しくなるように形成することにより、検知信号の略ピーク値を高精度に検出することができ、Ｓ／Ｎ比が良好なＩＣチップ、ＭＩセンサ、及びＭＩセンサを備えた電子装置を実現することができる。

以下、図面に基づいて本発明の実施例を説明する。

（第１の実施の形態）
図１は、本発明の実施の形態に係るＭＩセンサの斜視図である。図１を参照するに、本実施の形態のＭＩセンサ１０は、ケース１１内に配設された３つの磁気インピーダンス効果型素子（以下「ＭＩ素子」と略称する。）１２_X、１２_Y、１２z（以下特に断らない限りＸ軸、Ｙ軸、Ｚ軸についての符号「１２_X、１２_Y、１２z」を「１２」と略称し、他の符号についても同様とする。）と、ＭＩ素子１２に接続されケース１１内に配設されたＩＣチップ１３等により構成されている。ＭＩ素子１２は、同じ面内で互いに略垂直（Ｘ軸とＹ軸とする。）をなしてケース１１内に配置された２つＭＩ素子１２_X、１２_Yと、これらのＭＩ素子１２_X、１２_Yに垂直に配置されたＺ軸のＭＩ素子１２zとからなる。

ＭＩセンサ１０は、ＩＣチップ１３が励磁電流を各々のＭＩ素子１２に供給し、磁気インピーダンス効果により外部磁場のＸ軸、Ｙ軸、およびＺ軸成分の大きさに対応した検知信号が各軸のＭＩ素子１２の検知コイル（後述する。）に誘導され、ＩＣチップ１３がその検知信号を処理して外部磁場の各軸成分の大きさに対応した出力信号をＭＩセンサ１０に接続されたＭＰＵ等（図示せず）に供給し、ＭＰＵ等により３軸方向の磁場成分が合成され、外部磁場の方向及び大きさを検出することができる。

ケース１１は、セラミック、ガラス、プラスチック、シリコン等よりなり、略中心にＩＣチップ１３が収納される四角形の凹部が形成される。ケース１１は、Ｘ軸およびＹ軸のＭＩ素子１２_X、１２_Yが収納される長さ約４ｍｍ、幅数ｍｍ程度の凹部が形成され、さらにＺ軸のＭＩ素子が配置される凹部あるいは貫通孔が形成される。また、ケース１１の上面の周辺部にはケース電極１４が設けられ、ケース電極１４はワイヤ１５等によりＩＣチップ１３およびＭＰＵ等が実装された電子基板等の端子に接続される。

ＩＣチップ１３は、後述する回路を有するＣＭＯＳまたはバイポーラＩＣ等により構成される。ＩＣチップ１３の表面に、ＭＩ素子１２と接続をするための励磁電流用電極１６、励磁電流用グランド電極１６Ｇ、及び検知信号用電極１７が設けられ、また、電源電圧が供給される電源電極や、出力信号を外部のＭＰＵ等に供給するための出力用電極１９ａ、接地電位のためのグランド電極等の外部との接続用電極１９が設けられる。ＩＣチップ１３は、ＭＩ素子１２のアモルファスワイヤ（図３において示す。）に流すパルス状の励磁電流を励磁電流用電極１６及び励磁電流用ワイヤ１６ａを介して供給し、また、外部磁場の大きさに対応する検知信号が検知信号用電極１７を介して供給され、後述する回路により外部磁場の大きさに相当する出力信号がＩＣチップ１３に接続されたＭＰＵ等に出力される。

ＭＩ素子１２は、上述したようにケース１１に長手方向を各々Ｘ軸、Ｙ軸およびＺ軸に並行に３つ配置され、外部磁場をＸ軸、Ｙ軸およびＺ軸の３軸方向に分解してそれらの成分の大きさを各々検出する。

図２は、ＭＩ素子の一例を示す斜視図である。図２を参照するに、ＭＩ素子１２は、アモルファスワイヤ４１と、そのアモルファスワイヤ４１を巻回するように形成された検知コイル４２と、アモルファスワイヤ４１に接続されＩＣチップ１３から励磁電流が供給される端子４３等により構成されている。ＭＩ素子１２は例えばおおよそ長さ数ｍｍ、幅１ｍｍ、高さ０．３ｍｍの形状を有する。ＭＩ素子１２は、磁気インピーダンス効果により、ＭＩ素子１２に印加される外部磁場について、アモルファスワイヤ４１の長手方向成分の大きさを検出することが可能である。なお、外部磁場の方向を検出するためには必ずしも３つのＭＩ素子１２のアモルファスワイヤ４１の長手方向が略垂直をなす必要はなく、互いに平行でなければよい。但し、効率の観点からは、３つのＭＩ素子１２のアモルファスワイヤの長手方向が垂直をなすことが好ましい。

アモルファスワイヤ４１は、長さ約２ｍｍ、直径数十μｍの軟磁性のアモルファス磁性体から構成されている。アモルファス磁性体には、例えば、ＦｅＢ、ＣｏＢ，ＦｅＮｉＳｉＢ、ＦｅＣｏＳｉＢ、ＣｏＳｉＢ等を用いることができ、検知コイル４２に誘導される検知信号の線形性の点より、外部磁場が数Ｏｅ以下において磁歪を示さない材料、或いは線引き後に熱処理を施した材料が好ましい。なお、アモルファスワイヤ４１に替えて軟磁性薄膜あるいは軟磁性薄体を使用することができるが、軟磁性薄膜あるいは軟磁性薄体の幅方向の反磁場がアモルファスワイヤより大きいので、アモルファスワイヤがより好ましい。また、アモルファスワイヤ４１に替えて非磁性導体のワイヤを芯材として、その表面を１０ｎｍから５μｍの厚さの軟磁性材料で、電着法、蒸着法、スパッタ法、ＣＶＤ法等により被覆したものを用いてもよい。この場合の軟磁性材料には上述した、ＦｅＢ、ＣｏＢ，ＦｅＮｉＳｉＢ、ＦｅＣｏＳｉＢ、ＣｏＳｉＢの他、ＮｉＦｅ（パーマロイ）、ＦｅＡｌＳｉ等の軟磁性材料を用いることができる。芯剤には例えばＡｌ、Ｃｕ等を用いることができ、アモルファスワイヤより選択の範囲が拡大する点で好ましく、さらに端子４３に接続し易い芯材が選択できる点で好ましい。

また、アモルファスワイヤ４１の長さを２ｍｍ以下、さらには１ｍｍ以下にしてもよい。磁気インピーダンス効果の原理により、アモルファスワイヤ４１を短小化しても外部磁場の検出感度は悪化せず、小型化可能な点で好ましい。短小化した場合の問題点はアモルファスワイヤとＡｌ等からなる端子４３とのボンディングがより困難になることであるが、超音波併用熱圧着法により可能である。また、アモルファスワイヤ４１の周回方向に巻回される検知コイル４２は、例えば１０ｔ〜１００ｔであり、小型化の観点から１０ｔ〜３０ｔであることが好ましい。

図３は、第１の実施の形態に係るＩＣチップの回路図、図４は図３に示す回路の波形図である。

図３および適宜図４を参照しつつ説明する。ＩＣチップ１３は、ＭＩ素子１２に励磁電流を供給するための励磁電流生成部１３Ａと、ＭＩ素子１２からの検知信号を処理し出力信号を外部のＭＰＵ等に送信する信号処理部１３Ｂ等から構成される。

励磁電流生成部１３Ａは、短パルス幅のパルス信号を発生するパルス発生回路２０と、パルス信号をスイッチング回路２４の制御信号およびサンプリング回路３１の制御信号として、Ｘ軸、Ｙ軸、およびＺ軸用のスイッチング回路２４およびサンプリング回路３１これらに分配するＸＹＺ軸切替回路２１と、前記パルス信号を遅延させる遅延回路２２と、パルス信号を電流増幅するバッファ回路２３と、電流増幅されたパルス信号が制御入力部に供給されることにより励磁電流をＭＩ素子１２に供給するスイッチング回路２４等より構成される。

信号処理部１３Ｂは、Ｘ軸、Ｙ軸、およびＺ軸のＭＩ素子１２からの検知信号のピーク値を各々検出するサンプリング回路３１およびホールド回路３２と、検出された信号を増幅等する増幅回路３３および出力回路３４等から構成される。以下、具体的に各々の回路を説明する。

パルス発生回路２０では、マルチバイブレータや水晶発振器を用いた発振回路等により数百ｋＨｚ〜数十ＭＨｚのパルス状のクロック信号が生成され、クロック信号を分周すると共に、積分回路等により遅延させ、例えば、もとの信号と遅延させた信号の反転信号の「ＡＮＤ」をとって、図４Ａに示す例えば１〜５０ｎｓｅｃ程度の時間幅の短いパルスを生成する。なお、本実施の形態では一例としてパルス周期を５００ｋＨｚとし、パルス幅を４５ｎｓｅｃとした。パルス発生回路２０により生成されたパルス信号はＸＹＺ軸切替回路２１に送信される。

ＸＹＺ軸切替回路２１は、パルス発生回路２０と、各軸毎に設けられた遅延回路２２およびバッファ回路３０との間に設けられる。ＸＹＺ軸切替回路２１では、パルス発生回路２０から供給されたパルス信号が、ＭＩセンサに接続されるＭＰＵ等の外部から供給されるＸＹＺ軸切替信号（図４Ｂ−１およびＢ−２に示す。）に基づいて、Ｘ軸、Ｙ軸、およびＺ軸用の各々の配線Ｗ−１、Ｗ−２に分配され、パルス信号が遅延回路２２およびバッファ回路３０に供給される。

ここで、ＸＹＺ軸切替信号は、例えば図１に示すように、ＭＩセンサ１０に接続されるＭＰＵ等から切替信号電極４６−１、４６−２に供給され、図４Ｂ−１、Ｂ−２に示すように、ＸＹＺ軸切替信号Ｂ−１、ＸＹＺ軸切替信号Ｂ−２の２ビットのパラレル信号からなる。図４Ｂ−１、Ｂ−２、およびＣ_x〜Ｃ_zに示すように、パルス信号は、ＸＹＺ軸切替信号Ｂ−１とＸＹＺ軸切替信号Ｂ−２の両方が「Ｈｉｇｈ」の場合にＸ軸用の配線Ｗ_x−１、Ｗ_x−２に分配され（波形Ｃ_x）、ＸＹＺ軸切替信号Ｂ−１が「Ｈｉｇｈ」、ＸＹＺ軸切替信号Ｂ−２が「Ｌｏｗ」の場合にＹ軸用の配線Ｗ_y−１、Ｗ_y−２に分配され（波形Ｃ_y）、ＸＹＺ軸切替信号Ｂ−１が「Ｌｏｗ」、ＸＹＺ軸切替信号Ｂ−２が「Ｈｉｇｈ」の場合にＺ軸用の接続線Ｗ_z−１、Ｗ_z−２に分配される（波形Ｃ_z）。なお、ＸＹＺ軸切替信号と分配先との対応関係は上述した対応関係に限定されず、ＸＹＺ軸切替信号は２ビットに限定されない。また、ＸＹＺ軸切替回路２１が２つのパルス信号毎に切替えられる例を示したが、１つのパルス信号毎であってもよく、３つ以上でもよい。また、ＸＹＺ軸切替信号はＩＣチップの内部で生成してもよい。

遅延回路２２は、ＸＹＺ軸切替回路２１とバッファ回路２３との間に、Ｘ軸、Ｙ軸、およびＺ軸用の３つの回路２２_X、２２_Y、２２_Zが設けられ、例えば積分回路とバッファから構成され、パルス信号を所定の時間を遅延させて、後述するサンプリング回路３１における検知信号と制御信号とのタイミングを合わせる。

バッファ回路２３は、Ｘ軸、Ｙ軸、およびＺ軸用の３つの回路２３_X、２３_Y、２３_Zが設けられ、数個〜１０数個の直列に接続されたバッファから構成される。各々のバッファはトランジスタ、例えばＣＭＯＳ−ＦＥＴからなる。下流のバッファになるほど、より大きな駆動電流を流すことが可能なように、例えばＣＭＯＳ−ＦＥＴのゲート幅とゲート長の積を次第に大きく設定してもよい。スイッチング回路２４の制御入力部に一層大きな電流を流すことができ、スイッチング回路２４のターンオン等を高速化できる。

また、バッファ回路２３は、Ｘ軸、Ｙ軸、およびＺ軸用の各々のバッファ回路２３において、回路構成上対応するトランジスタがほぼ同様の構成、すなわち、同様の寸法（ゲート長、ゲート幅、ゲート絶縁膜厚さ等）や材料で形成されることが好ましい。トランジスタの寄生容量や寄生抵抗がほぼ同等となるので、トランジスタの過渡特性等の電気特性をほぼ同等とすることができる。Ｘ軸、Ｙ軸、およびＺ軸用のバッファ回路２３間で回路構成上対応するトランジスタの電気特性をほぼ同等とすることにより、Ｘ軸、Ｙ軸、およびＺ軸用のバッファ回路２３を流通するパルス信号の遅延量や波形を揃えることができる。

また、バッファ回路２３はトランジスタが所定の方向に、かつ、Ｘ軸、Ｙ軸、およびＺ軸用の各々のバッファ回路２３間でほぼ同じ方向に配列されることが好ましい。トランジスタを形成する際にシリコン基板等に斜めに導電性不純物を注入して形成する浅い不純物領域の分布の異方性により生じるトランジスタの電気特性のばらつきを抑制することができ、Ｘ軸、Ｙ軸、およびＺ軸用のバッファ回路２３を流通するパルス信号の遅延量や波形を揃えることができる。

スイッチング回路２４はＸ軸、Ｙ軸、およびＺ軸用の３つの回路２４_X、２４_Y、２４_Zが設けられ、各々複数のトランジスタ、例えばＭＯＳ−ＦＥＴにより構成される。スイッチング回路２４では、バッファ回路２３からパルス信号がスイッチング回路２４の制御入力部であるゲート２４−１に入力される。パルス信号によりこのＭＯＳ−ＦＥＴがターンオンされると、励磁電流がソースから励磁電流用電極１６を介して各軸のＭＩ素子１２に供給される。励磁電流の波形は図４Ｄx〜Ｄzに示すものとなる。すなわち、励磁電流は、Ｘ軸用のＭＩ素子１２_X、Ｙ軸用のＭＩ素子１２_Y、Ｚ軸用のＭＩ素子１２_Ｚに、順次、すなわち時系列的に供給される。これにより各軸のＭＩ素子１２に流れた励磁電流が他の軸の検知信号に与える影響を防止する。

また、スイッチング回路２４は、Ｘ軸、Ｙ軸、およびＺ軸用の各々のスイッチング回路２４において、回路構成上対応するトランジスタがほぼ同様の構成、すなわち、同様の寸法（ゲート長、ゲート幅、ゲート絶縁膜厚さ等）や材料で形成されることが好ましい。トランジスタの寄生容量や寄生抵抗がほぼ同等となるので、トランジスタの過渡特性等の電気特性をほぼ同等とすることができる。Ｘ軸、Ｙ軸、およびＺ軸用のスイッチング回路２４間で回路構成上対応するトランジスタの電気特性をほぼ同等とすることにより、Ｘ軸、Ｙ軸、およびＺ軸用のＭＩ素子に流す励磁電流の波形および電流量を揃えて、ＭＩ素子の感度をＸ軸、Ｙ軸、およびＺ軸間で容易に合わせることができる。また、ゲート２４−１に供給されたパルス信号に対して励磁電流が流れるタイミングをＸ軸、Ｙ軸、およびＺ軸間で揃えることができる。

また、スイッチング回路２４は、トランジスタが所定の方向に、かつ、Ｘ軸、Ｙ軸、およびＺ軸用の各々のスイッチング回路２４間でほぼ同じ方向に配列されることが好ましい。トランジスタを形成する際にシリコン基板等に斜めに導電性不純物を注入して形成する浅い不純物領域やいわゆるポケット領域の分布の異方性により生じるトランジスタの電気特性のばらつきを抑制することができ、Ｘ軸、Ｙ軸、およびＺ軸用のＭＩ素子に供給される励磁電流のパルス信号の遅延量や波形を揃えることができる。

ここで励磁電流は、１００ｍＡ〜５００ｍＡの範囲であることが好ましい。１００ｍＡより小さいとＭＩ素子１２の検知コイル４２に十分な出力電圧が誘導されず、信号対雑音比が低下、すなわち磁場検出感度が低下してしまう。また５００ｍＡより大きいとスイッチング時に発生したノイズが検知信号等に重畳してしまい、信号対雑音比が低下してしまう。

励磁電流は、スイッチング回路２４から励磁電流用電極１６に取り出される。励磁電流用電極１６は、スイッチング回路２４に近くかつＭＩ素子１２のアモルファスワイヤ４１の長手方向の一端付近に設けられる。励磁電流用電極１６はアモルファスワイヤ４１に可能な限り近接して設けられる程よい。励磁電流は比較的大電流であるので、スイッチング回路２４からアモルファスワイヤ４１までの配線が長すぎると、配線がアンテナとなって電磁波が放射され、その電磁波が例えば検知信号に重畳され信号対雑音比を低下させてしまう。

励磁電流用電極１６に接続されたアモルファスワイヤ４１にはパルス状の励磁電流が流れ、その他端に接続された励磁電流用グランド電極１６Ｇに落とされる。

検知信号は、図４Ｅx〜Ｅzに示すように、外部磁場のアモルファスワイヤ４１の長手方向成分の大きさに応じて、Ｘ軸、Ｙ軸およびＺ軸用の検知コイル４２の両端にそれぞれ誘導される。この検知信号は検知コイル４２から検知信号用電極１７を介してサンプリング回路３１に供給される。

サンプリング回路３１では、ＸＹＺ軸切替回路２１において分配されたパルス信号が制御入力部ＳＷ−１に供給され、検知信号のメインピークのピーク値が検出される。具体的には、サンプリング回路３１は、アナログスイッチＳＷ_X、ＳＷ_Y、ＳＷ_Zにより構成されている。すなわち、図４Ｅx〜Ｅzに示すように、検知信号に対して、図４ＳＷx−１〜ＳＷz−１に示すパルス信号がアナログスイッチの制御入力部ＳＷ_X−１、ＳＷ_Y−１、ＳＷ_Z−１に供給され、例えばパルス信号が「Ｈｉｇｈ」のとき、検知信号がアナログスイッチＳＷ_X、ＳＷ_Y、ＳＷ_Zを透過し、そのピーク値がホールド回路３２で保持される。

なお、パルス信号はアナログスイッチの制御入力部ＳＷ−１を駆動するための電流量に増加させるため、ＸＹＺ軸切替回路２１とアナログスイッチの制御入力部ＳＷ−１との間にバッファ３０が設けられる。バッファ回路３０は、上述したバッファ回路２３と略同様に構成される。

ホールド回路３２は、コンデンサＣａｐ等からなり、サンプリング回路３１により検出された検知信号のメインピークのピーク値がホールドされる。その結果、図４Ｅx〜Ｅzに示す時系列に連なったＸ軸、Ｙ軸、Ｚ軸の検知信号のピーク値がホールドされた図４Ｇに示す検出信号が得られる。なお、コンデンサＣａｐの一端は、基準電圧生成回路２６により所定の基準電圧に設定される。

増幅回路３３および出力回路３４では、ホールドされた検出信号が増幅されアナログの検出信号として図４Ｇに示される波形と同形で電圧値等が増幅された出力信号が出力される。

なお、アナログの出力信号はＡＤ変換回路を増幅回路３３の出力側に設けてデジタル信号として出力してもよく、デジタル信号はシリアルおよびパラレル信号のいずれでもよい。また、検出信号をＡＤ変換回路に供給する場合は増幅回路３３および出力回路３４を省略してもよい。

次に、検知信号の検出のタイミングを、Ｘ軸用の回路の信号を例として詳述する。Ｙ軸およびＺ軸用の回路の信号も同様であることはいうまでもない。

図５は、検知信号の検出のタイミングを示す図である。図５および上述した図３を参照するに、ＸＹＺ軸切替回路２１の出力側のパルス信号Ｃxが、遅延回路２２により所定時間（ここでは約２６ｎｓｅｃ）遅延され、図５Ｄxに示すパルス信号となる。このパルス信号に対応してＭＩ素子１２に励磁電流が流れ、図５Ｅｘに示す検知信号が誘導され、アナログスイッチＳＷxに入力される。

一方、パルス信号Ｃxがバッファを介してアナログスイッチの制御入力部ＳＷ_X−１に、図５ＳＷx−１に示すように寄生容量等による約１ｎｓｅｃ遅延されてスイッチング回路２４xの制御入力部２４_X−１に入力される。図５ＳＷx−１に示す制御信号に対応してアナロクスイッチの開閉が行われ、アナロクスイッチは、検知信号のピークの位置（Ｄxの立ち上がりから十数ｎｓｅｃ後）あるいはややピークを過ぎた位置で遮断される。その結果、図５Ｇに示すようにピーク値あるいはピークの近傍の波高値を検出することができる。

このように、検知信号のピーク値の検出は、パルス信号が「Ｈｉｇｈ」から「Ｌｏｗ」に立ち下がる際に同期して行われるので、厳密にタイミングを合わせる必要がある。さらに、Ｘ軸の他に、Ｙ軸、Ｚ軸の時間合わせが必要となる。

本実施の形態では、１つのＸＹＺ軸切替回路２１により分配したパルス信号を各スイッチング回路２４とサンプリング回路３１の制御信号としている。したがって、サンプリング回路３１での検知信号と制御信号とのタイミングが合わせ易くなる。各軸間においても、バッファ回路２３、スイッチング回路２４を略同様に構成することにより、各軸間でタイミングが合わせ易くなる。

次に、検知信号の検出のタイミングを、Ｘ軸用の信号を例として詳述する。Ｙ軸およびＺ軸用の信号も同様であることはいうまでもない。

図６は、検知信号の検出のタイミングの他の例を示す図である。上述した図５においては、励磁電流の立ち上がり時に伴って生じた検知信号のメインピークを検出する例を示したが、図６では励磁電流の立ち下がり時に伴って生じた検知信号のメインピークを検出する例である。なお、Ｘ軸用の信号を例として詳述する。

図６および上述した図３を参照するに、ＸＹＺ軸切替回路２１の出力側の例えばパルス幅２０ｎｓｅｃのパルス信号Ｃxが、寄生容量等による約１ｎｓｅｃの遅延で図６Ｄxに示すパルス信号となる（本例では図３の遅延回路が設けられていない。）。このパルス信号に対応してＭＩ素子１２のアモルファスワイヤ４１xに励磁電流が流れ、図６Ｅｘに示す検知信号が誘導され、アナログスイッチＳＷxに入力される。

一方、図３のＸＹＺ軸切替回路２１とバッファ回路３０との間に新たに遅延回路を設け、その遅延回路によりパルス信号Ｃxが所定時間（ここでは約４ｎｓｅｃ）遅延され、バッファ３０xを介してアナログスイッチの制御入力部ＳＷ_X−１に図６ＳＷx−１に示す波形と遅延量で供給される。図６ＳＷx−１に示す制御信号に対応してアナログスイッチＳＷxの開閉が行われ、アナログスイッチＳＷxは、検知信号のピークの位置（Ｄxの立ち下がりから数ｎｓｅｃ後）あるいはややピークを過ぎた位置で遮断される。その結果、図６Ｇに示すように略ピーク値を検出し、ホールドすることができる。

このように図６に示す場合も、上述した図５に場合と同様に、検知信号のピーク値の検出は、パルス信号が「Ｈｉｇｈ」から「Ｌｏｗ」に立ち下がる際に同期して行われるので、厳密にタイミングを合わせる必要があり、さらに、Ｘ軸の他に、Ｙ軸、Ｚ軸の時間合わせが必要となる。上述したように、本実施の形態では、１つのＸＹＺ軸切替回路２１により分配したパルス信号を各軸用のスイッチング回路２４とサンプリング回路３１の制御信号としている。したがって、サンプリング回路３１での検知信号と制御信号とのタイミングが合わせ易くなる。各軸間の回路においても、バッファ回路２３、スイッチング回路２４を略同様に構成することにより、各軸間の回路でタイミングが合わせ易くなる。

図７は、第１の実施の形態に係るＭＩセンサの平面図である。図７を参照するに、ＩＣチップ１３は、２．３ｍｍ（Ｘ軸方向）×１．６ｍｍ（Ｙ軸方向）の寸法の四角形ＡＢＣＤの形状を有し、ＩＣチップ１３の辺ＡＢに面してＸ軸用のＭＩ素子１２_X、辺ＢＣに面してＹ軸用のＭＩ素子１２_YとＺ軸用のＭＩ素子１２_Zが配置される。また、ＩＣチップを構成する各回路は上述した図３の回路図に基づいて配置・接続されている。

ＩＣチップ１３は、パルス発生回路２０が辺ＡＤの近傍に配置され、パルス発生回路２０の出力側は、辺ＡＤの近傍に配置されたＸＹＺ軸切替回路２１に接続される。

ＸＹＺ軸切替回路２１の出力側は、Ｘ軸、Ｙ軸、およびＺ軸の各々に独立して形成された遅延回路２２、および各軸のＭＩ素子１２の近くに配置されたバッファ回路２３およびスイッチング回路２４に順次、配線Ｗ−１により接続される。配線Ｗ−１を介してＸＹＺ軸切替回路２１からのパルス信号がスイッチング回路２４制御入力部２４−１に供給される。

スイッチング回路２４は、ＩＣチップ１３の辺ＡＢまたは辺ＢＣの近傍（例えば辺ＡＢまたは辺ＢＣから５０μｍの位置）に配置される。スイッチング回路２４は、辺ＡＢまたは辺ＢＣと一辺を平行にして、例えば１５０μｍ×６００μｍの範囲（励磁電流が流れる範囲は１５０μｍ×２００μｍ）に形成される。

ＭＩ素子の面した辺の近傍でＩＣチップの表面に励磁電流用電極１６および励磁電流用グランド電極１６Ｇ、検知信号用電極１７が配置される。励磁電流用電極１６は、スイッチング回路２４の出力側と配線Ｗ−３により接続される。スイッチング回路２４とＭＩ素子１２とを近接して配置することにより、配線Ｗ−３や励磁電流用ワイヤ１６ａの配線長を短くして、励磁電流が流れる際に発生する電磁波の影響を抑制することができる。

励磁電流用電極１６は、励磁電流用ワイヤ１６ａを介してＭＩ素子２１のアモルファスワイヤ（不図示）に接続される。配線Ｗ−３には励磁電流が流通する。検知信号用電極１７は、ＭＩ素子の検知コイル（不図示）に接続され、ＩＣチップ中をサンプリング回路３１に配線Ｗ−４により接続される。

また、ＸＹＺ軸切替回路２１の出力側は、Ｘ軸、Ｙ軸、およびＺ軸の各々に独立して形成されたバッファ回路３０を介してＩＣチップの略中央に配置されたサンプリング回路のアナログスイッチの制御入力部ＳＷ−１に配線Ｗ−２により接続され、配線Ｗ−２を介して、ＸＹＺ軸切替回路２１からのパルス信号がアナログスイッチの制御入力部ＳＷ−１に供給される。

さらに、サンプリング回路の出力側はホールド回路、増幅回路、出力回路に接続され、出力用電極１９ａを介してＭＩセンサ１０に接続されたＭＰＵ等に接続される。

上述した配線Ｗ−１〜Ｗ−４は、ＩＣチップ中をいわゆる多層配線構造により配置されている。

図８は、第１の実施の形態に係るＩＣチップの要部断面図である。ここでは一例として２層の配線層を設けた場合を示しているが２層に限定されず、１層でも３層以上でもよい。

図８を参照するに、ＩＣチップ１３は、シリコン基板等の基板６１にスイッチング回路やバッファ回路等を構成するトランジスタ６２が形成され、基板６１表面およびトランジスタ６２を覆う第１層間絶縁膜６３と、第１層間絶縁膜６３上に第１配線層６４／第２層間絶縁膜６５／第２配線層６６／パッシベーション膜６８が順次積層され、トランジスタ６２のソース領域６２ａやドレイン領域６２ｂに接触するコンタクト６９、第１配線層６４−第２配線層６６間や第１配線層６４と電極７０とを接続するプラグ７１と、ＩＣチップ１３表面に露出する図７等に示す励磁電流用電極１６等の電極７０等から構成される。図７に示す配線Ｗ−１〜Ｗ−４は、このような第１配線層６４および第２配線層６６の配線やコンタクト６９やプラグ７１を組み合わせて構成される。

ここで、図７に示すＸＹＺ軸切替回路２１の出力側からスイッチング回路２４までの配線Ｗ−１とＸＹＺ軸切替回路２１の出力側からサンプリング回路３１の制御入力部ＳＷ−１までの配線Ｗ−２は、各軸に対応する配線Ｗ−１と配線Ｗ−２で配線抵抗Ｒと配線容量Ｃの積（ＲＣ積）がほぼ同等に設定される。すなわち、例えばＸ軸用の配線Ｗx−１の配線抵抗Ｒ１と配線容量Ｃ１との積Ｒ１×Ｃ１と、配線W_x−２の配線抵抗Ｒ２と配線容量Ｃ２との積Ｒ２×Ｃ２とがほぼ同等に設定される。その結果、配線Ｗx−１と配線W_x−２を伝導するパルス信号の伝送速度が同等となり、スイッチング回路２４の制御入力部２４−１に供給されるパルス信号と、サンプリング回路３１の制御入力部ＳＷ−１に供給されるパルス信号との遅延量を所定の量とすることで、サンプリング回路３１での検出のタイミングを遅延回路２２により容易に調整することができる。なお、ここでＲＣ積がほぼ同等とは、ＲＣ積の差違が２０％以下であることをいう。ＲＣ積の差違が２０％よりも差違が大きくなると、検知信号のピーク位置、例えば図６に示すＤxの立ち下がりからＥｘのピークは数ｎｓｅｃ後の位置にあるので、検出タイミングが約１ｎｓｅｃよりも大きくなり、検出する波高値がピーク位置から大きく外れＳ／Ｎが低下してしまう。

さらに、配線Ｗ−１は、Ｘ軸、Ｙ軸、およびＺ軸の各軸間で配線抵抗と配線容量の積がほぼ同等に設定されることが好ましく、配線Ｗ−２についても各軸間で配線抵抗と配線容量の積がほぼ同等に設定されることが好ましい。遅延回路２２を構成する積分回路の時定数を軸毎に設定する手間を省ける。配線抵抗は、Ｗ−１を例に採ると、図７に示すように、配線長が長いＹ軸の配線Ｗ_Y−１の配線長に合わせるために、Ｘ軸の配線Ｗ_X−１では、配線の引き回し部Ｗ_X−１ａを設ける。このようにして配線長を軸間で揃えることにより配線抵抗をほぼ同等に設定することができる。他の配線Ｗ−２、Ｗ−４でも同様に引き回し部Ｗ_X−２ａ、Ｗ_Z−２ａ、Ｗ_X−４ａ、Ｗ_Z−４ａを設けることにより配線長を略同等とすることができる。

また、配線Ｗ−１と配線Ｗ−２は各軸に対応する配線Ｗ−１と配線Ｗ−２で配線長をほぼ同等に設定することが好ましい。配線Ｗ−１と配線Ｗ−２は伝送速度がほぼ同等であるので、配線長をほぼ同等とすることにより、スイッチング回路２４のゲート２４−１に供給されるパルス信号とサンプリング回路３１の制御入力部ＳＷ−１に供給されるパルス信号との遅延量をほぼ同等の所定量として、サンプリング回路３１での検出のタイミングを遅延回路により一層容易に調整できる。

また、図７に示すスイッチング回路２４から励磁電流用電極１６までの配線W−３は、各軸間で配線抵抗と配線容量の積がほぼ同等に設定されることが好ましく、特に各軸間で配線長および配線断面積がほぼ同等に設定されることが好ましい。スイッチング回路２４から出力された励磁電流の伝送速度と波形の変形を軸間でほぼ一定とすることで、ＭＩ素子で誘導される検知信号の外部磁場に対する感度の軸間差を抑制できる。

また、図７に示す検知信号用電極１７からサンプリング回路（アナログスイッチＳＷ）までの配線W−４は、各軸間で配線抵抗と配線容量の積がほぼ同等に設定されることが好ましい。ＭＩ素子１２から供給される検知信号の伝送速度と波形の変形を軸間でほぼ一定とすることで、ＭＩ素子で誘導される検知信号の外部磁場に対する感度の軸間差を抑制できる。特に配線W−４は、各軸間で配線長および配線断面積がほぼ同等に設定されることが好ましい。検知信号の電圧降下を軸間でほぼ一定とすることで、感度の軸間差を抑制できる。

配線Ｗ−１〜Ｗ−４の配線抵抗Ｒは、配線の断面積ＳＡ×配線長ＬＧ×比抵抗ＲＳから求める。配線の断面積ＳＡは、配線層内の配線の場合は、配線幅ＷＤ×配線の厚さＴＷであり、垂直配線の場合は基板に平行な面で切断した際の面積である。また、配線Ｗ−１〜Ｗ−４の配線容量Ｃは、配線層内の配線の場合は、配線長ＬＧ、配線幅ＷＤ、配線と基板と間に介在する絶縁膜、すなわち、第１層間絶縁膜６３、第２層間絶縁膜６５等の誘電率εおよびその厚さＴＩとすると、Ｃ＝ε×ＬＧ×ＷＤ／ＴＩにより求められる。そして、これらの配線抵抗Ｒおよび配線容量Ｃから積ＲＣが、上述した配線間でほぼ同等となるように配線Ｗ−１〜Ｗ−４のレイアウトを構成する。

なお、配線抵抗Ｒおよび配線容量Ｃは、ＩＣチップの回路図や実際の形状や配置を示す３次元データを用いて、市販のＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）等の回路シミュレータを用いて計算し、配線Ｗ−１〜Ｗ−４のレイアウトを構成してもよい。

（第２の実施の形態）
図９は、本発明の第２の実施の形態に係る電子装置の一例としての携帯電話機を示す分解図である。図９を参照するに、携帯電話機５０は、表示部５１と、操作部５２と、アンテナ５３と、スピーカ５４と、マイク５５と、電子基板５６と、電子基板５６に搭載されＭＩセンサ５８等から構成されている。

ＭＩセンサ５８は、上述した第１の実施の形態の構成を有し、Ｘ軸、Ｙ軸のＭＩ素子が電子基板５６と平行に、Ｚ軸のＭＩ素子が電子基板に対して垂直に配置されている。ＭＩセンサ５８により、地磁気の方向に基づいて携帯電話機５０の向いている方位・角度を検出することが可能である。例えば、携帯電話機５０が受信し表示部５１に表示された現在地付近の地図を、ＭＩセンサにより検出した携帯電話機５０の向いている方位・角度にあわせて、表示部上で地図を回転する。特に、携帯電話機５０を真北に向けた場合、電子基板と真北の方角が垂直となる。このような場合であってもＺ軸用のＭＩ素子により地磁気を検出することができるので、安定して方位・角度を表示することができる。

上述したように、携帯電話機５０は、ＭＩセンサ５８が、第１の実施の形態に係るＭＩセンサであることに特徴がある。ＭＩセンサ５８はＳ／Ｎ比が良好であるので、方位・角度の検出が正確かつ信頼性が高い。なお、携帯電話機５０の通信機能を有する基本構成自体は周知であり、その詳細な説明は本明細書では省略する。

なお、本実施の形態の電子装置を、携帯電話機を一例として説明したが、携帯電話機に限定されるわけではない。例えば、携帯端末機、カーナビゲーション装置等に適用できる。

以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。

本発明の第１の実施の形態のＭＩセンサの斜視図である。 ＭＩ素子の一例を示す斜視図である。 第１の実施の形態に係るＭＩセンサの回路図である。 図３に示す回路の波形図である。 検知信号の検出のタイミングを示す図である。 検知信号の検出のタイミングの他の例を示す図である。 第１の実施の形態に係るＭＩセンサの平面図である。 第１の実施の形態に係るＩＣチップの要部断面図である。 本発明の第２の実施の形態に係る電子装置の一例としての携帯電話機を示す分解図である。

符号の説明

１０…ＭＩセンサ １１…ケース １２…ＭＩ素子 １３…ＩＣチップ １３Ａ…励磁電流生成部 １３Ｂ…信号処理部 １４…ケース電極 １５…ワイヤ １６…励磁電流用電極 １６ａ…励磁電流用ワイヤ １６G…励磁電流用グランド電極 １７…検知信号用電極 １９…接続用電極 ２０…パルス発生回路 ２１…ＸＹＺ軸切替回路 ２２…遅延回路 ２３、３０…バッファ回路 ２４…スイッチング回路 ３１…サンプリング回路 ３２…ホールド回路 ３３…増幅回路 ３４…出力回路 ４１…アモルファスワイヤ ４２…検知コイル ４３…端子 ５０…携帯電話機 Ｃａｐ…コンデンサ ＳＷ…アナログスイッチ ＳＷ−１…アナログスイッチの制御入力部
Ｗ−１…ＸＹＺ軸切替回路の出力側からスイッチング回路までの配線
Ｗ−２…ＸＹＺ軸切替回路の出力側からサンプリング回路の制御入力部までの配線
Ｗ−３…スイッチング回路から励磁電流用電極までの配線
Ｗ−４…検知信号用電極からサンプリング回路までの配線

Claims (14)

1. 外部磁場を検知する複数のＭＩ素子に励磁電流を供給し、該励磁電流に基づいて該複数のＭＩ素子からの外部磁場の大きさに対応する検知信号が供給されるＩＣチップであって、
   パルス信号を発生するパルス発生手段と、
   前記パルス信号に基づいて前記ＭＩ素子に励磁電流を供給する電流供給用スイッチング手段と、
   前記パルス信号に基づいて前記ＭＩ素子から供給される検知信号の略ピーク値を検出するサンプリング手段とを備え、
   前記電流供給用スイッチング手段およびサンプリング手段は前記ＭＩ素子毎に設けられ、
   パルス発生手段の出力側に、前記パルス信号を前記ＭＩ素子に対応する電流供給用スイッチング手段の制御信号入力部とサンプリング手段の制御信号入力部に分配する切替手段を備え、
   前記切替手段と電流供給用スイッチング手段の制御信号入力部との間を接続する励磁電流制御用配線と、
   前記切替手段とサンプリング手段の制御信号入力部との間を接続するサンプリング制御信号用配線とを有し、
   前記複数のＭＩ素子のうちいずれか一つのＭＩ素子に対応する励磁電流制御用配線とサンプリング制御信号用配線は、配線抵抗値と配線容量値との積が互いに略等しく形成されてなることを特徴とするＩＣチップ。
2. 前記ＭＩ素子に対応する励磁電流制御用配線とサンプリング制御信号用配線は、配線長が各々互いに略等しく形成されてなることを特徴とする請求項１記載のＩＣチップ。
3. 前記ＭＩ素子に対応する励磁電流制御用配線と他のＭＩ素子に対応する励磁電流制御用配線は、配線抵抗値と配線容量値との積が互いに略等しく形成されてなることを特徴とする請求項１または２記載のＩＣチップ。
4. 前記ＭＩ素子に対応するサンプリング制御信号用配線と他のＭＩ素子に対応するサンプリング制御信号用配線は、配線抵抗値と配線容量値との積が互いに略等しく形成されてなることを特徴とする請求項１〜３のうち、いずれか一項記載のＩＣチップ。
5. 前記電流供給用スイッチング手段は複数のトランジスタからなり、
   前記トランジスタは、各々のＭＩ素子に対応する電流供給用スイッチング手段間で、互いに略同じ方向に配列されてなることを特徴とする請求項１〜４のうち、いずれか一項記載のＩＣチップ。
6. 前記切替手段と前記電流供給用スイッチング手段の制御信号入力部との間にパルス信号の電流増幅を行う電流増幅手段を備え、
   前記電流増幅手段は複数のトランジスタからなり、
   前記トランジスタが、各々のＭＩ素子に対応する電流増幅手段間で、互いに略同じ方向に配列されてなることを特徴とする請求項１〜５のうち、いずれか一項記載のＩＣチップ。
7. 前記トランジスタは、各々のＭＩ素子に対応する電流供給用スイッチング手段または電流増幅手段間で、回路構成上対応するトランジスタが略同じ寸法を有することを特徴とする請求項５または６記載のＩＣチップ。
8. 当該ＩＣチップの表面に前記ＭＩ素子に接続される励磁電流用電極と、
   前記電流供給用スイッチング手段の出力側と励磁電流用電極とを接続する励磁電流用配線とを備え、
   前記ＭＩ素子に対応する励磁電流用配線と前記他のＭＩ素子に対応する励磁電流用配線は、配線抵抗値と配線容量値との積が互いに略等しく形成されてなることを特徴とする請求項１〜７のうち、いずれか一項記載のＩＣチップ。
9. 当該ＩＣチップの表面に前記ＭＩ素子に接続される励磁電流用電極と、
   前記電流供給用スイッチング手段の出力側と励磁電流用電極とを接続する励磁電流用配線とを備え、
   前記ＭＩ素子に対応する励磁電流用配線と前記他のＭＩ素子に対応する励磁電流用配線は、配線長および配線断面積が各々互いに略等しく形成されてなることを特徴とする請求項１〜８のうち、いずれか一項記載のＩＣチップ。
10. 当該ＩＣチップの表面に前記ＭＩ素子に接続される検知信号用電極と、
    前記検知信号用電極とサンプリング手段とを接続する検知信号用配線とを備え、
    前記ＭＩ素子に対応する検知信号用配線と前記他のＭＩ素子に対応する検知信号用配線は、配線抵抗値と配線容量値との積が互いに略等しく形成されてなることを特徴とする請求項１〜９のうち、いずれか一項記載のＩＣチップ。
11. 当該ＩＣチップの表面に前記ＭＩ素子に接続される検知信号用電極と、
    前記検知信号用電極とサンプリング手段とを接続する検知信号用配線とを備え、
    前記ＭＩ素子に対応する検知信号用配線と前記他のＭＩ素子に対応する検知信号用配線は、配線長および配線断面積が各々互いに略等しく形成されてなることを特徴とする請求項１〜１０のうち、いずれか一項記載のＩＣチップ。
12. 複数のＭＩ素子と、
    請求項１〜１１のうちいずれか一項記載のＩＣチップと、を備えるＭＩセンサ。
13. 前記ＭＩ素子とＩＣチップとを収納する容器を備え、
    前記ＩＣチップは前記容器の略中央に配置されると共に、前記ＩＣチップの近傍に互いに長手方向が略垂直をなす３つのＭＩ素子が配置されてなることを特徴とする請求項１２記載のＭＩセンサ。
14. 電子基板と、
    前記電子基板上に請求項１２または１３記載のＭＩセンサと、を備える電子装置。

Images