JP2005269307A - 誤差増幅器 - Google Patents

Abstract

【課題】 ＣＭＯＳ集積回路上に構成するのに好適で、電流オフセットの生じ難い誤差増幅器を提供する。
【解決手段】 差動増幅回路１３の各トランジスタ１１１、１１２にダイオード接続状態のトランジスタ１１３、１１４を接続する。そして、差動増幅回路１３に応じて動作するトランジスタ１１６と１１７の直列回路とトランジスタ１１８と１１９の直列回路を設置すると共に、出力回路１２を構成するトランジスタ１０８、１０９にトランジスタ１１２の通過電流に等しい電流が流れるように回路を構成する。その上で、電流オフセットを生じたとき、差動増幅回路１３とその周辺回路に、トランジスタ１１６と１１７の共通接続点の電位を電圧源Ｖref1の出力電圧に等しくするような制御動作を差動増幅回路１３およびその周辺の回路部分に行わせ、この動作に伴って電流オフセットをキャンセルする。
【選択図】 図１

Description

本発明は、ＣＭＯＳ集積回路上に構成するのに好適なダブルエンドタイプの誤差増幅器に関し、特に誤差増幅器の電流オフセットをキャンセルするための技術に関するものである。

図２には従来の代表的な誤差増幅器を示した。図２に示す誤差増幅器は、大きく分けて差動増幅回路２１と出力回路２２から成っている。
差動増幅回路２１は、差動対を形成する２つのトランジスタ２０１、２０２と、トランジスタ２０１、２０２の共通接続点に接続された電流源ＣＳ２とにより構成されている。なお、誤差増幅器の反転および非反転の各入力端子に相当する入力端子ＩＮ１とＩＮ２は、それぞれトランジスタ２０１、２０２のゲートに接続されている。

一方、出力回路２２は、トランジスタ２０１に直列接続されたダイオード接続状態のトランジスタ２０３と、トランジスタ２０２に直列接続されたダイオード接続状態のトランジスタ２０４と、ゲートがトランジスタ２０４のゲートに接続されたトランジスタ２０６と、ゲートがトランジスタ２０３のゲートに接続されたトランジスタ２０７と、トランジスタ２０６に直列に接続されたダイオード接続状態のトランジスタ２０８と、トランジスタ２０７に直列に接続され、ゲートがトランジスタ２０８のゲートに接続されたトランジスタ２０９と、トランジスタ２０７と２０９の共通接続点に接続された抵抗Ｒ２１と電圧源Ｖref2の直列回路から成っている。なお、誤差増幅器の出力端子ＯＵＴはトランジスタ２０７と２０９の共通接続点に接続されている。

この図２の誤差増幅器は、所謂シングルエンドタイプの誤差増幅器であり、例えば特許文献１、特許文献２などに紹介されている。この図２に示すような回路構成では、トランジスタ２０７が出力端子ＯＵＴに電流を送り込むように働き、トランジスタ２０９が出力端子ＯＵＴから電流を引き抜くように働く。ここで、トランジスタ２０７を通過する電流はトランジスタ２０１を通過する電流にほぼ等しく、トランジスタ２０９を通過する電流はトランジスタ２０２を通過する電流にほぼ等しい。この差動回路の動作に応じたトランジスタ２０７と２０９の連動動作により、図２の回路は電流オフセットを生じにくいものとなっていた。

ところで、近年における半導体集積回路はＣＭＯＳ技術によって製造されるものが多く、ＣＭＯＳ集積回路上に構成する誤差増幅器としてはシングルエンドタイプよりもダブルエンドタイプの方が都合が良い。図２の回路を単純にダブルエンドタイプにするには、トランジスタ２０８のダイオード接続状態を解除し、トランジスタ２０８と２０９に電流源ＣＳ２を流れる電流の１／２の大きさの固定された電流が流れるように回路構成を変更する。そして、出力端子ＯＵＴの他にもう一つ出力端子を設け、それをトランジスタ２０６と２０８の共通接続点に接続するという対応を取れば良い。

しかし、図２の回路構成を上述のように変更しただけでは、電流源ＣＳ２に連動するトランジスタ２０８と２０９を流れる電流と、差動増幅回路２１に連動するトランジスタ２０６と２０７を流れる電流の整合性（マッチング）が不良となり、各出力端子に電流オフセットを生じ安くなる。そこでダブルエンドタイプの誤差増幅器では電流オフセットをキャンセルするための機構を付加するのが通例となっている。
図３には、電流オフセットをキャンセルするための機構を備えたダブルエンドタイプの誤差増幅器の一例の回路を示した。図３に示す回路は以下のような構成となっている。

トランジスタ３０１とトランジスタ３０２の主電流路の一端を共通接続し、その共通接続点をトランジスタ３０５を介してグランドに接続する。ここで、トランジスタ３０１のゲートは入力端子ＩＮ１に接続し、トランジスタ３０２のゲートは入力端子ＩＮ２に接続する。このトランジスタ３０１、３０２、３０５により差動増幅回路３１が構成されている。

トランジスタ３０１の主電流路の他端と電源供給ラインＶccとの間にはダイオード接続状態のトランジスタ３０３を接続し、トランジスタ３０２の主電流路の他端と電源供給ラインＶccとの間にはダイオード接続状態のトランジスタ３０４を接続する。主電流路の一端を電源ラインＶccに接続したトランジスタ３０６と３０７をそれぞれ設け、トランジスタ３０６のゲートはトランジスタ３０４のゲートに共通接続し、トランジスタ３０７のゲートはトランジスタ３０３のゲートに共通接続する。トランジスタ３０６の主電流路の他端はトランジスタ３０８を介してグランドに接続し、トランジスタ３０７の主電流路の他端はトランジスタ３０９を介してグランドに接続する。ここで、トランジスタ３０７と３０９の共通接続点は出力端子ＯＵＴ１に接続し、トランジスタ３０６と３０８の共通接続点は出力端子ＯＵＴ２に接続する。このトランジスタ３０３、３０４、３０６、３０７、３０８、３０９により出力回路３４が構成されている。

更に、トランジスタ３１１とトランジスタ３１２の主電流路の一端を共通接続し、その共通接続点をトランジスタ３１４を介して電源供給ラインＶccに接続する。トランジスタ３１１の主電流路の他端はダイオード接続状態のトランジスタ３１３を介してグランドに接続し、トランジスタ３１２の主電流路の他端は直接、グランドに接続する。トランジスタ３１１のゲートは低電位側電極がグランドに接続された電圧源Ｖref3の高電位側電極に接続する。この各トランジスタ３１１、３１２、３１３、３１４により、電流オフセットのキャンセル用の第２の差動増幅回路３３が構成されている。

トランジスタ３０６と３０８の共通接続点とトランジスタ３１２のゲートとの間に抵抗Ｒ３２を接続し、トランジスタ３０７と３０９の共通接続点とトランジスタ３１２のゲートとの間に抵抗Ｒ３１を接続し、この２つの抵抗Ｒ３１、Ｒ３２により負荷回路３４が構成されている。なお、トランジスタ３１２のゲートとグランドの間には位相補償用のコンデンサＣ２を接続する。

そして、電源供給ラインＶccとグランドの間に電流源ＣＳ３とダイオード接続状態のトランジスタ３３１の直列回路を接続し、更に電源供給ラインＶccとグランドの間にダイオード接続状態のトランジスタ３３３とそのゲートがトランジスタ３３１のゲートに接続されたトランジスタ３３２を直列に接続する。なお、トランジスタ３３１のゲートはトランジスタ３０５のゲートと共通接続され、トランジスタ３３３のゲートはトランジスタ３１４のゲートに共通接続されている。この電流源ＣＳ３と各トランジスタ３３１、３３２、３３３により定電流回路３５が構成されている。

以上のような構成とした図３の回路において、例えば出力端子ＯＵＴ１、ＯＵＴ２に現れる各信号に正方向の電流オフセットが生じていた場合、トランジスタ３１２を通過する電流は減少し、トランジスタ３１１を通過する電流は増加する。トランジスタ３１１を通過する電流の増加に応じてトランジスタ３０８および３０９を通過する電流も増加し、各信号に生じている正方向の電流オフセットはキャンセルされる。つまり図３の回路は、第２の差動増幅回路３３が出力回路３２内のトランジスタ３０６と３０７を通過する電流とトランジスタ３０８と３０９を通過する電流が等しくなるように制御し、これにより出力信号の電流オフセットをキャンセルしている。
特開平０５−１４５３５０号 特開２００２−１８５２６０号 特開平０９−１９９９５２号

先にも述べたように、近年の多くの半導体集積回路はＣＭＯＳ技術によって製造されている。ＣＭＯＳ技術によって構成される回路は、対称的な動作をする回路部分を設け、回路各部を流れる電流のバランスを取ることにより動作の安定性や精度を高めている。
ここで図３の誤差増幅器について見ると、トランジスタ３１１の他端はトランジスタ３１３を介してグランドに接続されているのに対し、トランジスタ３１２の他端はグランドに直接接続されている。この部分は対称性が悪いため電流バランスが崩れ安く、電流バランスの崩れ方によっては出力信号に電流オフセットを生じさせる恐れがあった。そこで本発明の目的はは、ＣＭＯＳ集積回路上に構成するのに好適で、電流オフセットの生じ難い誤差増幅器を提供することとした。

上記課題を解決するための本発明は、反転入力端子と非反転入力端子に供給された入力信号に応じた信号を発生するための誤差増幅器において、 非反転入力端子から信号の供給を受ける第１のトランジスタと反転入力端子から信号の供給を受ける第２のトランジスタを有し、第１と第２のトランジスタが差動対を形成する第１の差動増幅回路と、 第３のトランジスタと第４のトランジスタが差動対を形成する第２の差動増幅回路と、 第１のトランジスタを通過する第１の電流に応じた電流を流す第５のトランジスタと第４のトランジスタを通過する第４の電流に応じた電流を流す第６のトランジスタを有し、第５のトランジスタと第６のトランジスタが第１の共通接続点を介して直列に接続された第１の直列回路と、 第２のトランジスタを通過する第２の電流に応じた電流を流す第７のトランジスタと第４のトランジスタを通過する第４の電流に応じた電流を流す第８のトランジスタを有し、第７のトランジスタと第８のトランジスタが第２の共通接続点を介して直列に接続された第２の直列回路と、 それぞれ第４の電流に応じた電流を流す第９のトランジスタと第１０のトランジスタからなる第３の直列回路と、 第３のトランジスタを通過する第３の電流に応じた電流を流す第１１のトランジスタと第３の直列回路を介して参照される第４の電流に応じた電流を流す第１２のトランジスタを有し、第１１のトランジスタと第１２のトランジスタが第３の共通接続点を介して直列に接続された第４の直列回路と、 第１の共通接続点と第３の共通接続点の間に接続された第１の負荷回路と、 第２の共通接続点と第３の共通接続点の間に接続された第２の負荷回路と、を具備し、 第３のトランジスタには固定された信号が供給され、第４のトランジスタには第３の共通接続点に生じた信号が供給されることを特徴とする。

第２の差動増幅回路を構成する第３と第４のトランジスタに流れる電流を参照する第３の直列回路と第４の直列回路を設け、更に第３のトランジスタと第４のトランジスタのそれぞれにダイオード接続状態の第１３のトランジスタと第１４のトランジスタを直列に設けたことにより、第２の差動回路において電流のバランスが崩れることが防止でき、電流オフセットの発生を防止できる。

第１のトランジスタと第２のトランジスタを差動対を形成するように接続し、第１のトランジスタと第２のトランジスタの主電流路の共通接続点は一定の電流を流すように構成されたトランジスタを介してアースに接続し、第１の差動増幅回路を構成する。ここで、第１のトランジスタのゲートは第１の入力端子に接続し、第２のトランジスタのゲートは第２の入力端子に接続する。
第３のトランジスタと第４のトランジスタを差動対を形成するように接続し、て第３のトランジスタと第４のトランジスタの主電流路の共通接続点は一定の電流を流すように構成されたトランジスタを介してアースに接続し、第２の差動増幅回路を構成する。

第３のトランジスタに直列にダイオード接続状態の第１３トランジスタを接続し、同様に第４のトランジスタに直列にダイオード接続状態の第１４トランジスタを接続する。
第５のトランジスタと第６のトランジスタによる第１の直列回路を設け、第５のトランジスタには第１のトランジスタに流れる電流に応じた電流が流れるように、また第６のトランジスタには第１４のトランジスタを介して第４のトランジスタに流れる電流に応じた電流が流れるように接続構成する。
第７のトランジスタと第８のトランジスタによる第２の直列回路を設け、第７のトランジスタには第２のトランジスタに流れる電流に応じた電流が流れるように、また第８のトランジスタには第１４のトランジスタを介して第４のトランジスタに流れる電流に応じた電流が流れるように接続構成する。

第９のトランジスタとダイオード接続状態の第１０のトランジスタによる第３の直列回路を設け、第９、第１０のトランジスタに第１４のトランジスタを介して第４のトランジスタに流れる電流に応じた電流が流れるように接続構成する。
第１１のトランジスタと第１２のトランジスタによる第４の直列回路を設け、第１１のトランジスタには第１３のトランジスタを介して第３のトランジスタに流れる電流に応じた電流が流れるように、また第１１のトランジスタには第１４のトランジスタを介して第４のトランジスタに流れる電流に応じた電流が流れるように接続構成する。なお、第１１のトランジスタと第１４のトランジスタの間には第３の直列回路を介在させる。

第５のトランジスタと第６のトランジスタの主電流路が接続される第１の共通接続点と第１１のトランジスタと第１２のトランジスタの主電流路が接続される第３の共通接続点との間に第１の抵抗を接続する。また第７のトランジスタと第８のトランジスタの主電流路が接続される第２の共通接続点と第１１のトランジスタと第１２のトランジスタの主電流路が接続される第３の共通接続点との間に第２の抵抗を接続する。
そして、第３のトランジスタのゲートを定電圧源に接続し、第４のトランジスタのゲートを第３の共通接続点に接続した回路構成とする。

電流オフセットの生じ難い本発明による誤差増幅器の回路を図１に示した。
図１の回路において、第１の差動増幅回路１１と出力回路１２の回路構成については、それぞれ図３の従来回路の第１の差動増幅回路３１、出力回路３２と同一となっている。図１の回路は、第２の差動増幅回路１１とその周辺の回路構成が図３の回路と異なっている。

すなわち、トランジスタ１１１とトランジスタ１１２の主電流路の一端を共通接続し、その共通接続点をトランジスタ１１５を介してグランドに接続する。トランジスタ１１１の主電流路の他端はダイオード接続状態のトランジスタ１１３を介して電源供給ラインＶccに接続し、トランジスタ１１２の主電流路の他端はトランジスタ１１４を介して電源供給ラインＶccグランドに接続する。トランジスタ１１１のゲートは低電位側電極がグランドに接続された電圧源Ｖref1の高電位側電極に接続する。この各トランジスタ１１１、１１２、１１１３、１１４、１１５により第２の差動増幅回路１３が構成されている。

電源ラインＶccとグランドの間にトランジスタ１１８とダイオード接続状態のトランジスタ１１９の直列回路とトランジスタ１２０とダイオード接続状態のトランジスタ１１２１の直列回路を並列に接続する。トランジスタ１１８および１２０のゲートは共にトランジスタ１１４のゲートに共通接続し、トランジスタ１２１のゲートは出力回路１２内のトランジスタ１０８および１０９のゲートに共通接続する。
さらに電源ラインＶccとグランドの間にトランジスタ１１６とトランジスタ１１７の直列回路を接続し、トランジスタ１１６のゲートはトランジスタ１１３のゲートに、トランジスタ１１７のゲートはトランジスタ１１９のゲートにそれぞれ共通接続する。

出力回路１２を構成するトランジスタ１０６と１０８の共通接続点とトランジスタ１１６と１１７の共通接続点との間に抵抗Ｒ１２を接続し、出力回路１２を構成するトランジスタ１１０７と１０９の共通接続点とトランジスタ１１６と１１７の共通接続点との間に抵抗Ｒ１１を接続する。この抵抗Ｒ１１、Ｒ１２により負荷回路１４が構成されている。なお、トランジスタ１１６と１１７の共通接続点とグランドの間には位相補償用のコンデンサＣ１１が接続される。また、出力回路１２のトランジスタ１０６と１０８の共通接続点は出力端子ＯＵＴ１に接続され、トランジスタ１０７と１０９の共通接続点は出力端子ＯＵＴ２に接続されている。

そして、電源供給ラインＶccとグランドの間に電流源ＣＳ１とダイオード接続状態のトランジスタ１３１の直列回路を接続し、トランジスタ１３１のゲートをトランジスタ１１５およびトランジスタ１０５の各ゲートに共通接続する。この電流源ＣＳ１とトランジスタ１３１により電流源回路１５が構成されている。

以上のような構成とした図１の回路において、入力端子ＩＮ１とＩＮ２に供給される信号が同一であれば、トランジスタ１０６を通過する電流とトランジスタ１０７を通過する電流は等しくなる。この電流を便宜上、Ｉ1とする。一方、トランジスタ１０８と１０９はトランジスタ１２１と共にカレントミラー回路を構成しているため、当然、そこを流れる電流は等しくなる。この電流を便宜上、Ｉ2とする。
ここで、出力端子ＯＵＴ１および出力端子ＯＵＴ２に現れる各信号には正方向の電流オフセット（Ｉ1＞Ｉ2）が生じていたと仮定する。すると、トランジスタ１１６と１１７の共通接続点に抵抗Ｒ１１およびＲ１２を介して電流２ΔＩ（ΔＩ＝Ｉ1−Ｉ2）が流入し、回路各部の電流バランスを崩すと共に当該共通接続点の電位を上昇させる。

トランジスタ１１６と１１７の共通接続点の電位はトランジスタ１１２のゲートに供給されているため、共通接続点の電位は、差動増幅回路１３とその周辺回路の動作によってトランジスタ１１１のゲートに接続された電圧源Ｖref1の出力電圧に等しくなるように制御される。具体的には、差分の電流２ΔＩが流入することによりトランジスタ１１６と１１７の共通接続点の電位が上昇すると、トランジスタ１１２の通過電流は増加し、トランジスタ１１１の通過電流は減少する。トランジスタ１１６を通過する電流はトランジスタ１１３を介して参照されるトランジスタ１１１の電流に従い、一方、トランジスタ１１７を通過する電流はトランジスタ１１９、１１８、１１４を介して参照されるトランジスタ１１２の電流に従うため、上昇した共通接続点の電位を下げようとする作用が働くことになる。

ここで、出力回路１２のトランジスタ１０８、１０９を流れる電流Ｉ2は、トランジスタ１１４、１２０、１２１を介して参照されたトランジスタ１１２の通過電流に等しい。従って、トランジスタ１１２の通過電流の増加に伴って電流Ｉ2も増加し、この動作はトランジスタ１０６（あるいは１０７）を流れる電流Ｉ1とトランジスタ１０８（あるいは１０９）を流れる電流Ｉ2がほぼ同一（Ｉ1＝Ｉ2）になるまで行われる。電流Ｉ1と電流Ｉ2が同一（Ｉ1＝Ｉ2）になった時、回路各部の電流バランスは安定し、出力端子ＯＵＴ１、ＯＵＴ２に現れる信号に含まれる電流オフセットを効果的にキャンセルした状態となる。

本発明によるダブルエンドタイプの誤差増幅器の実施例の回路図。 従来のシングルエンドタイプの誤差増幅器の一例の回路図。 従来のダブルエンドタイプの誤差増幅器の一例の回路図。

符号の説明

ＩＮ１、ＩＮ２：第1および第２の入力端子
ＯＵＴ１、ＯＵＴ２：第１および第２の出力端子
１１：第１の差動増幅回路
１２：出力回路
１３：第２の差動増幅回路
１４：負荷回路
１５：定電流回路
１０１：第１のトランジスタ
１０２：第２のトランジスタ
１０５：第５のトランジスタ
１０６：第７のトランジスタ
１０８：第８のトランジスタ
１０９：第６のトランジスタ
１１１：第３のトランジスタ
１１２：第４のトランジスタ
１１３：第１３のトランジスタ
１１４：第１４のトランジスタ
１１６：第１１のトランジスタ
１１７：第１２のトランジスタ
１１８：第９のトランジスタ
１１９：第１０のトランジスタ

Claims (4)

1. 第１の入力端子と第２の入力端子に供給された入力信号に応じた信号を発生するための誤差増幅器において、
   第１の入力端子から信号の供給を受ける第１のトランジスタと第２の入力端子から信号の供給を受ける第２のトランジスタを有し、該第１と第２のトランジスタが差動対を形成する第１の差動増幅回路と、
   第３のトランジスタと第４のトランジスタが差動対を形成する第２の差動増幅回路と、
   該第１のトランジスタを通過する第１の電流に応じた電流を流す第５のトランジスタと該第４のトランジスタを通過する第４の電流に応じた電流を流す第６のトランジスタを有し、該第５のトランジスタと該第６のトランジスタが第１の共通接続点を介して直列に接続された第１の直列回路と、
   該第２のトランジスタを通過する第２の電流に応じた電流を流す第７のトランジスタと該第４のトランジスタを通過する第４の電流に応じた電流を流す第８のトランジスタを有し、該第７のトランジスタと該第８のトランジスタが第２の共通接続点を介して直列に接続された第２の直列回路と、
   それぞれ該第４のトランジスタを通過する第４の電流に応じた電流を流す第９のトランジスタと第１０のトランジスタからなる第３の直列回路と、
   該第３のトランジスタを通過する第３の電流に応じた電流を流す第１１のトランジスタと該第３の直列回路を介して参照される該第４の電流に応じた電流を流す第１２のトランジスタを有し、該第１１のトランジスタと該第１２のトランジスタが第３の共通接続点を介して直列に接続された第４の直列回路と、
   該第１の共通接続点と該第３の共通接続点の間に接続された第１の負荷回路と、
   該第２の共通接続点と該第３の共通接続点の間に接続された第２の負荷回路と、
   を具備し、
   該第３のトランジスタには固定された信号が供給され、該第４のトランジスタには該第３の共通接続点に生じた信号が供給される
   ことを特徴とする誤差増幅器。
2. 主電流路が前記第３のトランジスタに直列に接続され、ゲートが前記第１１のトランジスタのゲートと共通接続された、ダイオード接続状態の第１３のトランジスタと、
   主電流路が前記第４のトランジスタに直列に接続され、ゲートが前記第９のトランジスタのゲートと共通接続された、ダイオード接続状態の第１４のトランジスタと、
   を具備することを特徴とする、請求項１に記載した誤差増幅器
3. 前記第１の直列回路と前記第２の直列回路が出力回路を構成することを特徴とする、請求項１あるいは請求項２に記載した誤差増幅器。
4. 第１の出力端子が前記第２の共通接続点に接続され、第２の出力端子が前記第１の共通接続点に接続されることを特徴とする、請求項３に記載した誤差増幅器。

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