JP2005260020A - Semiconductor element and its manufacturing method - Google Patents

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Kunio Takeuchi
邦生 竹内
Nobuhiko Hayashi
伸彦 林
Shingo Kameyama
真吾 亀山
Koji Tominaga
浩司 冨永
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor element wherein the disconnection of a metal wiring layer can be controlled without complicating manufacturing processes. <P>SOLUTION: The semiconductor element is provided with an n-type GaAs substrate 1 including a ridge 6 having an upper part and a lower part; and wiring 8c which is formed at least below the ridge 6 and has a bottom 8d and sides 8e which are stretched upward toward the bottom 8d, and in which the sides 8e except the bottom 8d are formed so as to connect the lower part and the upper part of the ridge 6. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体素子およびその製造方法に関し、特に、金属配線層を備えた半導体素子およびその製造方法に関する。   The present invention relates to a semiconductor element and a manufacturing method thereof, and more particularly to a semiconductor element including a metal wiring layer and a manufacturing method thereof.

従来、半導体素子において、金属配線層を形成する場合には、真空蒸着法やスパッタリング法が一般的に用いられている。そして、金属配線層が段差部を有する面上に形成される場合、段差部の高低差が大きければ、段差部の上部と下部との境界部において、金属配線層が断線する場合があるという不都合があった。   Conventionally, when forming a metal wiring layer in a semiconductor element, a vacuum deposition method or a sputtering method is generally used. When the metal wiring layer is formed on the surface having the stepped portion, the metal wiring layer may be disconnected at the boundary between the upper and lower portions of the stepped portion if the height difference of the stepped portion is large. was there.

そこで、従来、上記のような不都合を解消するため、段差部を埋め込むことにより、表面が平坦化された半導体素子が提案されている（たとえば、特許文献１参照）。この特許文献１には、複数の段差部間にシリコン酸化膜を埋め込むことによって、表面が平坦化された面発光型半導体レーザ素子が開示されている。上記特許文献１では、平坦化された半導体素子層の表面上に金属配線層が形成されるので、金属配線層が断線するのを抑制することが可能となる。
特開２００２−２７０９５８号公報 Therefore, conventionally, in order to solve the above-described inconvenience, a semiconductor element whose surface is flattened by embedding a stepped portion has been proposed (for example, see Patent Document 1). This Patent Document 1 discloses a surface emitting semiconductor laser element whose surface is flattened by embedding a silicon oxide film between a plurality of step portions. In Patent Document 1, since the metal wiring layer is formed on the surface of the planarized semiconductor element layer, it is possible to suppress disconnection of the metal wiring layer.
JP 2002-270958 A

しかしながら、上記特許文献１では、金属配線層を形成する前に、段差部を有する表面を平坦化するためのプロセスが新たに必要となるため、その分、製造プロセスが複雑化するという問題点がある。   However, in the above-mentioned Patent Document 1, since a process for flattening the surface having the stepped portion is required before forming the metal wiring layer, the manufacturing process is complicated accordingly. is there.

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、製造プロセスを複雑化させることなく、金属配線層の断線を抑制することが可能な半導体素子を提供することである。   The present invention has been made to solve the above-described problems, and one object of the present invention is a semiconductor capable of suppressing disconnection of a metal wiring layer without complicating the manufacturing process. It is to provide an element.

この発明のもう１つの目的は、金属配線層の断線を抑制することが可能な半導体素子を製造プロセスを複雑化させることなく製造することが可能な半導体素子の製造方法を提供することである。   Another object of the present invention is to provide a method of manufacturing a semiconductor device that can manufacture a semiconductor device capable of suppressing disconnection of a metal wiring layer without complicating the manufacturing process.

課題を解決するための手段および発明の効果Means for Solving the Problems and Effects of the Invention

上記目的を達成するために、この発明の第１の局面による半導体素子は、上部と下部とを有する段差部を含む基板と、段差部の少なくとも下部に形成され、底部と、底部に対して上方に延びる側部とを有するとともに、底部以外の側部が段差部の下部と上部とを接続するように形成される金属配線層とを備えている。   In order to achieve the above object, a semiconductor device according to a first aspect of the present invention is formed on a substrate including a stepped portion having an upper portion and a lower portion, at least a lower portion of the stepped portion, and above the bottom portion and the bottom portion. And a metal wiring layer formed so that the side portion other than the bottom portion connects the lower portion and the upper portion of the stepped portion.

この第１の局面による半導体素子では、上記のように、基板の段差部の少なくとも下部に形成される金属配線層を、底部と、底部に対して上方に延びる側部とを有するように構成することによって、その金属配線層の上方に延びる側部を用いて、基板の段差部の下部と上部とを断線することなく接続することができる。その結果、段差部を有する基板の表面を平坦化する必要がないので、製造プロセスを複雑化させることなく、金属配線層の断線を抑制することができる。また、金属配線層の底部以外の側部により段差部の下部と上部とを接続することによって、金属配線層の底部および側部により段差部の下部と上部とを接続する場合に比べて、金属配線層の段差部の下部と上部とを接続する領域の面積を小さくすることができる。これにより、金属配線層が段差部の上部で導電層に接続されている場合に、金属配線層が熱により変形したとしても、金属配線層が接続される段差部の上部の導電層に加わる応力を低減することができる。その結果、段差部の上部の導電層が剥離するのを有効に抑制することができる。また、基板上に形成された半導体素子層によって段差部が構成されているとともに、金属配線層が半導体素子層の上部に接続されている場合には、半導体素子層に加わる応力を低減することができるので、半導体素子層が剥離するのを有効に抑制することができる。また、段差部の上部に半導体素子の能動素子領域が形成されているとともに、金属配線層が段差部の上部の能動素子領域に接続されている場合には、能動素子領域に加わる応力を低減することができるので、能動素子領域での剥離の発生を有効に抑制することができる。   In the semiconductor element according to the first aspect, as described above, the metal wiring layer formed at least at the lower portion of the step portion of the substrate is configured to have a bottom portion and side portions extending upward with respect to the bottom portion. Thus, the lower and upper portions of the stepped portion of the substrate can be connected without disconnection using the side portion extending above the metal wiring layer. As a result, since it is not necessary to flatten the surface of the substrate having the stepped portion, disconnection of the metal wiring layer can be suppressed without complicating the manufacturing process. In addition, by connecting the lower part and the upper part of the stepped part by the side part other than the bottom part of the metal wiring layer, the metal part is lower than the case where the lower part and the upper part of the stepped part are connected by the bottom part and the side part of the metal wiring layer. The area of the region connecting the lower part and the upper part of the step portion of the wiring layer can be reduced. As a result, when the metal wiring layer is connected to the conductive layer above the stepped portion, even if the metal wiring layer is deformed by heat, the stress applied to the conductive layer above the stepped portion to which the metal wiring layer is connected Can be reduced. As a result, it is possible to effectively suppress peeling of the conductive layer above the stepped portion. Further, when the step portion is constituted by the semiconductor element layer formed on the substrate and the metal wiring layer is connected to the upper part of the semiconductor element layer, the stress applied to the semiconductor element layer can be reduced. Since it can do, it can suppress effectively that a semiconductor element layer peels. In addition, when the active element region of the semiconductor element is formed above the step portion and the metal wiring layer is connected to the active element region above the step portion, the stress applied to the active element region is reduced. Therefore, occurrence of peeling in the active element region can be effectively suppressed.

上記第１の局面による半導体素子において、好ましくは、金属配線層は、底部と、一対の側部とを有する凹状の断面形状に形成されており、金属配線層の底部以外の一対の側部が、段差部の下部と上部とを接続するように形成されている。このように構成すれば、金属配線層の１つの側部により段差部の下部と上部とを接続する場合に比べて、金属配線層による段差部の下部と上部との接続部の強度を向上させることができる。   In the semiconductor element according to the first aspect, preferably, the metal wiring layer is formed in a concave cross-sectional shape having a bottom portion and a pair of side portions, and the pair of side portions other than the bottom portion of the metal wiring layer is formed. The lower portion and the upper portion of the step portion are formed so as to be connected. If comprised in this way, compared with the case where the lower part and upper part of a level | step-difference part are connected by one side part of a metal wiring layer, the intensity | strength of the connection part of the lower part and the upper part of a level | step-difference part by a metal wiring layer is improved. be able to.

上記第１の局面による半導体素子において、好ましくは、金属配線層は、段差部の高さよりも小さい厚みを有するとともに、金属配線層の側部は、段差部よりも大きい高さを有する。このように構成すれば、金属配線層の厚みが小さい場合にも、容易に、金属配線層の側部により段差部の下部と上部とを接続することができる。   In the semiconductor element according to the first aspect, preferably, the metal wiring layer has a thickness smaller than the height of the step portion, and the side portion of the metal wiring layer has a height larger than the step portion. If comprised in this way, even when the thickness of a metal wiring layer is small, the lower part and upper part of a level | step-difference part can be easily connected by the side part of a metal wiring layer.

上記第１の局面による半導体素子において、好ましくは、段差部は、第１段差部および第２段差部を含み、第１段差部の上部上に形成される第１上部導電層と、第２段差部の上部上に形成される第２上部導電層とをさらに備え、第１上部導電層と第２上部導電層とは、金属配線層の底部以外の側部を介して接続されている。このように構成すれば、金属配線層の上方に延びる側部により、容易に、第１段差部の上部上に形成される第１上部導電層と第２段差部の上部上に形成される第２上部導電層とを接続することができる。   In the semiconductor element according to the first aspect, preferably, the stepped portion includes a first stepped portion and a second stepped portion, a first upper conductive layer formed on an upper portion of the first stepped portion, and a second stepped portion. A second upper conductive layer formed on the upper portion of the metal layer, and the first upper conductive layer and the second upper conductive layer are connected to each other via a side portion other than the bottom portion of the metal wiring layer. According to this structure, the first upper conductive layer formed on the upper portion of the first step portion and the second upper portion formed on the upper portion of the second step portion can be easily formed by the side portion extending above the metal wiring layer. 2 The upper conductive layer can be connected.

上記第１の局面による半導体素子において、好ましくは、段差部の上部上に形成される上部導電層と、段差部の下部上に形成される下部導電層とをさらに備え、金属配線層の底部以外の側部が上部導電層に接続されているとともに、金属配線層の少なくとも底部が下部導電層に接続されている。このように構成すれば、段差部の上部上に形成される上部導電層には、金属配線層の側部が接続されるとともに、段差部の下部上に形成される下部導電層には、金属配線層の少なくとも底部が接続されるので、容易に、段差部の上部上に形成される上部導電層と段差部の下部上に形成される下部導電層とを、金属配線層を介して接続することができる。   The semiconductor device according to the first aspect preferably further includes an upper conductive layer formed on an upper portion of the stepped portion and a lower conductive layer formed on a lower portion of the stepped portion, except for the bottom portion of the metal wiring layer. Are connected to the upper conductive layer, and at least the bottom of the metal wiring layer is connected to the lower conductive layer. If comprised in this way, the side part of a metal wiring layer will be connected to the upper conductive layer formed on the upper part of a level | step-difference part, and a metal will be connected to the lower conductive layer formed on the lower part of a level | step-difference part. Since at least the bottom of the wiring layer is connected, the upper conductive layer formed on the upper portion of the stepped portion and the lower conductive layer formed on the lower portion of the stepped portion are easily connected via the metal wiring layer. be able to.

この発明の第２の局面による半導体素子の製造方法は、上部と下部とを有する段差部を含む基板を形成する工程と、段差部の少なくとも下部に、底部と、底部に対して上方に延びる側部とを有するとともに、底部以外の側部が段差部の下部と上部とを接続するように、金属配線層を形成する工程とを備えている。   A method of manufacturing a semiconductor device according to a second aspect of the present invention includes a step of forming a substrate including a step portion having an upper portion and a lower portion, a bottom portion at least at a lower portion of the step portion, and a side extending upward with respect to the bottom portion. And a step of forming a metal wiring layer so that side portions other than the bottom portion connect the lower portion and the upper portion of the step portion.

この第２の局面による半導体素子の製造方法では、上記のように、基板の段差部の少なくとも下部に、底部と、底部に対して上方に延びる側部とを有するように、金属配線層を形成することによって、その金属配線層の上方に延びる側部を用いて、基板の段差部の下部と上部とを断線することなく接続することができる。その結果、段差部を有する基板の表面を平坦化する必要がないので、製造プロセスを複雑化させることなく、金属配線層の断線を抑制することが可能な半導体素子を容易に形成することができる。また、金属配線層の底部以外の側部により段差部の下部と上部とを接続するように、金属配線層を形成することによって、金属配線層の底部および側部により段差部の下部と上部とを接続する場合に比べて、金属配線層の段差部の下部と上部とを接続する領域の面積を小さくすることができる。これにより、金属配線層が段差部の上部で導電層に接続されている場合に、金属配線層が熱により変形したとしても、金属配線層が接続される段差部の上部の導電層に加わる応力を低減することができる。その結果、段差部の上部の導電層が剥離するのを有効に抑制することが可能な半導体素子を容易に形成することができる。また、基板上に形成された半導体素子層によって段差部が構成されているとともに、金属配線層が半導体素子層の上部に接続されている場合には、半導体素子層に加わる応力を低減することができるので、半導体素子層が剥離することや半導体素子層に欠陥が導入されることを有効に抑制することができる。また、段差部の上部に半導体素子の能動素子領域が形成されているとともに、金属配線層が段差部の上部の能動素子領域に接続されている場合には、能動素子領域に加わる応力を低減することができるので、能動素子領域での剥離の発生や能動素子領域に欠陥が導入されることを有効に抑制することができる。   In the semiconductor element manufacturing method according to the second aspect, as described above, the metal wiring layer is formed so as to have a bottom portion and a side portion extending upward with respect to the bottom portion at least at the lower portion of the step portion of the substrate. By doing so, the lower portion and the upper portion of the step portion of the substrate can be connected without disconnection using the side portion extending above the metal wiring layer. As a result, since it is not necessary to flatten the surface of the substrate having a stepped portion, it is possible to easily form a semiconductor element capable of suppressing disconnection of the metal wiring layer without complicating the manufacturing process. . Further, by forming the metal wiring layer so as to connect the lower part and the upper part of the step part by the side part other than the bottom part of the metal wiring layer, the lower part and the upper part of the step part by the bottom part and the side part of the metal wiring layer. As compared with the case of connecting the two, the area of the region connecting the lower part and the upper part of the step portion of the metal wiring layer can be reduced. As a result, when the metal wiring layer is connected to the conductive layer above the stepped portion, even if the metal wiring layer is deformed by heat, the stress applied to the conductive layer above the stepped portion to which the metal wiring layer is connected Can be reduced. As a result, it is possible to easily form a semiconductor element capable of effectively suppressing peeling of the conductive layer above the stepped portion. Further, when the step portion is constituted by the semiconductor element layer formed on the substrate and the metal wiring layer is connected to the upper part of the semiconductor element layer, the stress applied to the semiconductor element layer can be reduced. Therefore, it is possible to effectively prevent the semiconductor element layer from peeling off and the semiconductor element layer from being introduced with defects. In addition, when the active element region of the semiconductor element is formed above the step portion and the metal wiring layer is connected to the active element region above the step portion, the stress applied to the active element region is reduced. Therefore, the occurrence of delamination in the active element region and the introduction of defects in the active element region can be effectively suppressed.

上記第２の局面による半導体素子の製造方法において、好ましくは、金属配線層を形成する工程は、段差部の下部上に、段差部の高さよりも大きい厚みを有する第１レジスト膜を形成した後、第１レジスト膜上に、第１レジスト膜とは異なる材料からなる第２レジスト膜を形成する工程と、第２レジスト膜に所定のパターンに対応する第２開口部を形成するとともに、第１レジスト膜に、第２開口部の端部がオーバーハング部となるように、第１開口部を形成する工程と、第１開口部内に露出された基板の段差部の下部上と、第１開口部の内側面上とに、金属配線層を構成する材料を堆積する工程と、金属配線層を構成する材料の堆積時の熱により第２レジスト膜の第２開口部のオーバーハング部を上方に反り返らせる工程とを含む。このように構成すれば、第１レジスト膜の第１開口部の内側面上に金属配線層を構成する材料を堆積することができるので、容易に、側部が底部に対して上方に延び、かつ、側部が段差部の上部にまで達する金属配線層を形成することができる。これにより、容易に、基板の段差部の上部と下部とを金属配線層により接続することができる。   In the method of manufacturing a semiconductor element according to the second aspect, preferably, the step of forming the metal wiring layer is performed after forming a first resist film having a thickness larger than the height of the step portion on the lower portion of the step portion. Forming a second resist film made of a material different from the first resist film on the first resist film; forming a second opening corresponding to a predetermined pattern in the second resist film; Forming a first opening in the resist film so that an end of the second opening becomes an overhang, a lower portion of the stepped portion of the substrate exposed in the first opening, and the first opening; A step of depositing a material constituting the metal wiring layer on the inner side surface of the portion, and an overhanging portion of the second opening of the second resist film upward due to heat at the time of deposition of the material constituting the metal wiring layer And a step of warping. If comprised in this way, since the material which comprises a metal wiring layer can be deposited on the inner surface of the 1st opening part of a 1st resist film, a side part extends upwards with respect to a bottom part easily, In addition, it is possible to form a metal wiring layer whose side part reaches the top of the step part. Thereby, the upper part and the lower part of the level | step-difference part of a board | substrate can be easily connected by a metal wiring layer.

この場合、好ましくは、金属配線層を形成する工程は、金属配線層を構成する材料の堆積後に、リフトオフ法を用いて、第２レジスト膜に堆積された金属配線層を構成する材料を除去することによって、底部と一対の側部とを有する凹状の金属配線層を形成する工程を含む。このように構成すれば、容易に、凹状の金属配線層を形成することができる。   In this case, preferably, in the step of forming the metal wiring layer, after the material constituting the metal wiring layer is deposited, the material constituting the metal wiring layer deposited on the second resist film is removed using a lift-off method. Thus, a step of forming a concave metal wiring layer having a bottom portion and a pair of side portions is included. If comprised in this way, a concave metal wiring layer can be formed easily.

以下、本発明の実施形態を図面に基づいて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１実施形態）
図１は、本発明の第１実施形態による面発光型半導体レーザ素子の構造を示した斜視図であり、図２は、図１に示した第１実施形態による面発光型半導体レーザ素子の平面図である。図３、図４および図５は、それぞれ、図２の１００−１００線、２００−２００線および３００−３００線に沿った断面図である。まず、図１〜図５を参照して、第１実施形態による面発光型半導体レーザ素子の構造について説明する。 (First embodiment)
FIG. 1 is a perspective view showing the structure of a surface emitting semiconductor laser device according to a first embodiment of the present invention, and FIG. 2 is a plan view of the surface emitting semiconductor laser device according to the first embodiment shown in FIG. FIG. 3, 4 and 5 are sectional views taken along lines 100-100, 200-200 and 300-300 in FIG. 2, respectively. First, the structure of the surface-emitting type semiconductor laser device according to the first embodiment will be described with reference to FIGS.

第１実施形態による面発光型半導体レーザ素子では、図１および図３〜図５に示すように、ｎ型ＧａＡｓ基板１上に、ｎ型多層反射膜２が形成されている。なお、ｎ型ＧａＡｓ基板１は、本発明の「基板」の一例である。また、ｎ型多層反射膜２は、約７１．６ｎｍの厚みを有するＳｉがドープされた下層のｎ型ＡｌＡｓ層と約６０ｎｍの厚みを有するＳｉがドープされた上層のｎ型Ａｌ０．１２ＧａＡｓ層とからなる反射膜２ａが２５層積層された構造を有する。ｎ型多層反射膜２（反射膜２ａ）上には、活性層３が形成されている。この活性層３は、複数のＡｌＧａＡｓからなる障壁層（図示せず）と複数のＧａＡｓからなる井戸層（図示せず）とが交互に積層された多重量子井戸（ＭＱＷ）構造を有する。 In the surface-emitting type semiconductor laser device according to the first embodiment, as shown in FIGS. 1 and 3 to 5, an n-type multilayer reflective film 2 is formed on an n-type GaAs substrate 1. The n-type GaAs substrate 1 is an example of the “substrate” in the present invention. The n-type multilayer reflective film 2 includes a lower n-type AlAs layer doped with Si having a thickness of about 71.6 nm and an upper n-type Al 0.12 GaAs doped with Si having a thickness of about 60 nm. The reflective film 2a is composed of 25 layers. An active layer 3 is formed on the n-type multilayer reflective film 2 (reflective film 2a). The active layer 3 has a multiple quantum well (MQW) structure in which a plurality of barrier layers (not shown) made of AlGaAs and a plurality of well layers (not shown) made of GaAs are alternately stacked.

活性層３上の所定領域には、図４および図５に示すように、ｐ型多層反射膜４が形成されている。このｐ型多層反射膜４は、３種類の反射膜４ａ、４ｂおよび４ｃによって構成されている。反射膜４ａは、約７０．２ｎｍの厚みを有するＣ（炭素）がドープされた下層のｐ型Ａｌ０．９ＧａＡｓ層と約６０ｎｍの厚みを有するＣがドープされた上層のｐ型Ａｌ０．１２ＧａＡｓ層とからなる。反射膜４ｂは、約７１ｎｍの厚みを有するＣがドープされた下層のｐ型Ａｌ０．９６ＧａＡｓ層と約６０ｎｍの厚みを有するＣがドープされた上層のｐ型Ａｌ０．１２ＧａＡｓ層とからなる。反射膜４ｃは、約６８．８ｎｍの厚みを有するＣがドープされた下層のｐ型Ａｌ０．８ＧａＡｓ層と約６０ｎｍの厚みを有するＣがドープされた上層のｐ型Ａｌ０．１２ＧａＡｓ層とからなる。また、反射膜４ｂを構成する下層のｐ型Ａｌ０．９６ＧａＡｓ層には、酸化された高抵抗領域４ｄが形成されているとともに、ｐ型Ａｌ０．９６ＧａＡｓ層の高抵抗領域４ｄが形成されていない中央領域は、約１０μｍの直径を有する。この高抵抗領域４ｄが形成されていない中央領域は、電流通路として機能する。そして、ｐ型多層反射膜４は、２層の反射膜４ａと１層の反射膜４ｂと１８層の反射膜４ｃとが順次形成された構造を有する。 As shown in FIGS. 4 and 5, a p-type multilayer reflective film 4 is formed in a predetermined region on the active layer 3. The p-type multilayer reflective film 4 is composed of three types of reflective films 4a, 4b and 4c. The reflective film 4a is composed of a lower p-type Al 0.9 GaAs layer doped with C (carbon) having a thickness of about 70.2 nm and an upper p-type Al 0. 12 GaAs layer. The reflective film 4b includes a lower p-type Al 0.96 GaAs layer doped with C having a thickness of about 71 nm and an upper p-type Al 0.12 GaAs layer doped with C having a thickness of about 60 nm. Become. The reflective film 4c includes a lower p-type Al 0.8 GaAs layer doped with C having a thickness of about 68.8 nm and an upper p-type Al 0.12 GaAs layer doped with C having a thickness of about 60 nm. It consists of. In addition, an oxidized high resistance region 4d is formed in the lower p-type Al 0.96 GaAs layer constituting the reflective film 4b, and a high resistance region 4d of the p-type Al 0.96 GaAs layer is formed. The unfinished central region has a diameter of about 10 μm. The central region where the high resistance region 4d is not formed functions as a current path. The p-type multilayer reflection film 4 has a structure in which a two-layer reflection film 4a, a one-layer reflection film 4b, and an eighteen-layer reflection film 4c are sequentially formed.

ｐ型多層反射膜４（反射膜４ｃ）上には、約１５０ｎｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層５が形成されている。そして、ｐ型多層反射膜４とｐ型コンタクト層５とによって、約３μｍの高さを有するリッジ部６が構成されている。なお、リッジ部６は、本発明の「段差部」の一例である。また、リッジ部６を覆うように、約０．５μｍの厚みを有するとともに、リッジ部６を構成するｐ型コンタクト層５の上面上に開口部７ａを有するＳｉＯ２膜からなる絶縁膜７が形成されている。 A p-type contact layer 5 made of p-type GaAs having a thickness of about 150 nm is formed on the p-type multilayer reflective film 4 (reflective film 4c). The p-type multilayer reflective film 4 and the p-type contact layer 5 constitute a ridge portion 6 having a height of about 3 μm. The ridge portion 6 is an example of the “step portion” in the present invention. An insulating film 7 made of a SiO 2 film having a thickness of about 0.5 μm and having an opening 7 a on the upper surface of the p-type contact layer 5 constituting the ridge 6 is formed so as to cover the ridge 6. Has been.

絶縁膜７の上面上の所定領域には、開口部７ａを介してリッジ部６を構成するｐ型コンタクト層５の上面に接触するように、約０．１μｍの厚みを有する下層のＣｒ層と約１．５μｍの厚みを有する上層のＡｕ層とからなるｐ側電極８が形成されている。すなわち、ｐ側電極８の厚み（約１．６μｍ）は、リッジ部６の高さ（約３μｍ）よりも小さい。また、ｐ側電極８は、電極部８ａと、ワイヤボンディング用のパッド部８ｂと、配線部８ｃとを有する。なお、電極部８ａは、本発明の「上部導電層」の一例であり、パッド部８ｂは、本発明の「下部導電層」の一例である。また、配線部８ｃは、本発明の「金属配線層」の一例である。ｐ側電極８の電極部８ａは、リッジ部６上に位置する絶縁膜７の上面上の所定領域に配置されている。パッド部８ｂは、リッジ部６以外の領域上に位置する絶縁膜７の上面上の所定領域に配置されている。配線部８ｃは、電極部８ａとパッド部８ｂとの間のリッジ部６以外の領域上に位置する絶縁膜７の上面上の所定領域に配置されているとともに、約１０μｍの配線幅を有する。また、電極部８ａおよびパッド部８ｂは、図２に示すように、円形状の平面形状を有する。   In a predetermined region on the upper surface of the insulating film 7, a lower Cr layer having a thickness of about 0.1 μm and a top surface of the p-type contact layer 5 constituting the ridge portion 6 through the opening 7 a A p-side electrode 8 made of an upper Au layer having a thickness of about 1.5 μm is formed. That is, the thickness (about 1.6 μm) of the p-side electrode 8 is smaller than the height (about 3 μm) of the ridge portion 6. The p-side electrode 8 includes an electrode portion 8a, a wire bonding pad portion 8b, and a wiring portion 8c. The electrode portion 8a is an example of the “upper conductive layer” in the present invention, and the pad portion 8b is an example of the “lower conductive layer” in the present invention. The wiring portion 8c is an example of the “metal wiring layer” in the present invention. The electrode portion 8 a of the p-side electrode 8 is disposed in a predetermined region on the upper surface of the insulating film 7 located on the ridge portion 6. The pad portion 8 b is disposed in a predetermined region on the upper surface of the insulating film 7 located on a region other than the ridge portion 6. The wiring portion 8c is disposed in a predetermined region on the upper surface of the insulating film 7 located on a region other than the ridge portion 6 between the electrode portion 8a and the pad portion 8b, and has a wiring width of about 10 μm. Moreover, the electrode part 8a and the pad part 8b have a circular planar shape as shown in FIG.

ここで、第１実施形態では、図１および図３に示すように、ｐ側電極８のパッド部８ｂおよび配線部８ｃは、凹状の断面形状に形成されている。具体的には、ｐ側電極８の配線部８ｃは、図３に示すように、底部８ｄと、底部８ｄに対して上方に延びる一対の側部８ｅとを有する。また、配線部８ｃの側部８ｅは、リッジ部６（図４参照）の高さ（約３μｍ）よりも大きい高さ（約５μｍ）を有する。なお、ｐ側電極８のパッド部８ｂは、図３に示した配線部８ｃの断面形状と同様、底部と、底部に対して上方に延びる側部とを有する。そして、この第１実施形態では、図１および図５に示すように、ｐ側電極８の配線部８ｃの底部８ｄ以外の側部８ｅが、リッジ部６上の電極部８ａに接続されているとともに、配線部８ｃの底部８ｄおよび側部８ｅが、パッド部８ｂに接続されている。   Here, in the first embodiment, as shown in FIGS. 1 and 3, the pad portion 8b and the wiring portion 8c of the p-side electrode 8 are formed in a concave cross-sectional shape. Specifically, as shown in FIG. 3, the wiring portion 8c of the p-side electrode 8 has a bottom portion 8d and a pair of side portions 8e extending upward with respect to the bottom portion 8d. Further, the side portion 8e of the wiring portion 8c has a height (about 5 μm) larger than the height (about 3 μm) of the ridge portion 6 (see FIG. 4). The pad portion 8b of the p-side electrode 8 has a bottom portion and a side portion extending upward with respect to the bottom portion, similarly to the cross-sectional shape of the wiring portion 8c shown in FIG. In the first embodiment, as shown in FIGS. 1 and 5, the side portion 8 e other than the bottom portion 8 d of the wiring portion 8 c of the p-side electrode 8 is connected to the electrode portion 8 a on the ridge portion 6. At the same time, the bottom 8d and the side 8e of the wiring portion 8c are connected to the pad portion 8b.

また、ｎ型ＧａＡｓ基板１の裏面上には、ｎ側電極９が形成されている。このｎ側電極９は、ｎ型ＧａＡｓ基板１の裏面側から順に、約０．２μｍのＡｕ−Ｇｅ層および約０．５μｍのＡｕ層によって構成されている。   An n-side electrode 9 is formed on the back surface of the n-type GaAs substrate 1. The n-side electrode 9 is composed of an Au—Ge layer of about 0.2 μm and an Au layer of about 0.5 μm in order from the back side of the n-type GaAs substrate 1.

第１実施形態では、上記のように、リッジ部６以外の領域上に位置する絶縁膜７の上面上の所定領域に配置される配線部８ｃを、底部８ｄと、底部８ｄに対して上方に延びる一対の側部８ｅとを有するように構成することによって、その配線部８ｃの上方に延びる一対の側部８ｅを用いて、リッジ部６上に位置する絶縁膜７の上面上の所定領域に配置される電極部８ａと、リッジ部６以外の領域上に位置する絶縁膜７の上面上の所定領域に配置されるパッド部８ｂとを断線することなく接続することができる。その結果、リッジ部６を含む半導体素子層の表面を平坦化する必要がないので、製造プロセスを複雑化させることなく、配線部８ｃの断線を抑制することができる。また、配線部８ｃの底部８ｄ以外の側部８ｅにより、リッジ部６上に位置する絶縁膜７の上面上の所定領域に配置される電極部８ａと、リッジ部６以外の領域上に位置する絶縁膜７の上面上の所定領域に配置される配線部８ｃとを接続することによって、配線部８ｃの底部８ｄおよび側部８ｅにより電極部８ａと配線部８ｃとを接続する場合に比べて、電極部８ａと配線部８ｃとを接続する領域の面積を小さくすることができる。これにより、配線部８ｃが熱により変形したとしても、配線部８ｃが接続される電極部８ａに加わる応力を低減することができるとともに、電極部８ａ下のｐ型コンタクト層５およびｐ型多層反射膜４に加わる応力も低減することができる。その結果、リッジ部６上に位置する絶縁膜７の上面上の所定領域に配置される電極部８ａに接するｐ型コンタクト層５と、ｐ型多層反射膜４を構成する電流通路を形成するための酸化された高抵抗領域４ｄ（反射膜４ｂ）とが剥離するのを有効に抑制することができる。また、配線部８ｃの底部８ｄ以外の側部８ｅをリッジ部６上の電極部８ａに接続するとともに、配線部８ｃの底部８ｄおよび側部８ｅをリッジ部６以外の領域上のパッド部８ｂに接続することによって、容易に、リッジ部６上の電極部８ａとリッジ部６以外の領域上のパッド部８ｂとを、配線部８ｃを介して接続することができる。   In the first embodiment, as described above, the wiring portion 8c disposed in the predetermined region on the upper surface of the insulating film 7 located on the region other than the ridge portion 6 is disposed above the bottom portion 8d and the bottom portion 8d. By having a pair of extending side portions 8e, a pair of side portions 8e extending above the wiring portion 8c is used to form a predetermined region on the upper surface of the insulating film 7 located on the ridge portion 6. The electrode part 8a to be arranged and the pad part 8b arranged in a predetermined area on the upper surface of the insulating film 7 located on the area other than the ridge part 6 can be connected without disconnection. As a result, since it is not necessary to flatten the surface of the semiconductor element layer including the ridge portion 6, disconnection of the wiring portion 8c can be suppressed without complicating the manufacturing process. Further, the side 8e other than the bottom 8d of the wiring portion 8c is positioned on a region other than the ridge 6 and the electrode 8a disposed in a predetermined region on the upper surface of the insulating film 7 located on the ridge 6. By connecting the wiring part 8c arranged in a predetermined region on the upper surface of the insulating film 7, compared to the case where the electrode part 8a and the wiring part 8c are connected by the bottom part 8d and the side part 8e of the wiring part 8c, The area of the region connecting the electrode portion 8a and the wiring portion 8c can be reduced. Thereby, even if the wiring part 8c is deformed by heat, the stress applied to the electrode part 8a to which the wiring part 8c is connected can be reduced, and the p-type contact layer 5 and the p-type multilayer reflection under the electrode part 8a can be reduced. The stress applied to the film 4 can also be reduced. As a result, in order to form the p-type contact layer 5 in contact with the electrode portion 8 a disposed in a predetermined region on the upper surface of the insulating film 7 located on the ridge portion 6 and the current path constituting the p-type multilayer reflective film 4. It is possible to effectively prevent the oxidized high resistance region 4d (reflective film 4b) from peeling off. Further, the side portion 8e other than the bottom portion 8d of the wiring portion 8c is connected to the electrode portion 8a on the ridge portion 6, and the bottom portion 8d and the side portion 8e of the wiring portion 8c are connected to the pad portion 8b on the region other than the ridge portion 6. By connecting, the electrode portion 8a on the ridge portion 6 and the pad portion 8b on the region other than the ridge portion 6 can be easily connected via the wiring portion 8c.

また、第１実施形態では、配線部８ｃを凹状の断面形状に形成するとともに、配線部８ｃの底部８ｄ以外の一対の側部８ｅにより、電極部８ａと配線部８ｃとが接続するように構成することによって、配線部８ｃの１つの側部８ｅにより電極部８ａと配線部８ｃとを接続する場合に比べて、電極部８ａと配線部８ｃとの接続部の強度を向上させることができる。また、配線部８ｃ（ｐ側電極８）を、リッジ部６の高さ（約３μｍ）よりも小さい厚み（約１．６μｍ）を有するように、かつ、配線部８ｃの側部８ｅを、リッジ部６の高さよりも大きい高さ（約５μｍ）を有するように構成することによって、配線部８ｃの厚みが小さい場合にも、容易に、配線部８ｃの側部８ｅにより電極部８ａと配線部８ｃとを接続することができる。   In the first embodiment, the wiring portion 8c is formed in a concave cross-sectional shape, and the electrode portion 8a and the wiring portion 8c are connected by a pair of side portions 8e other than the bottom portion 8d of the wiring portion 8c. By doing so, the strength of the connecting portion between the electrode portion 8a and the wiring portion 8c can be improved as compared with the case where the electrode portion 8a and the wiring portion 8c are connected by one side portion 8e of the wiring portion 8c. Further, the wiring portion 8c (p-side electrode 8) has a thickness (about 1.6 μm) smaller than the height (about 3 μm) of the ridge portion 6 and the side portion 8e of the wiring portion 8c is connected to the ridge portion. By configuring so as to have a height (about 5 μm) larger than the height of the portion 6, even when the thickness of the wiring portion 8c is small, the electrode portion 8a and the wiring portion can be easily formed by the side portion 8e of the wiring portion 8c. 8c can be connected.

図６〜図２０は、本発明の第１実施形態による面発光型半導体レーザ素子の製造プロセスを説明するための断面図である。なお、図６〜図１１、図１３、図１５および図１８は、図２の２００−２００線に沿った断面に対応する断面図であり、図１２、図１４、図１６、図１７および図１９は、図２の１００−１００線に沿った断面に対応する断面図である。また、図２０は、図２の３００−３００線に沿った断面に対応する断面図である。次に、図１および図６〜図２０を参照して、第１実施形態による面発光型半導体レーザ素子の製造プロセスについて説明する。   6 to 20 are cross-sectional views for explaining a manufacturing process of the surface-emitting type semiconductor laser device according to the first embodiment of the present invention. 6 to 11, 13, 15, and 18 are cross-sectional views corresponding to the cross section taken along the line 200-200 in FIG. 2, and FIGS. 12, 14, 16, 17, and 18. 19 is a cross-sectional view corresponding to a cross section taken along line 100-100 in FIG. 20 is a cross-sectional view corresponding to a cross section taken along line 300-300 in FIG. A manufacturing process for the surface-emitting type semiconductor laser device according to the first embodiment is now described with reference to FIGS. 1 and 6 to 20.

まず、図６に示すように、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ｎ型ＧａＡｓ基板１上に、ｎ型多層反射膜２、活性層３、ｐ型多層反射膜４およびｐ型コンタクト層５を順次成長させる。   First, as shown in FIG. 6, an n-type multilayer reflective film 2, an active layer 3, a p-type multilayer reflective film 4 and a p-type are formed on an n-type GaAs substrate 1 using a MOCVD (Metal Organic Chemical Deposition) method. The contact layer 5 is grown sequentially.

具体的には、ｎ型多層反射膜２を成長させる際には、成長温度を約８００℃に保持した状態で、ｎ型ＧａＡｓ基板１上に、約７１．６ｎｍの厚みを有するＳｉがドープされたｎ型ＡｌＡｓ層と約６０ｎｍの厚みを有するＳｉがドープされたｎ型Ａｌ０．１２ＧａＡｓ層とを交互に成長させる。これにより、下層のｎ型ＡｌＡｓ層と上層のｎ型Ａｌ０．１２ＧａＡｓ層とからなる反射膜２ａを２５層積層する。 Specifically, when the n-type multilayer reflective film 2 is grown, Si having a thickness of about 71.6 nm is doped on the n-type GaAs substrate 1 with the growth temperature maintained at about 800 ° C. In addition, an n-type AlAs layer and an Si-doped n-type Al 0.12 GaAs layer having a thickness of about 60 nm are alternately grown. Thus, 25 layers of the reflection film 2a composed of the lower n-type AlAs layer and the upper n-type Al 0.12 GaAs layer are laminated.

また、活性層３を成長させる際には、成長温度を約８００℃に保持した状態で、ｎ型多層反射膜２（反射膜２ａ）上に、複数のＡｌＧａＡｓからなる障壁層（図示せず）と複数のＧａＡｓからなる井戸層（図示せず）とを交互に成長させる。これにより、複数の障壁層と複数の井戸層とが交互に積層されたＭＱＷ構造の活性層３を形成する。   Further, when the active layer 3 is grown, a plurality of barrier layers (not shown) made of AlGaAs are formed on the n-type multilayer reflective film 2 (reflective film 2a) while maintaining the growth temperature at about 800 ° C. And well layers (not shown) made of a plurality of GaAs are grown alternately. Thereby, the active layer 3 having an MQW structure in which a plurality of barrier layers and a plurality of well layers are alternately stacked is formed.

また、ｐ型多層反射膜４を成長させる際には、成長温度を約７００℃に保持した状態で、まず、活性層３上に、約７０．２ｎｍの厚みを有するＣがドープされたｐ型Ａｌ０．９ＧａＡｓ層と約６０ｎｍの厚みを有するＣ（炭素）がドープされたｐ型Ａｌ０．１２ＧａＡｓ層とを交互に成長させる。これにより、下層のｐ型Ａｌ０．９ＧａＡｓ層と上層のｐ型Ａｌ０．１２ＧａＡｓ層とからなる反射膜４ａを２層積層する。この後、反射膜４ａ上に、約７１ｎｍの厚みを有するＣがドープされたｐ型Ａｌ０．９６ＧａＡｓ層と約６０ｎｍの厚みを有するＣがドープされたｐ型Ａｌ０．１２ＧａＡｓ層とをこの順番で成長させる。これにより、下層のｐ型Ａｌ０．９６ＧａＡｓ層と上層のｐ型Ａｌ０．１２ＧａＡｓ層とからなる反射膜４ｂを１層積層する。続いて、反射膜４ｂ上に、約６８．８ｎｍの厚みを有するＣがドープされたｐ型Ａｌ０．８ＧａＡｓ層と約６０ｎｍの厚みを有するＣがドープされたｐ型Ａｌ０．１２ＧａＡｓ層とを交互に成長させる。これにより、下層のｐ型Ａｌ０．８ＧａＡｓ層と上層のｐ型Ａｌ０．１２ＧａＡｓ層とからなる反射膜４ｃを１８層積層する。 When the p-type multilayer reflective film 4 is grown, the p-type doped with C having a thickness of about 70.2 nm is first formed on the active layer 3 while maintaining the growth temperature at about 700 ° C. Al 0.9 GaAs layers and C (carbon) -doped p-type Al 0.12 GaAs layers having a thickness of about 60 nm are alternately grown. Thereby, two layers of the reflection film 4a composed of the lower p-type Al 0.9 GaAs layer and the upper p-type Al 0.12 GaAs layer are laminated. Thereafter, a p-type Al 0.96 GaAs layer doped with C having a thickness of about 71 nm and a p-type Al 0.12 GaAs layer doped with C having a thickness of about 60 nm are formed on the reflective film 4a. Grow in this order. Thus, one reflective film 4b composed of the lower p-type Al 0.96 GaAs layer and the upper p-type Al 0.12 GaAs layer is laminated. Subsequently, a p-type Al 0.8 GaAs layer doped with C having a thickness of about 68.8 nm and a p-type Al 0.12 GaAs layer doped with C having a thickness of about 60 nm are formed on the reflective film 4b. And grow alternately. Thus, 18 layers of the reflection film 4c composed of the lower p-type Al 0.8 GaAs layer and the upper p-type Al 0.12 GaAs layer are laminated.

また、ｐ型コンタクト層５を成長させる際には、成長温度を約６４０℃に保持した状態で、ｐ型多層反射膜４（反射膜４ｃ）上に、約１５０ｎｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層５を成長させる。この後、フォトリソグラフィ技術を用いて、ｐ型コンタクト層５上のリッジ部６の形成領域に、円形の平面形状を有するレジスト１１を形成する。そして、レジスト１１をマスクとして、ｐ型コンタクト層５の上面から約３μｍの深さまでの所定領域をエッチングする。これにより、図７に示すように、ｐ型多層反射膜４とｐ型コンタクト層５とによって構成されるとともに、約３μｍの高さを有するリッジ部６を形成する。この際、リン酸と過酸化水素と純水とを１：１：５の割合で混合した混合液を用いて、ウェットエッチングする。なお、反応性イオンビームエッチング法などを用いてもよい。この後、レジスト１１を除去する。   Further, when the p-type contact layer 5 is grown, p-type GaAs having a thickness of about 150 nm is formed on the p-type multilayer reflective film 4 (reflective film 4c) with the growth temperature maintained at about 640 ° C. A p-type contact layer 5 is grown. Thereafter, a resist 11 having a circular planar shape is formed in the formation region of the ridge portion 6 on the p-type contact layer 5 by using a photolithography technique. Then, a predetermined region from the upper surface of the p-type contact layer 5 to a depth of about 3 μm is etched using the resist 11 as a mask. As a result, as shown in FIG. 7, the ridge portion 6 is formed which is constituted by the p-type multilayer reflective film 4 and the p-type contact layer 5 and has a height of about 3 μm. At this time, wet etching is performed using a mixed solution in which phosphoric acid, hydrogen peroxide, and pure water are mixed at a ratio of 1: 1: 5. A reactive ion beam etching method or the like may be used. Thereafter, the resist 11 is removed.

次に、図８に示すように、水蒸気酸化法を用いて、ｐ型多層反射膜４に酸化された高抵抗領域４ｄを形成する。具体的には、水蒸気雰囲気中において、約４１５℃の温度条件下でｐ型多層反射膜４を熱処理する。これにより、ｐ型多層反射膜４を構成する層のうち、最も高いＡｌ組成比を有する反射膜４ｂの下層のｐ型Ａｌ０．９６ＧａＡｓ層において、端部から中心部に向かって酸化が進行する。この際、酸化されない中央領域（電流通路）が、約１０μｍの直径を有するように酸化処理する。 Next, as shown in FIG. 8, the oxidized high resistance region 4d is formed in the p-type multilayer reflective film 4 by using a steam oxidation method. Specifically, the p-type multilayer reflective film 4 is heat-treated under a temperature condition of about 415 ° C. in a water vapor atmosphere. Thereby, in the p-type Al 0.96 GaAs layer below the reflective film 4b having the highest Al composition ratio among the layers constituting the p-type multilayer reflective film 4, oxidation proceeds from the end toward the center. To do. At this time, the central region (current path) that is not oxidized is oxidized so as to have a diameter of about 10 μm.

次に、原料としてのモノシラン（ＳｉＨ４）を用いた熱ＣＶＤ法や電子ビーム蒸着法などを用いて、全面上に、約０．５μｍの厚みを有するＳｉＯ２膜（図示せず）を形成する。この後、図９に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、リッジ部６を構成するｐ型コンタクト層５の上面上に位置するＳｉＯ２膜の所定領域を除去することによって、ｐ型コンタクト層５の上面上に開口部７ａを有するＳｉＯ２膜からなる絶縁膜７を形成する。 Next, a SiO 2 film (not shown) having a thickness of about 0.5 μm is formed on the entire surface by using a thermal CVD method or an electron beam evaporation method using monosilane (SiH 4 ) as a raw material. . Thereafter, as shown in FIG. 9, by using a photolithography technique and an etching technique, a predetermined region of the SiO 2 film located on the upper surface of the p-type contact layer 5 constituting the ridge portion 6 is removed. An insulating film 7 made of a SiO 2 film having an opening 7 a is formed on the upper surface of the mold contact layer 5.

次に、図１０に示すように、全面上に、約５μｍの厚みを有するポジレジスト（ＯＦＰＲ５０００：東京応化工業製）１２を塗布した後、約１００℃〜約１１０℃の温度条件下で約３０分間ベーキングすることによって、ポジレジスト１２を硬化させる。この後、ポジレジスト１２上に、約１μｍの厚みを有するネガレジスト（ＯＭＲ８５：東京応化工業製）１３を塗布した後、約９０℃の温度条件下で約３０分間ベーキングすることによって、ネガレジスト１３を硬化させる。なお、ポジレジスト１２およびネガレジスト１３は、それぞれ、本発明の「第１レジスト膜」および「第２レジスト膜」の一例である。   Next, as shown in FIG. 10, a positive resist (OFPR5000: manufactured by Tokyo Ohka Kogyo Co., Ltd.) 12 having a thickness of about 5 μm is applied on the entire surface, and then about 30 at about 100 ° C. to about 110 ° C. The positive resist 12 is cured by baking for a minute. Thereafter, a negative resist (OMR85: manufactured by Tokyo Ohka Kogyo Co., Ltd.) 13 having a thickness of about 1 μm is applied on the positive resist 12 and then baked for about 30 minutes at a temperature of about 90 ° C. Is cured. The positive resist 12 and the negative resist 13 are examples of the “first resist film” and the “second resist film” in the present invention, respectively.

次に、ポジレジスト１２およびネガレジスト１３に、図１に示したｐ側電極８に対応する電極パターンを転写した後、現像することによって、電極パターンを有するポジレジスト１２およびネガレジスト１３を形成する。具体的には、図１１および図１２に示すように、ｐ側電極８に対応する電極パターンを有するフォトマスク（図示せず）を用いて露光することにより、ネガレジスト１３に電極パターンを転写した後、現像することによって、電極パターンを有するネガレジスト１３を形成する。これにより、ネガレジスト１３には、電極パターンに対応する開口部１３ａが形成される。なお、開口部１３ａは、本発明の「第２開口部」の一例である。   Next, after the electrode pattern corresponding to the p-side electrode 8 shown in FIG. 1 is transferred to the positive resist 12 and the negative resist 13, development is performed to form the positive resist 12 and the negative resist 13 having the electrode pattern. . Specifically, as shown in FIGS. 11 and 12, the electrode pattern was transferred to the negative resist 13 by exposure using a photomask (not shown) having an electrode pattern corresponding to the p-side electrode 8. Thereafter, development is performed to form a negative resist 13 having an electrode pattern. As a result, an opening 13 a corresponding to the electrode pattern is formed in the negative resist 13. The opening 13a is an example of the “second opening” in the present invention.

次に、図１３および図１４に示すように、通常の１０倍程度の露光量で全面露光することにより、ポジレジスト１２にネガレジスト１３の電極パターンを転写した後、現像することによって、電極パターンを有するポジレジスト１２を形成する。これにより、ポジレジスト１２には、電極パターンに対応する開口部１２ａが形成される。なお、開口部１２ａは、本発明の「第１開口部」の一例である。この際、ポジレジスト１２の開口部１２ａは、所定の角度傾斜した内側面を有するように形成される。このため、ネガレジスト１３の開口部１３ａの端部１３ｂがポジレジスト１２の開口部１２ａの上端部に突出するオーバーハング部となる。なお、電極パターンを有するポジレジスト１２およびネガレジスト１３を形成する際には、ネガレジスト１３の開口部１３ａの端部１３ｂのオーバーハング部（端部１３ｂ）の突出長さが約４μｍになるように制御する。   Next, as shown in FIG. 13 and FIG. 14, the entire surface is exposed with an exposure amount of about 10 times the normal amount, the electrode pattern of the negative resist 13 is transferred to the positive resist 12, and then developed, thereby developing the electrode pattern. A positive resist 12 having the following is formed. As a result, an opening 12 a corresponding to the electrode pattern is formed in the positive resist 12. The opening 12a is an example of the “first opening” in the present invention. At this time, the opening 12a of the positive resist 12 is formed to have an inner surface inclined at a predetermined angle. For this reason, the end 13 b of the opening 13 a of the negative resist 13 becomes an overhang that protrudes from the upper end of the opening 12 a of the positive resist 12. When the positive resist 12 and the negative resist 13 having the electrode pattern are formed, the protruding length of the overhang portion (end portion 13b) of the end portion 13b of the opening portion 13a of the negative resist 13 is set to about 4 μm. To control.

次に、図１５および図１６に示すように、抵抗加熱蒸着法を用いて、全面上に、約０．１μｍの厚みを有するＣｒ層を堆積する。この際、蒸着源としてのＣｒが設置されたＭｏからなる第１ボート（図示せず）に約２００Ａの電流を約３０秒間流すことにより、Ｃｒが設置された第１ボートを加熱する。これにより、蒸着源としてのＣｒが加熱されるので、Ｃｒが蒸発して堆積される。この後、蒸着源としてのＡｕが設置された第２ボート（図示せず）に約２００Ａの電流を約５０秒間流すことにより、Ａｕが設置された第２ボートを加熱する。これにより、Ａｕが蒸発するので、Ｃｒ層上に、Ａｕ層が堆積される。続いて、蒸着源としてのＡｕが設置された第３ボート（図示せず）に約２００Ａの電流を約５０秒間流すことにより、Ａｕが設置された第３ボートを加熱する。これにより、Ａｕが蒸発されてＣｒ層上にさらにＡｕ層が堆積される。これにより、Ａｕ層の厚みを約１．５μｍにする。   Next, as shown in FIGS. 15 and 16, a Cr layer having a thickness of about 0.1 μm is deposited on the entire surface by resistance heating vapor deposition. At this time, a current of about 200 A is passed through a first boat (not shown) made of Mo in which Cr as an evaporation source is installed for about 30 seconds to heat the first boat in which Cr is installed. Thereby, Cr as an evaporation source is heated, so Cr is evaporated and deposited. Thereafter, a current of about 200 A is passed through a second boat (not shown) in which Au as a deposition source is installed for about 50 seconds to heat the second boat in which Au is installed. Thereby, since Au evaporates, an Au layer is deposited on the Cr layer. Subsequently, a current of about 200 A is passed through a third boat (not shown) in which Au as an evaporation source is installed for about 50 seconds, thereby heating the third boat in which Au is installed. Thereby, Au is evaporated and an Au layer is further deposited on the Cr layer. Thereby, the thickness of the Au layer is reduced to about 1.5 μm.

この際、図１７に示すように、蒸着源からの熱により、ネガレジスト１３の端部（オーバーハング部）１３ｂが上方に反り返るように、ネガレジスト１３が熱変形する。このため、ポジレジスト１２の開口部１２ａの内側面が開放されるので、容易に、開口部１２ａの内側面上にＡｕ層を堆積させることができる。この後、アセトンやレジスト剥離液を用いて、ポジレジスト１２およびネガレジスト１３を除去する。この際、ネガレジスト１３に堆積された余分なＣｒ層およびＡｕ層も除去することができる。   At this time, as shown in FIG. 17, the negative resist 13 is thermally deformed by the heat from the vapor deposition source so that the end portion (overhang portion) 13b of the negative resist 13 warps upward. For this reason, since the inner surface of the opening 12a of the positive resist 12 is opened, an Au layer can be easily deposited on the inner surface of the opening 12a. Thereafter, the positive resist 12 and the negative resist 13 are removed using acetone or a resist stripping solution. At this time, the extra Cr layer and Au layer deposited on the negative resist 13 can also be removed.

このようにして、図１８に示すように、絶縁膜７の上面上の所定領域に、開口部７ａを介してリッジ部６を構成するｐ型コンタクト層５の上面に接触するように、約０．１μｍの厚みを有する下層のＣｒ層と約１．５μｍの厚みを有する上層のＡｕ層とからなるｐ側電極８を形成する。   In this way, as shown in FIG. 18, about 0 so that the predetermined region on the upper surface of the insulating film 7 is in contact with the upper surface of the p-type contact layer 5 constituting the ridge portion 6 through the opening 7a. A p-side electrode 8 composed of a lower Cr layer having a thickness of 1 μm and an upper Au layer having a thickness of about 1.5 μm is formed.

ここで、図１９に示すように、ポジレジスト１２の開口部１２ａ（図１７参照）の内側面上にｐ側電極８を構成するＡｕ層を堆積することができるので、容易に、側部８ｅが底部８ｄに対して上方に延び、かつ、側部８ｅがリッジ部６の上部にまで達する配線部８ｃを形成することができる。これにより、図２０に示すように、リッジ部６上の電極部８ａとリッジ部６以外の領域上のパッド部８ｂとを、配線部８ｃを介して容易に接続することができる。   Here, as shown in FIG. 19, since the Au layer constituting the p-side electrode 8 can be deposited on the inner surface of the opening 12a (see FIG. 17) of the positive resist 12, the side 8e can be easily formed. Can be formed such that the wiring portion 8c extends upward with respect to the bottom portion 8d and the side portion 8e reaches the upper portion of the ridge portion 6. Accordingly, as shown in FIG. 20, the electrode portion 8a on the ridge portion 6 and the pad portion 8b on the region other than the ridge portion 6 can be easily connected via the wiring portion 8c.

次に、硫酸系エッチング液を用いて、ｎ型ＧａＡｓ基板１の厚みが約２００μｍになるまでウェットエッチングする。この後、図１に示したように、真空蒸着法を用いて、ｎ型ＧａＡｓ基板１の裏面上に、ｎ型ＧａＡｓ基板１の裏面側から順に、約０．２μｍのＡｕ−Ｇｅ層および約０．５μｍのＡｕ層を積層することによって、ｎ側電極９を形成する。最後に、良好なオーミック特性を得るために、不活性ガス雰囲気中で熱処理を行うことによって、第１実施形態による面発光型半導体レーザ素子が形成される。   Next, wet etching is performed using a sulfuric acid-based etching solution until the thickness of the n-type GaAs substrate 1 becomes about 200 μm. After that, as shown in FIG. 1, about 0.2 μm Au—Ge layer and about 0.2 μm in order from the back side of the n-type GaAs substrate 1 on the back side of the n-type GaAs substrate 1 by using a vacuum deposition method. The n-side electrode 9 is formed by laminating a 0.5 μm Au layer. Finally, in order to obtain good ohmic characteristics, the surface emitting semiconductor laser device according to the first embodiment is formed by performing heat treatment in an inert gas atmosphere.

第１実施形態の製造プロセスでは、上記のように、配線部８ｃの底部８ｄ以外の側部８ｅにより、リッジ部６上に位置する絶縁膜７の上面上の所定領域に配置される電極部８ａと、リッジ部６以外の領域上に位置する絶縁膜７の上面上の所定領域に配置される配線部８ｃとを接続することによって、水蒸気酸化法を用いてｐ型多層反射膜４を構成する反射膜４ｂに酸化された高抵抗領域４ｄを形成する場合に、高抵抗領域４ｄの体積収縮に起因して、クラックや層間の剥離が発生し易くなったとしても、ｐ型多層反射膜４に加わる応力を低減することができるので、クラックや層間の剥離を抑制することができる。   In the manufacturing process of the first embodiment, as described above, the electrode portion 8a disposed in a predetermined region on the upper surface of the insulating film 7 located on the ridge portion 6 by the side portion 8e other than the bottom portion 8d of the wiring portion 8c. The p-type multilayer reflective film 4 is formed by using a steam oxidation method by connecting the wiring portion 8c disposed in a predetermined region on the upper surface of the insulating film 7 located on a region other than the ridge portion 6 When the oxidized high resistance region 4d is formed in the reflective film 4b, even if cracks and delamination are likely to occur due to the volume shrinkage of the high resistance region 4d, the p-type multilayer reflective film 4 Since the applied stress can be reduced, cracks and delamination can be suppressed.

（第２実施形態）
図２１は、本発明の第２実施形態による面発光型半導体レーザ素子の構造を示した斜視図であり、図２２は、図２１に示した第２実施形態による面発光型半導体レーザ素子の平面図である。図２３および図２４は、それぞれ、図２２の４００−４００線および５００−５００線に沿った断面図である。図２１〜図２４を参照して、この第２実施形態では、上記第１実施形態と異なり、ｐ側電極の電極部およびパッド部が、それぞれ、リッジ部およびダミーリッジ部の上面上に配置されている場合について説明する。 (Second Embodiment)
FIG. 21 is a perspective view showing the structure of a surface emitting semiconductor laser device according to the second embodiment of the present invention, and FIG. 22 is a plan view of the surface emitting semiconductor laser device according to the second embodiment shown in FIG. FIG. 23 and 24 are sectional views taken along lines 400-400 and 500-500 in FIG. 22, respectively. Referring to FIGS. 21 to 24, in the second embodiment, unlike the first embodiment, the electrode portion and the pad portion of the p-side electrode are arranged on the upper surfaces of the ridge portion and the dummy ridge portion, respectively. The case will be described.

この第２実施形態による面発光型半導体レーザ素子では、図２１、図２３および図２４に示すように、ｎ型ＧａＡｓ基板１上に、上記第１実施形態と同様の組成および厚みを有する反射膜２ａを含むｎ型多層反射膜２が形成されている。ｎ型多層反射膜２上には、上記第１実施形態と同様のＭＱＷ構造を有する活性層３が形成されている。   In the surface-emitting type semiconductor laser device according to the second embodiment, as shown in FIGS. 21, 23 and 24, a reflective film having the same composition and thickness as those of the first embodiment is formed on an n-type GaAs substrate 1. An n-type multilayer reflective film 2 containing 2a is formed. On the n-type multilayer reflective film 2, an active layer 3 having an MQW structure similar to that of the first embodiment is formed.

活性層３上の所定領域には、図２３および図２４に示すように、リッジ部２６ａを構成する一方のｐ型多層反射膜２４が形成されている。また、一方のｐ型多層反射膜２４と所定の間隔を隔てた領域には、ダミーリッジ部２６ｂを構成する他方のｐ型多層反射膜２４が形成されている。このｐ型多層反射膜２４は、上記第１実施形態の反射膜４ａ、４ｂおよび４ｃと同様の組成および厚みを有する反射膜２４ａ、２４ｂおよび２４ｃを含む。また、ｐ型多層反射膜２４を構成する反射膜２４ｂには、酸化された高抵抗領域２４ｄが形成されている。一方および他方のｐ型多層反射膜２４（反射膜２４ｃ）上には、それぞれ、上記第１実施形態のｐ型コンタクト層５と同様の組成および厚みを有する一方および他方のｐ型コンタクト層２５が形成されている。そして、一方のｐ型多層反射膜２４と一方のｐ型コンタクト層２５とによって、約３μｍの高さを有するリッジ部２６ａが構成されている。また、他方のｐ型多層反射膜２４と他方のｐ型コンタクト層２５とによって、約３μｍの高さを有するダミーリッジ部２６ｂが構成されている。なお、リッジ部２６ａは、本発明の「段差部」および「第１段差部」の一例であり、ダミーリッジ部２６ｂは、本発明の「段差部」および「第２段差部」の一例である。また、リッジ部２６ａおよびダミーリッジ部２６ｂを覆うように、上記第１実施形態の絶縁膜７と同様の組成および厚みを有する絶縁膜２７が形成されている。この絶縁膜２７は、リッジ部２６ａを構成する一方のｐ型コンタクト層２５の上面上に開口部２７ａを有する。なお、ダミーリッジ部２６ｂは、全て絶縁膜２７によって覆われているので、ダミーリッジ部２６ｂに電流が流れることはない。   As shown in FIGS. 23 and 24, one p-type multilayer reflective film 24 constituting the ridge portion 26a is formed in a predetermined region on the active layer 3. The other p-type multilayer reflective film 24 constituting the dummy ridge portion 26b is formed in a region spaced from the one p-type multilayer reflective film 24 by a predetermined distance. This p-type multilayer reflective film 24 includes reflective films 24a, 24b and 24c having the same composition and thickness as the reflective films 4a, 4b and 4c of the first embodiment. Further, an oxidized high resistance region 24d is formed in the reflective film 24b constituting the p-type multilayer reflective film 24. On one and the other p-type multilayer reflective film 24 (reflective film 24c), one and the other p-type contact layer 25 having the same composition and thickness as the p-type contact layer 5 of the first embodiment are respectively provided. Is formed. One p-type multilayer reflective film 24 and one p-type contact layer 25 form a ridge portion 26a having a height of about 3 μm. The other p-type multilayer reflective film 24 and the other p-type contact layer 25 constitute a dummy ridge portion 26b having a height of about 3 μm. The ridge portion 26a is an example of the “step portion” and the “first step portion” in the present invention, and the dummy ridge portion 26b is an example of the “step portion” and the “second step portion” in the present invention. . An insulating film 27 having the same composition and thickness as the insulating film 7 of the first embodiment is formed so as to cover the ridge portion 26a and the dummy ridge portion 26b. The insulating film 27 has an opening 27a on the upper surface of one p-type contact layer 25 constituting the ridge portion 26a. Since the dummy ridge portion 26b is entirely covered with the insulating film 27, no current flows through the dummy ridge portion 26b.

絶縁膜２７の上面上の所定領域には、開口部２７ａを介してリッジ部２６ａを構成する一方のｐ型コンタクト層２５の上面に接触するように、上記第１実施形態と同様の組成および厚み（約１．６μｍ）を有するｐ側電極２８が形成されている。このｐ側電極２８は、電極部２８ａと、ワイヤボンディング用のパッド部２８ｂと、配線部２８ｃとを有する。なお、電極部２８ａは、本発明の「第１上部導電層」の一例であり、パッド部２８ｂは、本発明の「第２上部導電層」の一例である。また、配線部２８ｃは、本発明の「金属配線層」の一例である。ｐ側電極８の電極部２８ａは、リッジ部２６ａ上に位置する絶縁膜２７の上面上の所定領域に配置されている。パッド部２８ｂは、ダミーリッジ部２６ｂ上に位置する絶縁膜２７の上面上の所定領域に配置されている。また、配線部２８ｃは、電極部２８ａとパッド部２８ｂとの間のリッジ部２６ａおよびダミーリッジ部２６ｂ以外の領域上に位置する絶縁膜２７の上面上の所定領域に配置されているとともに、約１０μｍの配線幅を有する。また、電極部２８ａおよびパッド部２８ｂは、図２２に示すように、円形状の平面形状を有する。   In a predetermined region on the upper surface of the insulating film 27, the same composition and thickness as in the first embodiment so as to be in contact with the upper surface of one p-type contact layer 25 constituting the ridge portion 26 a through the opening 27 a. A p-side electrode 28 having (approximately 1.6 μm) is formed. The p-side electrode 28 includes an electrode portion 28a, a wire bonding pad portion 28b, and a wiring portion 28c. The electrode portion 28a is an example of the “first upper conductive layer” in the present invention, and the pad portion 28b is an example of the “second upper conductive layer” in the present invention. The wiring portion 28c is an example of the “metal wiring layer” in the present invention. The electrode portion 28a of the p-side electrode 8 is disposed in a predetermined region on the upper surface of the insulating film 27 located on the ridge portion 26a. The pad portion 28b is disposed in a predetermined region on the upper surface of the insulating film 27 located on the dummy ridge portion 26b. Further, the wiring portion 28c is disposed in a predetermined region on the upper surface of the insulating film 27 located on the region other than the ridge portion 26a and the dummy ridge portion 26b between the electrode portion 28a and the pad portion 28b. The wiring width is 10 μm. Moreover, the electrode part 28a and the pad part 28b have a circular planar shape as shown in FIG.

ここで、第２実施形態では、ｐ側電極２８の配線部２８ｃは、図３に示した第１実施形態のｐ側電極８の配線部８ｃと同様、凹状の断面形状に形成されている。すなわち、ｐ側電極２８の配線部２８ｃは、図２１および図２２に示すように、底部２８ｄと、底部２８ｄに対して上方に延びる一対の側部２８ｅとを有する。また、配線部２８ｃは、リッジ部２６ａおよびダミーリッジ部２６ｂの高さ（約３μｍ）よりも小さい厚み（約１．６μｍ）を有するとともに、配線部２８ｃの側部２８ｅは、リッジ部２６ａおよびダミーリッジ部２６ｂの高さ（約３μｍ）よりも大きい高さ（約５μｍ）を有する。そして、この第２実施形態では、図２１および図２４に示すように、ｐ側電極２８の配線部２８ｃの底部２８ｄ以外の側部２８ｅが、電極部２８ａおよびパッド部２８ｂに接続されている。   Here, in the second embodiment, the wiring portion 28c of the p-side electrode 28 is formed in a concave cross-sectional shape, similar to the wiring portion 8c of the p-side electrode 8 of the first embodiment shown in FIG. That is, as shown in FIGS. 21 and 22, the wiring portion 28c of the p-side electrode 28 has a bottom portion 28d and a pair of side portions 28e extending upward with respect to the bottom portion 28d. The wiring portion 28c has a thickness (about 1.6 μm) smaller than the height (about 3 μm) of the ridge portion 26a and the dummy ridge portion 26b, and the side portion 28e of the wiring portion 28c has the thickness of about the ridge portion 26a and the dummy ridge portion 26b. The height (about 5 μm) is larger than the height (about 3 μm) of the ridge portion 26 b. In the second embodiment, as shown in FIGS. 21 and 24, the side portion 28e other than the bottom portion 28d of the wiring portion 28c of the p-side electrode 28 is connected to the electrode portion 28a and the pad portion 28b.

また、ｎ型ＧａＡｓ基板１の裏面上には、上記第１実施形態と同様の組成および厚みを有するｎ側電極９が形成されている。   An n-side electrode 9 having the same composition and thickness as in the first embodiment is formed on the back surface of the n-type GaAs substrate 1.

第２実施形態では、上記のように、リッジ部２６ａおよびダミーリッジ部２６ｂ以外の領域上に位置する絶縁膜２７の上面上の所定領域に配置される配線部２８ｃを、底部２８ｄと、底部２８ｄに対して上方に延びる一対の側部２８ｅとを有するように構成することによって、配線部２８ｃの上方に延びる一対の側部２８ｅを用いて、リッジ部２６ａ上の電極部２８ａとリッジ部２６ａ以外の領域上の配線部２８ｃとを接続することができる。また、第２実施形態では、ダミーリッジ部２６ｂ上のパッド部２８ｂとダミーリッジ部２６ｂ以外の領域上の配線部２８ｃとについても、配線部２８ｃの上方に延びる一対の側部２８ｅを用いて接続することができる。これにより、リッジ部２６ａ上の電極部２８ａとダミーリッジ部２６ｂ上のパッド部２８ｂとを、リッジ部２６ａおよびダミーリッジ部２６ｂ以外の領域上の配線部２８ｃを介して断線することなく接続することができる。その結果、リッジ部２６ａおよびダミーリッジ部２６ｂを有する面発光型半導体レーザ素子においても、上記第１実施形態と同様、製造プロセスを複雑化させることなく、配線部２８ｃの断線を抑制することができる。   In the second embodiment, as described above, the wiring portion 28c disposed in the predetermined region on the upper surface of the insulating film 27 located on the region other than the ridge portion 26a and the dummy ridge portion 26b is provided with the bottom portion 28d and the bottom portion 28d. By having a pair of side portions 28e extending upward, the pair of side portions 28e extending above the wiring portion 28c is used to remove the electrode portion 28a on the ridge portion 26a and the ridge portion 26a. Can be connected to the wiring portion 28c on the region. In the second embodiment, the pad portion 28b on the dummy ridge portion 26b and the wiring portion 28c on the region other than the dummy ridge portion 26b are also connected using the pair of side portions 28e extending above the wiring portion 28c. can do. Thus, the electrode portion 28a on the ridge portion 26a and the pad portion 28b on the dummy ridge portion 26b are connected without being disconnected via the wiring portion 28c on the region other than the ridge portion 26a and the dummy ridge portion 26b. Can do. As a result, also in the surface emitting semiconductor laser element having the ridge portion 26a and the dummy ridge portion 26b, disconnection of the wiring portion 28c can be suppressed without complicating the manufacturing process, as in the first embodiment. .

なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。   The remaining effects of the second embodiment are similar to those of the aforementioned first embodiment.

図２５〜図３２は、本発明の第２実施形態による面発光型半導体レーザ素子の製造プロセスを説明するための断面図である。なお、図２５〜図２９および図３１は、図２２の４００−４００線に沿った断面に対応する断面図であり、図３０は、図２２の６００−６００線に沿った断面に対応する断面図である。また、図３２は、図２２の５００−５００線に沿った断面に対応する断面図である。次に、図２１および図２５〜図３２を参照して、第２実施形態による面発光型半導体レーザ素子の製造プロセスについて説明する。   25 to 32 are cross-sectional views for explaining a manufacturing process of the surface emitting semiconductor laser device according to the second embodiment of the invention. 25 to 29 and FIG. 31 are cross-sectional views corresponding to the cross section taken along the line 400-400 in FIG. 22, and FIG. 30 is a cross section corresponding to the cross section taken along the line 600-600 in FIG. FIG. 32 is a cross-sectional view corresponding to a cross section taken along line 500-500 in FIG. A manufacturing process for the surface-emitting type semiconductor laser device according to the second embodiment is now described with reference to FIGS. 21 and 25 to 32.

まず、図２５に示すように、ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓ基板１上に、上記第１実施形態と同様の組成および厚みを有する反射膜２ａを含むｎ型多層反射膜２を成長させた後、ｎ型多層反射膜２上に、上記第１実施形態と同様のＭＱＷ構造を有する活性層３を成長させる。続いて、活性層３上に、上記第１実施形態の反射膜４ａ、４ｂおよび４ｃと同様の組成および厚みを有する反射膜２４ａ、２４ｂおよび２４ｃを含むｐ型多層反射膜２４を成長させた後、ｐ型多層反射膜２４上に、上記第１実施形態のｐ型コンタクト層５と同様の組成および厚みを有するｐ型コンタクト層２５を成長させる。   First, as shown in FIG. 25, an n-type multilayer reflective film 2 including a reflective film 2a having the same composition and thickness as in the first embodiment is grown on an n-type GaAs substrate 1 using MOCVD. After that, an active layer 3 having an MQW structure similar to that of the first embodiment is grown on the n-type multilayer reflective film 2. Subsequently, after the p-type multilayer reflective film 24 including the reflective films 24a, 24b, and 24c having the same composition and thickness as the reflective films 4a, 4b, and 4c of the first embodiment is grown on the active layer 3, A p-type contact layer 25 having the same composition and thickness as the p-type contact layer 5 of the first embodiment is grown on the p-type multilayer reflective film 24.

この後、フォトリソグラフィ技術を用いて、ｐ型コンタクト層２５上のリッジ部２６ａおよびダミーリッジ部２６ｂの形成領域に、円形の平面形状を有するレジスト３１を形成する。この後、レジスト３１をマスクとして、ｐ型コンタクト層２５の上面から約３μｍの深さまでの所定領域をエッチングする。これにより、一方のｐ型多層反射膜２４と一方のｐ型コンタクト層２５とによって構成されるとともに、約３μｍの高さを有するリッジ部２６ａを形成する。また、他方のｐ型多層反射膜２４と他方のｐ型コンタクト層２５とによって構成されるとともに、約３μｍの高さを有するダミーリッジ部２６ｂを形成する。この後、レジスト３１を除去する。   Thereafter, a resist 31 having a circular planar shape is formed in the formation region of the ridge portion 26a and the dummy ridge portion 26b on the p-type contact layer 25 by using a photolithography technique. Thereafter, a predetermined region from the upper surface of the p-type contact layer 25 to a depth of about 3 μm is etched using the resist 31 as a mask. Thus, a ridge portion 26a having a height of about 3 μm is formed while being constituted by one p-type multilayer reflective film 24 and one p-type contact layer 25. Further, a dummy ridge portion 26b having a height of about 3 μm is formed while being constituted by the other p-type multilayer reflective film 24 and the other p-type contact layer 25. Thereafter, the resist 31 is removed.

次に、図２６に示すように、図８および図９に示した第１実施形態と同様のプロセスを用いて、ｐ型多層反射膜２４を構成する反射膜２４ｂに高抵抗領域２４ｄを形成した後、リッジ部２６ａを構成する一方のｐ型コンタクト層２５の上面上に開口部２７ａを有するＳｉＯ２膜からなる絶縁膜２７を形成する。 Next, as shown in FIG. 26, the high resistance region 24d is formed in the reflective film 24b constituting the p-type multilayer reflective film 24 by using the same process as that of the first embodiment shown in FIGS. Thereafter, an insulating film 27 made of a SiO 2 film having an opening 27a is formed on the upper surface of one p-type contact layer 25 constituting the ridge portion 26a.

次に、図２７に示すように、図１０に示した第１実施形態と同様のプロセスを用いて、全面上に、上記第１実施形態のポジレジスト１２と同様の材料からなる約５μｍの厚みを有するポジレジスト３２、および、上記第１実施形態のネガレジスト１３と同様の材料からなる約１μｍの厚みを有するネガレジスト３３を順次形成する。なお、ポジレジスト３２およびネガレジスト３３は、それぞれ、本発明の「第１レジスト膜」および「第２レジスト膜」の一例である。   Next, as shown in FIG. 27, using a process similar to that of the first embodiment shown in FIG. 10, a thickness of about 5 μm made of the same material as the positive resist 12 of the first embodiment is formed on the entire surface. And a negative resist 33 made of the same material as the negative resist 13 of the first embodiment and having a thickness of about 1 μm are sequentially formed. The positive resist 32 and the negative resist 33 are examples of the “first resist film” and the “second resist film” in the present invention, respectively.

次に、図１１〜図２０に示した第１実施形態と同様のプロセスを用いて、上記第１実施形態のｐ側電極８と同様の組成および厚みを有するｐ側電極２８を形成する。すなわち、まず、図２８に示すように、ポジレジスト３２およびネガレジスト３３に、図２１に示したｐ側電極２８に対応する電極パターンをそれぞれ転写した後、現像することによって、電極パターンを有するポジレジスト３２およびネガレジスト３３を形成する。この後、図２９に示すように、抵抗加熱蒸着法を用いて、全面上に、約０．１μｍのＣｒ層を堆積した後、約１．５μｍのＡｕ層を堆積する。この際、図３０に示すように、上記第１実施形態と同様、蒸着源からの熱により、ネガレジスト３３の端部（オーバーハング部）３３ｂが上方に反り返るように、ネガレジスト３３が熱変形する。このため、ポジレジスト３２の開口部３２ａの内側面が開放されるので、容易に、開口部３２ａの内側面上にＡｕ層を堆積させることができる。なお、開口部３２ａは、本発明の「第１開口部」の一例である。この後、ポジレジスト３２およびネガレジスト３３を除去することによって、図３１に示すように、絶縁膜２７の上面上の所定領域に、開口部２７ａを介してリッジ部２６ａを構成する一方のｐ型層コンタクト層２５の上面に接触するように、ｐ側電極２８を形成する。この際、図３２に示すように、ｐ側電極２８の配線部２８ｃの底部２８ｄ以外の側部２８ｅが、電極部２８ａおよびパッド部２８ｂに接続されるように、ｐ側電極２８を形成する。   Next, the p-side electrode 28 having the same composition and thickness as the p-side electrode 8 of the first embodiment is formed using the same process as that of the first embodiment shown in FIGS. That is, first, as shown in FIG. 28, the electrode pattern corresponding to the p-side electrode 28 shown in FIG. 21 is transferred to the positive resist 32 and the negative resist 33, respectively, and then developed, so that a positive resist having an electrode pattern is obtained. A resist 32 and a negative resist 33 are formed. Thereafter, as shown in FIG. 29, a resistance heating vapor deposition method is used to deposit an approximately 0.1 μm Cr layer on the entire surface, and then an approximately 1.5 μm Au layer is deposited. At this time, as shown in FIG. 30, the negative resist 33 is thermally deformed so that the end portion (overhang portion) 33b of the negative resist 33 is warped upward by the heat from the vapor deposition source as in the first embodiment. To do. For this reason, since the inner surface of the opening 32a of the positive resist 32 is opened, an Au layer can be easily deposited on the inner surface of the opening 32a. The opening 32a is an example of the “first opening” in the present invention. Thereafter, by removing the positive resist 32 and the negative resist 33, as shown in FIG. 31, one p-type constituting the ridge portion 26a in the predetermined region on the upper surface of the insulating film 27 through the opening 27a. The p-side electrode 28 is formed so as to be in contact with the upper surface of the layer contact layer 25. At this time, as shown in FIG. 32, the p-side electrode 28 is formed so that the side portion 28e other than the bottom portion 28d of the wiring portion 28c of the p-side electrode 28 is connected to the electrode portion 28a and the pad portion 28b.

最後に、図２１に示したように、上記第１実施形態と同様のプロセスを用いて、ｎ型ＧａＡｓ基板１の裏面上に、上記第１実施形態と同様の組成および厚みを有するｎ側電極９を形成した後、不活性ガス雰囲気中で熱処理を行うことによって、第２実施形態による面発光型半導体レーザ素子が形成される。   Finally, as shown in FIG. 21, an n-side electrode having the same composition and thickness as in the first embodiment is formed on the back surface of the n-type GaAs substrate 1 using the same process as in the first embodiment. After forming 9, the surface emitting semiconductor laser device according to the second embodiment is formed by performing heat treatment in an inert gas atmosphere.

（第３実施形態）
図３３は、本発明の第３実施形態による端面発光型半導体レーザ素子の構造を示した斜視図であり、図３４は、図３３に示した第３実施形態による端面発光型半導体レーザ素子の平面図である。図３５、図３６および図３７は、それぞれ、図３４の７００−７００線、８００−８００線および９００−９００線に沿った断面図である。図３３〜図３７を参照して、この第３実施形態では、上記第１および第２実施形態と異なり、本発明を端面発光型半導体レーザ素子に適用する場合について説明する。 (Third embodiment)
FIG. 33 is a perspective view showing the structure of an edge-emitting semiconductor laser device according to the third embodiment of the present invention, and FIG. 34 is a plan view of the edge-emitting semiconductor laser device according to the third embodiment shown in FIG. FIG. 35, 36, and 37 are sectional views taken along lines 700-700, 800-800, and 900-900 of FIG. 34, respectively. With reference to FIGS. 33 to 37, in the third embodiment, unlike the first and second embodiments, a case where the present invention is applied to an edge-emitting semiconductor laser device will be described.

この第３実施形態による端面発光型半導体レーザ素子では、図３３および図３５〜図３７に示すように、ｎ型ＧａＡｓ基板４１上に、約０．３μｍの厚みを有するｎ型ＧａＩｎＰからなるｎ型バッファ層４２が形成されている。なお、ｎ型ＧａＡｓ基板４１は、本発明の「基板」の一例である。ｎ型バッファ層４２上には、約２μｍの厚みを有するｎ型ＡｌＧａＩｎＰからなるｎ型クラッド層４３が形成されている。ｎ型クラッド層４３上には、活性層４４が形成されている。この活性層４４は、複数のＡｌＧａＩｎＰからなる障壁層（図示せず）と複数のＧａＩｎＰからなる井戸層（図示せず）とが交互に積層されたＭＱＷ構造を有する。   In the edge-emitting semiconductor laser device according to the third embodiment, as shown in FIGS. 33 and 35 to 37, an n-type made of n-type GaInP having a thickness of about 0.3 μm on an n-type GaAs substrate 41. A buffer layer 42 is formed. The n-type GaAs substrate 41 is an example of the “substrate” in the present invention. An n-type cladding layer 43 made of n-type AlGaInP having a thickness of about 2 μm is formed on the n-type buffer layer 42. An active layer 44 is formed on the n-type cladding layer 43. The active layer 44 has an MQW structure in which a plurality of barrier layers (not shown) made of AlGaInP and a plurality of well layers (not shown) made of GaInP are alternately stacked.

活性層４４上には、約０．３μｍの厚みを有するｐ型ＡｌＧａＩｎＰからなるｐ型第１クラッド層４５が形成されている。ｐ型第１クラッド層４５上の所定領域には、リッジ部４６ａを構成する一方のｐ型第２クラッド層４７が形成されている。また、一方のｐ型第２クラッド層４５と所定の間隔を隔てた領域には、一方のｐ型第２クラッド層４７を挟むように、ダミーリッジ部４６ｂを構成する他方のｐ型第２クラッド層４７が形成されている。このｐ型クラッド層４７は、約２μｍの厚みを有するｐ型ＡｌＧａＩｎＰからなる。一方および他方のｐ型第２クラッド層４７上には、それぞれ、約０．１μｍの厚みを有するｐ型ＧａＩｎＰからなる一方および他方のｐ型コンタクト層４８が形成されている。そして、一方のｐ型第２クラッド層４７と一方のｐ型コンタクト層４８とによって、約２．１μｍの高さを有するリッジ部４６ａが構成されている。また、他方のｐ型第２クラッド層４７と他方のｐ型コンタクト層４８とによって、約２．１μｍの高さを有するダミーリッジ部４６ｂが構成されている。また、リッジ部４６ａおよびダミーリッジ部４６ｂは、ストライプ状（細長状）に形成されている。また、リッジ部４６ａおよびダミーリッジ部４６ｂは、逆メサ形状（逆台形状）の断面形状を有するように形成されているとともに、逆メサ形状のリッジ部４６ａの底部は、約２．５μｍの幅を有する。なお、リッジ部４６ａは、本発明の「段差部」および「第１段差部」の一例であり、ダミーリッジ部４６ｂは、本発明の「段差部」および「第２段差部」の一例である。   A p-type first cladding layer 45 made of p-type AlGaInP having a thickness of about 0.3 μm is formed on the active layer 44. In a predetermined region on the p-type first cladding layer 45, one p-type second cladding layer 47 constituting the ridge portion 46a is formed. Further, the other p-type second clad constituting the dummy ridge portion 46b is sandwiched between the p-type second clad layer 45 and the one p-type second clad layer 45 so as to sandwich the p-type second clad layer 47 therebetween. A layer 47 is formed. The p-type cladding layer 47 is made of p-type AlGaInP having a thickness of about 2 μm. On one and the other p-type second cladding layer 47, one and the other p-type contact layer 48 made of p-type GaInP having a thickness of about 0.1 μm are formed. The one p-type second cladding layer 47 and the one p-type contact layer 48 form a ridge portion 46a having a height of about 2.1 μm. The other p-type second cladding layer 47 and the other p-type contact layer 48 constitute a dummy ridge portion 46b having a height of about 2.1 μm. The ridge portion 46a and the dummy ridge portion 46b are formed in a stripe shape (elongated shape). The ridge portion 46a and the dummy ridge portion 46b are formed to have a reverse mesa shape (reverse trapezoidal) cross-sectional shape, and the bottom of the reverse mesa shape ridge portion 46a has a width of about 2.5 μm. Have The ridge portion 46a is an example of the “step portion” and the “first step portion” in the present invention, and the dummy ridge portion 46b is an example of the “step portion” and the “second step portion” in the present invention. .

また、リッジ部４６ａおよびダミーリッジ部４６ｂを覆うように、約０．５μｍの厚みを有するとともに、リッジ部４６ａを構成する一方のｐ型コンタクト層４８の上面上に開口部４９ａを有するＳｉＯ２膜からなる絶縁膜４９が形成されている。絶縁膜４９の上面上の所定領域には、開口部４９ａを介してリッジ部４６ａを構成する一方のｐ型コンタクト層４８の上面に接触するように、約０．１μｍの厚みを有する下層のＣｒ層と約１μｍの厚みを有する上層のＡｕ層とからなるｐ側電極５０が形成されている。このｐ側電極５０は、電極部５０ａと、ワイヤボンディング用のパッド部５０ｂと、配線部５０ｃとを有する。なお、電極部５０ａは、本発明の「第１上部導電層」の一例であり、パッド部５０ｂは、本発明の「第２上部導電層」の一例である。また、配線部５０ｃは、本発明の「金属配線層」の一例である。ｐ側電極５０の電極部５０ａは、リッジ部４６ａを構成する一方のｐ型コンタクト層４８の上面上に配置されている。パッド部５０ｂは、ダミーリッジ部４６ｂ上に位置する絶縁膜４９の上面上の所定領域に配置されている。配線部５０ｃは、電極部５０ａとパッド部５０ｂとの間のリッジ部４６ａおよびダミーリッジ部４６ｂ以外の領域上に位置する絶縁膜４９の上面上の所定領域に配置されている。また、電極部５０ａと２つのパッド部５０ｂとの間には、図３４に示すように、それぞれ、配線部５０ｃが配置されている。 The SiO 2 film has a thickness of about 0.5 μm so as to cover the ridge portion 46a and the dummy ridge portion 46b, and has an opening 49a on the upper surface of one p-type contact layer 48 constituting the ridge portion 46a. An insulating film 49 made of is formed. In a predetermined region on the upper surface of the insulating film 49, a lower Cr layer having a thickness of about 0.1 μm is brought into contact with the upper surface of one p-type contact layer 48 constituting the ridge portion 46a through the opening 49a. A p-side electrode 50 composed of a layer and an upper Au layer having a thickness of about 1 μm is formed. The p-side electrode 50 includes an electrode portion 50a, a wire bonding pad portion 50b, and a wiring portion 50c. The electrode portion 50a is an example of the “first upper conductive layer” in the present invention, and the pad portion 50b is an example of the “second upper conductive layer” in the present invention. The wiring portion 50c is an example of the “metal wiring layer” in the present invention. The electrode portion 50a of the p-side electrode 50 is disposed on the upper surface of one p-type contact layer 48 constituting the ridge portion 46a. The pad portion 50b is disposed in a predetermined region on the upper surface of the insulating film 49 located on the dummy ridge portion 46b. The wiring portion 50c is disposed in a predetermined region on the upper surface of the insulating film 49 located on a region other than the ridge portion 46a and the dummy ridge portion 46b between the electrode portion 50a and the pad portion 50b. Further, as shown in FIG. 34, wiring portions 50c are arranged between the electrode portion 50a and the two pad portions 50b, respectively.

ここで、第３実施形態では、図３３および図３５に示すように、ｐ側電極５０の配線部５０ｃは、凹状の断面形状に形成されている。具体的には、ｐ側電極５０の配線部５０ｃは、底部５０ｄと、底部５０ｄに対して上方に延びる一対の側部５０ｅとを有する。また、配線部５０ｃは、リッジ部４６ａおよびダミーリッジ部４６ｂの高さ（約２．１μｍ）よりも小さい厚み（約１．１μｍ）を有するとともに、配線部５０ｃの側部５０ｅは、リッジ部４６ａおよびダミーリッジ部４６ｂ（図３６参照）の高さ（約２．１μｍ）よりも大きい高さ（約５μｍ）を有する。そして、この第３実施形態では、図３３および図３７に示すように、ｐ側電極５０の配線部５０ｃの底部５０ｄ以外の側部５０ｅが、電極部５０ａおよびパッド部５０ｂに接続されている。   Here, in the third embodiment, as shown in FIGS. 33 and 35, the wiring part 50c of the p-side electrode 50 is formed in a concave cross-sectional shape. Specifically, the wiring part 50c of the p-side electrode 50 has a bottom part 50d and a pair of side parts 50e extending upward with respect to the bottom part 50d. The wiring portion 50c has a thickness (about 1.1 μm) smaller than the height (about 2.1 μm) of the ridge portion 46a and the dummy ridge portion 46b, and the side portion 50e of the wiring portion 50c is connected to the ridge portion 46a. The dummy ridge portion 46b (see FIG. 36) has a height (about 5 μm) larger than the height (about 2.1 μm). In the third embodiment, as shown in FIGS. 33 and 37, the side portions 50e other than the bottom portion 50d of the wiring portion 50c of the p-side electrode 50 are connected to the electrode portion 50a and the pad portion 50b.

また、ｎ型ＧａＡｓ基板４１の裏面上には、ｎ側電極５１が形成されている。このｎ側電極５１は、ｎ型ＧａＡｓ基板４１の裏面側から順に、約０．２μｍのＡｕ−Ｇｅ層および約０．５μｍのＡｕ層によって構成されている。   An n-side electrode 51 is formed on the back surface of the n-type GaAs substrate 41. The n-side electrode 51 is composed of an approximately 0.2 μm Au—Ge layer and an approximately 0.5 μm Au layer in order from the back side of the n-type GaAs substrate 41.

第３実施形態では、上記のように、リッジ部４６ａおよびダミーリッジ部４６ｂ以外の領域上に位置する絶縁膜４９の上面上の所定領域に配置される配線部５０ｃを、底部５０ｄと、底部５０ｄに対して上方に延びる一対の側部５０ｅとを有するように構成することによって、上記第２実施形態と同様、配線部５０ｃの上方に延びる一対の側部５０ｅを用いて、リッジ部４６ａ上の電極部５０ａとダミーリッジ部４６ｂ上のパッド部５０ｂとを、リッジ部４６ａおよびダミーリッジ部４６ｂ以外の領域上の配線部５０ｃを介して断線することなく接続することができる。その結果、リッジ部４６ａおよびダミーリッジ部４６ｂを有する端面発光型半導体レーザ素子においても、上記第２実施形態と同様、製造プロセスを複雑化させることなく、配線部５０ｃの断線を抑制することができる。   In the third embodiment, as described above, the wiring portion 50c disposed in the predetermined region on the upper surface of the insulating film 49 located on the region other than the ridge portion 46a and the dummy ridge portion 46b is provided with the bottom portion 50d and the bottom portion 50d. In the same manner as in the second embodiment, the pair of side portions 50e extending above the wiring portion 50c is used to form the pair of side portions 50e extending upward with respect to the ridge portion 46a. The electrode part 50a and the pad part 50b on the dummy ridge part 46b can be connected via the wiring part 50c on the region other than the ridge part 46a and the dummy ridge part 46b without disconnection. As a result, also in the edge-emitting semiconductor laser element having the ridge portion 46a and the dummy ridge portion 46b, disconnection of the wiring portion 50c can be suppressed without complicating the manufacturing process, as in the second embodiment. .

なお、第３実施形態のその他の効果は、上記第１実施形態と同様である。   The remaining effects of the third embodiment are similar to those of the aforementioned first embodiment.

図３８〜図４９は、本発明の第３実施形態による端面発光型半導体レーザ素子の製造プロセスを説明するための断面図である。なお、図３８〜図４２、図４４および図４７は、図３４の８００−８００線に沿った断面に対応する断面図であり、図４３、図４５、図４６および図４８は、図３４の７００−７００線に沿った断面に対応する断面図である。また、図４９は、図３４の９００−９００線に沿った断面に対応する断面図である。次に、図３３および図３８〜図４９を参照して、第３実施形態による端面発光型半導体レーザ素子の製造プロセスについて説明する。   38 to 49 are cross-sectional views for explaining a manufacturing process of an edge-emitting semiconductor laser device according to the third embodiment of the present invention. 38 to 42, 44 and 47 are cross-sectional views corresponding to the cross section taken along the line 800-800 in FIG. 34. FIGS. 43, 45, 46 and 48 are the same as those in FIG. It is sectional drawing corresponding to the cross section along 700-700 line. 49 is a cross-sectional view corresponding to a cross section taken along line 900-900 in FIG. A manufacturing process for the edge-emitting semiconductor laser device according to the third embodiment will be now described with reference to FIGS. 33 and 38 to 49.

まず、図３８に示すように、ＭＯＣＶＤ法を用いて、ｎ型ＧａＡｓ基板４１上に、約０．３μｍの厚みを有するｎ型ＧａＩｎＰからなるｎ型バッファ層４２、および、約２μｍの厚みを有するｎ型ＡｌＧａＩｎＰからなるｎ型クラッド層４３を順次成長させる。続いて、ｎ型クラッド層４３上に、活性層４４を成長させる。活性層４４を成長させる際には、複数のＡｌＧａＩｎＰからなる障壁層（図示せず）と複数のＧａＩｎＰからなる井戸層（図示せず）とを交互に成長させる。これにより、複数の障壁層と複数の井戸層とが交互に積層されたＭＱＷ構造の活性層４４を形成する。この後、活性層４４上に、約０．３μｍの厚みを有するｐ型ＡｌＧａＩｎＰからなるｐ型第１クラッド層４５、および、約２μｍの厚みを有するｐ型ＡｌＧａＩｎＰからなるｐ型第２クラッド層４７を順次成長させる。続いて、ｐ型第２クラッド層４７上に、約０．１μｍの厚みを有するｐ型ＧａＩｎＰからなるｐ型コンタクト層４８を成長させる。   First, as shown in FIG. 38, an n-type buffer layer 42 made of n-type GaInP having a thickness of about 0.3 μm and a thickness of about 2 μm are formed on an n-type GaAs substrate 41 using MOCVD. An n-type cladding layer 43 made of n-type AlGaInP is sequentially grown. Subsequently, an active layer 44 is grown on the n-type cladding layer 43. When the active layer 44 is grown, a plurality of barrier layers (not shown) made of AlGaInP and a plurality of well layers (not shown) made of GaInP are alternately grown. Thereby, an active layer 44 having an MQW structure in which a plurality of barrier layers and a plurality of well layers are alternately stacked is formed. Thereafter, on the active layer 44, a p-type first cladding layer 45 made of p-type AlGaInP having a thickness of about 0.3 μm and a p-type second cladding layer 47 made of p-type AlGaInP having a thickness of about 2 μm. Grow sequentially. Subsequently, a p-type contact layer 48 made of p-type GaInP having a thickness of about 0.1 μm is grown on the p-type second cladding layer 47.

この後、フォトリソグラフィ技術を用いて、ｐ型コンタクト層４８上のリッジ部４６ａおよびダミーリッジ部４６ｂの形成領域に、ストライプ状（細長状）のレジスト６１を形成する。そして、レジスト６１をマスクとして、ｐ型コンタクト層４８の上面からｐ型第２クラッド層４７までの所定領域をエッチングする。これにより、図３９に示すように、一方のｐ型第２クラッド層４７と一方のｐ型コンタクト層４８とによって構成されるとともに、約２．１μｍの高さを有する逆メサ形状（逆台形状）のリッジ部４６ａを形成する。また、リッジ部４６ａを挟むように、他方のｐ型第２クラッド層４７と他方のｐ型コンタクト層４８とによって構成されるとともに、約２．１μｍの高さを有する逆メサ形状（逆台形状）のダミーリッジ部４６ｂを形成する。この後、レジスト６１を除去する。   Thereafter, a striped (elongated) resist 61 is formed in the formation region of the ridge portion 46a and the dummy ridge portion 46b on the p-type contact layer 48 by using a photolithography technique. Then, a predetermined region from the upper surface of the p-type contact layer 48 to the p-type second cladding layer 47 is etched using the resist 61 as a mask. As a result, as shown in FIG. 39, the p-type second cladding layer 47 and the p-type contact layer 48 constitute one inverted-mesa shape (an inverted trapezoidal shape) having a height of about 2.1 μm. ) Is formed. Further, an inverted mesa shape (inverted trapezoidal shape) having a height of about 2.1 μm is formed by the other p-type second cladding layer 47 and the other p-type contact layer 48 so as to sandwich the ridge portion 46a. ) Dummy ridge 46b. Thereafter, the resist 61 is removed.

次に、図４０に示すように、図９に示した第１実施形態と同様のプロセスを用いて、全面上に、約０．５μｍの厚みを有するＳｉＯ２膜（図示せず）を形成した後、リッジ部４６ａを構成する一方のｐ型コンタクト層４８の上面上に位置するＳｉＯ２膜を除去する。これにより、リッジ部４６ａを構成する一方のｐ型コンタクト層４８の上面上に開口部４９ａを有するＳｉＯ２膜からなる絶縁膜４９を形成する。 Next, as shown in FIG. 40, a SiO 2 film (not shown) having a thickness of about 0.5 μm is formed on the entire surface by using the same process as that of the first embodiment shown in FIG. Thereafter, the SiO 2 film located on the upper surface of one p-type contact layer 48 constituting the ridge portion 46a is removed. Thus, an insulating film 49 made of a SiO 2 film having an opening 49a is formed on the upper surface of one p-type contact layer 48 constituting the ridge 46a.

次に、図４１に示すように、図１０に示した第１実施形態と同様のプロセスを用いて、全面上に、上記第１実施形態のポジレジスト１２と同様の材料からなる約５μｍの厚みを有するポジレジスト６２、および、上記第１実施形態のネガレジスト１３と同様の材料からなる約１μｍの厚みを有するネガレジスト６３を順次形成する。なお、ポジレジスト６２およびネガレジスト６３は、それぞれ、本発明の「第１レジスト膜」および「第２レジスト膜」の一例である。   Next, as shown in FIG. 41, a thickness of about 5 μm made of the same material as that of the positive resist 12 of the first embodiment is formed on the entire surface by using the same process as that of the first embodiment shown in FIG. And a negative resist 63 having a thickness of about 1 μm made of the same material as the negative resist 13 of the first embodiment is sequentially formed. The positive resist 62 and the negative resist 63 are examples of the “first resist film” and the “second resist film” in the present invention, respectively.

次に、ポジレジスト６２およびネガレジスト６３に、図３３に示したｐ側電極５０に対応する電極パターンを転写した後、現像することによって、電極パターンを有するポジレジスト６２およびネガレジスト６３を形成する。具体的には、図４２および図４３に示すように、図１１〜図１４に示した第１実施形態と同様のプロセスを用いて、ネガレジスト６３およびポジレジスト６２に、それぞれ、電極パターンに対応する開口部６３ａおよび６２ａを形成する。また、この際、ネガレジスト６３の開口部６３ａの端部６３ｂがポジレジスト６２の開口部６２ａの上端部に突出するオーバーハング部となるように制御する。なお、開口部６２ａおよび６３ａは、それぞれ、本発明の「第１開口部」および第２開口部」の一例である。   Next, an electrode pattern corresponding to the p-side electrode 50 shown in FIG. 33 is transferred to the positive resist 62 and the negative resist 63 and then developed to form the positive resist 62 and the negative resist 63 having the electrode pattern. . Specifically, as shown in FIGS. 42 and 43, the negative resist 63 and the positive resist 62 are respectively corresponding to the electrode patterns by using the same process as that of the first embodiment shown in FIGS. Opening portions 63a and 62a to be formed are formed. At this time, the end 63 b of the opening 63 a of the negative resist 63 is controlled to be an overhang that protrudes from the upper end of the opening 62 a of the positive resist 62. The openings 62a and 63a are examples of the “first opening” and the second opening of the present invention, respectively.

次に、図４４および図４５に示すように、図１５および図１６に示した第１実施形態と同様のプロセスを用いて、第１ボート（図示せず）を加熱することにより蒸着源としてのＣｒを蒸発させることによって、全面上に約０．１μｍのＣｒ層を堆積する。この後、第２ボート（図示せず）を加熱することにより蒸着源としてのＡｕを蒸発させることによって、Ｃｒ層上にＡｕ層を堆積する。続いて、第３ボート（図示せず）を加熱することにより蒸着源としてのＡｕを蒸発させることによって、Ｃｒ層上にさらにＡｕ層を堆積する。これにより、Ａｕ層の厚みを約１μｍにする。この際、図４６に示すように、図１７に示した第１実施形態と同様、蒸着源からの熱により、ネガレジスト６３の端部６３ｂが上方に反り返るように熱変形する。このため、ポジレジスト６２の開口部６２ａの内側面が開放されるので、容易に、開口部６２ａの内側面上にＡｕ層を堆積させることができる。この後、アセトンやレジスト剥離液を用いて、ポジレジスト６２およびネガレジスト６３を除去する。   Next, as shown in FIGS. 44 and 45, the first boat (not shown) is heated as a deposition source by using a process similar to that of the first embodiment shown in FIGS. 15 and 16. A Cr layer of about 0.1 μm is deposited on the entire surface by evaporating Cr. After that, the Au layer is deposited on the Cr layer by evaporating Au as a vapor deposition source by heating a second boat (not shown). Subsequently, a third boat (not shown) is heated to evaporate Au as an evaporation source, thereby further depositing an Au layer on the Cr layer. This reduces the thickness of the Au layer to about 1 μm. At this time, as shown in FIG. 46, similarly to the first embodiment shown in FIG. 17, due to the heat from the vapor deposition source, the end portion 63b of the negative resist 63 is thermally deformed so as to warp upward. For this reason, since the inner surface of the opening 62a of the positive resist 62 is opened, an Au layer can be easily deposited on the inner surface of the opening 62a. Thereafter, the positive resist 62 and the negative resist 63 are removed using acetone or a resist stripping solution.

このようにして、図４７に示すように、絶縁膜４９の上面上の所定領域に、開口部４９ａを介してリッジ部４６ａを構成する一方のｐ型層コンタクト層４８の上面に接触するように、約０．１μｍの厚みを有する下層のＣｒ層と約１μｍの厚みを有する上層のＡｕ層とからなるｐ側電極５０を形成する。   In this way, as shown in FIG. 47, a predetermined region on the upper surface of the insulating film 49 is brought into contact with the upper surface of one p-type layer contact layer 48 constituting the ridge portion 46a through the opening 49a. Then, a p-side electrode 50 composed of a lower Cr layer having a thickness of about 0.1 μm and an upper Au layer having a thickness of about 1 μm is formed.

ここで、図４８に示すように、図１９に示した第１実施形態と同様、配線部５０ｃの側部５０ｅは、底部５０ｄに対して上方に延びる一対の側部５０ｅを有するように形成される。また、配線部５０ｃの一対の側部５０ｅは、リッジ部４６ａおよびダミーリッジ部４６ｂ（図４７参照）の上部にまで達するように形成される。これにより、図４９に示すように、リッジ部４６ａ上の電極部５０ａおよびダミーリッジ部４６ｂ上のパッド部５０ｂと、リッジ部４６ａおよびダミーリッジ部４６ｂ以外の領域上の配線部５０ｃとが、配線部５０ｃの側部５０ｅにより接続される。   48, as in the first embodiment shown in FIG. 19, the side part 50e of the wiring part 50c is formed to have a pair of side parts 50e extending upward with respect to the bottom part 50d. The The pair of side portions 50e of the wiring portion 50c is formed so as to reach the upper portions of the ridge portion 46a and the dummy ridge portion 46b (see FIG. 47). As a result, as shown in FIG. 49, the electrode portion 50a on the ridge portion 46a and the pad portion 50b on the dummy ridge portion 46b and the wiring portion 50c on the region other than the ridge portion 46a and the dummy ridge portion 46b It is connected by the side part 50e of the part 50c.

次に、ｎ型ＧａＡｓ基板４１を所定の厚みになるまでエッチングする。この後、図３３に示したように、真空蒸着法を用いて、ｎ型ＧａＡｓ基板４１の裏面上に、ｎ型ＧａＡｓ基板４１の裏面側から順に、約０．２μｍの厚みを有するＡｕ−Ｇｅ層および約０．５μｍの厚みを有するＡｕ層を積層することによって、ｎ側電極５１を形成する。最後に、良好なオーミック特性を得るために、不活性ガス雰囲気中で、約４３０℃の温度条件下で約５分間熱処理することによって、第３実施形態による端面発光型半導体レーザ素子が形成される。   Next, the n-type GaAs substrate 41 is etched to a predetermined thickness. Thereafter, as shown in FIG. 33, Au—Ge having a thickness of about 0.2 μm is formed on the back surface of the n-type GaAs substrate 41 in order from the back surface side of the n-type GaAs substrate 41 by using a vacuum deposition method. The n-side electrode 51 is formed by laminating a layer and an Au layer having a thickness of about 0.5 μm. Finally, in order to obtain good ohmic characteristics, the edge-emitting semiconductor laser device according to the third embodiment is formed by performing heat treatment in an inert gas atmosphere at a temperature of about 430 ° C. for about 5 minutes. .

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims for patent, and further includes all modifications within the meaning and scope equivalent to the scope of claims for patent.

たとえば、上記第１〜第３実施形態では、面発光型半導体レーザ素子または端面発光型半導体レーザ素子に本発明を適用する例を説明したが、本発明はこれに限らず、段差部を有する表面上に金属配線層が形成される半導体素子であれば、他の半導体レーザ素子や半導体レーザ素子以外の半導体素子に広く適用可能である。   For example, in the first to third embodiments, the example in which the present invention is applied to the surface emitting semiconductor laser element or the edge emitting semiconductor laser element has been described. However, the present invention is not limited thereto, and the surface having a stepped portion is used. Any semiconductor element having a metal wiring layer formed thereon can be widely applied to other semiconductor laser elements and semiconductor elements other than semiconductor laser elements.

また、上記第１〜第３実施形態では、同一の層からなる電極部、パッド部および配線部を形成するようにしたが、本発明はこれに限らず、電極部およびパッド部とは異なる層からなる配線部を形成するようにしてもよい。また、本発明の金属配線層を、パッド部および電極部以外の導電層間を接続する配線に適用してもよい。   Moreover, in the said 1st-3rd embodiment, although the electrode part, pad part, and wiring part which consist of the same layer were formed, this invention is not restricted to this, The layer different from an electrode part and a pad part A wiring portion made of may be formed. Moreover, you may apply the metal wiring layer of this invention to the wiring which connects conductive layers other than a pad part and an electrode part.

また、上記第１〜第３実施形態では、配線部を、底部に対して上方に延びる一対の側部を有するように形成したが、本発明はこれに限らず、１つの側部のみを底部に対して上方に延びるように形成してもよい。   In the first to third embodiments, the wiring portion is formed to have a pair of side portions extending upward with respect to the bottom portion. However, the present invention is not limited thereto, and only one side portion is the bottom portion. It may be formed so as to extend upward.

また、上記第１〜第３実施形態では、半導体レーザ素子の能動素子領域を構成する半導体素子層からなるリッジ部（段差部）の上部と下部とを金属配線層を介して接続するようにしたが、本発明はこれに限らず、たとえば、半導体レーザ素子の発光領域、受光素子の受光部およびトランジスタ素子のチャネル部などの能動素子領域が段差部の下部に形成された構造において、段差部の下部の能動素子領域と段差部の上部とを金属配線層を介して接続する場合にも、同様の効果を得ることができる。また、半導体レーザ素子の発光領域、受光素子の受光部およびトランジスタ素子のチャネル部などの能動素子領域が段差部の上部に形成された構造において、段差部の上部の能動素子領域と段差部の下部とを金属配線層を介して接続する場合にも、同様の効果を得ることができる。   In the first to third embodiments, the upper and lower portions of the ridge portion (step portion) made of the semiconductor element layer constituting the active element region of the semiconductor laser element are connected via the metal wiring layer. However, the present invention is not limited to this. For example, in a structure in which an active element region such as a light emitting region of a semiconductor laser element, a light receiving portion of a light receiving element, and a channel portion of a transistor element is formed below the step portion, The same effect can be obtained also when the lower active element region and the upper portion of the stepped portion are connected via a metal wiring layer. Further, in the structure in which the active element regions such as the light emitting region of the semiconductor laser element, the light receiving portion of the light receiving element, and the channel portion of the transistor element are formed above the step portion, the active element region above the step portion and the lower portion of the step portion The same effect can be obtained also when connecting to each other via a metal wiring layer.

本発明の第１実施形態による面発光型半導体レーザ素子の構造を示した斜視図である。1 is a perspective view showing a structure of a surface-emitting type semiconductor laser device according to a first embodiment of the present invention. 図１に示した第１実施形態による面発光型半導体レーザ素子の平面図である。FIG. 2 is a plan view of the surface emitting semiconductor laser element according to the first embodiment shown in FIG. 1. 図２の１００−１００線に沿った断面図である。FIG. 3 is a cross-sectional view taken along line 100-100 in FIG. 2. 図２の２００−２００線に沿った断面図である。FIG. 3 is a cross-sectional view taken along line 200-200 in FIG. 2. 図２の３００−３００線に沿った断面図である。FIG. 3 is a cross-sectional view taken along line 300-300 in FIG. 2. 本発明の第１実施形態による面発光型半導体レーザ素子の２００−２００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 200-200 line | wire of the surface emitting semiconductor laser element by 1st Embodiment of this invention. 本発明の第１実施形態による面発光型半導体レーザ素子の２００−２００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 200-200 line | wire of the surface emitting semiconductor laser element by 1st Embodiment of this invention. 本発明の第１実施形態による面発光型半導体レーザ素子の２００−２００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 200-200 line | wire of the surface emitting semiconductor laser element by 1st Embodiment of this invention. 本発明の第１実施形態による面発光型半導体レーザ素子の２００−２００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 200-200 line | wire of the surface emitting semiconductor laser element by 1st Embodiment of this invention. 本発明の第１実施形態による面発光型半導体レーザ素子の２００−２００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 200-200 line | wire of the surface emitting semiconductor laser element by 1st Embodiment of this invention. 本発明の第１実施形態による面発光型半導体レーザ素子の２００−２００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 200-200 line | wire of the surface emitting semiconductor laser element by 1st Embodiment of this invention. 本発明の第１実施形態による面発光型半導体レーザ素子の１００−１００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 100-100 line of the surface emitting semiconductor laser element by 1st Embodiment of this invention. 本発明の第１実施形態による面発光型半導体レーザ素子の２００−２００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 200-200 line | wire of the surface emitting semiconductor laser element by 1st Embodiment of this invention. 本発明の第１実施形態による面発光型半導体レーザ素子の１００−１００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 100-100 line of the surface emitting semiconductor laser element by 1st Embodiment of this invention. 本発明の第１実施形態による面発光型半導体レーザ素子の２００−２００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 200-200 line | wire of the surface emitting semiconductor laser element by 1st Embodiment of this invention. 本発明の第１実施形態による面発光型半導体レーザ素子の１００−１００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 100-100 line of the surface emitting semiconductor laser element by 1st Embodiment of this invention. 本発明の第１実施形態による面発光型半導体レーザ素子の１００−１００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 100-100 line of the surface emitting semiconductor laser element by 1st Embodiment of this invention. 本発明の第１実施形態による面発光型半導体レーザ素子の２００−２００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 200-200 line | wire of the surface emitting semiconductor laser element by 1st Embodiment of this invention. 本発明の第１実施形態による面発光型半導体レーザ素子の１００−１００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 100-100 line of the surface emitting semiconductor laser element by 1st Embodiment of this invention. 本発明の第１実施形態による面発光型半導体レーザ素子の３００−３００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 300-300 line | wire of the surface emitting semiconductor laser element by 1st Embodiment of this invention. 本発明の第２実施形態による面発光型半導体レーザ素子の構造を示した斜視図である。It is the perspective view which showed the structure of the surface emitting semiconductor laser element by 2nd Embodiment of this invention. 図２１に示した第２実施形態による面発光型半導体レーザ素子の平面図である。FIG. 22 is a plan view of the surface-emitting type semiconductor laser device according to the second embodiment shown in FIG. 21. 図２２の４００−４００線に沿った断面図である。FIG. 23 is a cross-sectional view taken along line 400-400 in FIG. 図２２の５００−５００線に沿った断面図である。It is sectional drawing along the 500-500 line | wire of FIG. 本発明の第２実施形態による面発光型半導体レーザ素子の４００−４００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 400-400 line | wire of the surface emitting semiconductor laser element by 2nd Embodiment of this invention. 本発明の第２実施形態による面発光型半導体レーザ素子の４００−４００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 400-400 line | wire of the surface emitting semiconductor laser element by 2nd Embodiment of this invention. 本発明の第２実施形態による面発光型半導体レーザ素子の４００−４００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 400-400 line | wire of the surface emitting semiconductor laser element by 2nd Embodiment of this invention. 本発明の第２実施形態による面発光型半導体レーザ素子の４００−４００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 400-400 line | wire of the surface emitting semiconductor laser element by 2nd Embodiment of this invention. 本発明の第２実施形態による面発光型半導体レーザ素子の４００−４００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 400-400 line | wire of the surface emitting semiconductor laser element by 2nd Embodiment of this invention. 本発明の第２実施形態による面発光型半導体レーザ素子の６００−６００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 600-600 line | wire of the surface emitting semiconductor laser element by 2nd Embodiment of this invention. 本発明の第２実施形態による面発光型半導体レーザ素子の４００−４００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 400-400 line | wire of the surface emitting semiconductor laser element by 2nd Embodiment of this invention. 本発明の第２実施形態による面発光型半導体レーザ素子の５００−５００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 500-500 line | wire of the surface emitting semiconductor laser element by 2nd Embodiment of this invention. 本発明の第３実施形態による端面発光型半導体レーザ素子の構造を示した斜視図である。It is the perspective view which showed the structure of the edge surface emission type semiconductor laser element by 3rd Embodiment of this invention. 図３３に示した第３実施形態による端面発光型半導体レーザ素子の平面図である。FIG. 34 is a plan view of the edge-emitting semiconductor laser device according to the third embodiment shown in FIG. 33. 図３４の７００−７００線に沿った断面図である。FIG. 37 is a cross-sectional view taken along line 700-700 in FIG. 34. 図３４の８００−８００線に沿った断面図である。It is sectional drawing along the 800-800 line of FIG. 図３４の９００−９００線に沿った断面図である。It is sectional drawing along the 900-900 line | wire of FIG. 本発明の第３実施形態による端面発光型半導体レーザ素子の８００−８００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 800-800 line | wire of the edge emitting semiconductor laser element by 3rd Embodiment of this invention. 本発明の第３実施形態による端面発光型半導体レーザ素子の８００−８００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 800-800 line | wire of the edge emitting semiconductor laser element by 3rd Embodiment of this invention. 本発明の第３実施形態による端面発光型半導体レーザ素子の８００−８００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 800-800 line | wire of the edge emitting semiconductor laser element by 3rd Embodiment of this invention. 本発明の第３実施形態による端面発光型半導体レーザ素子の８００−８００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 800-800 line | wire of the edge emitting semiconductor laser element by 3rd Embodiment of this invention. 本発明の第３実施形態による端面発光型半導体レーザ素子の８００−８００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 800-800 line | wire of the edge emitting semiconductor laser element by 3rd Embodiment of this invention. 本発明の第３実施形態による端面発光型半導体レーザ素子の７００−７００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 700-700 line | wire of the edge-emitting semiconductor laser element by 3rd Embodiment of this invention. 本発明の第３実施形態による端面発光型半導体レーザ素子の８００−８００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 800-800 line | wire of the edge emitting semiconductor laser element by 3rd Embodiment of this invention. 本発明の第３実施形態による端面発光型半導体レーザ素子の７００−７００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 700-700 line | wire of the edge-emitting semiconductor laser element by 3rd Embodiment of this invention. 本発明の第３実施形態による端面発光型半導体レーザ素子の７００−７００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 700-700 line | wire of the edge-emitting semiconductor laser element by 3rd Embodiment of this invention. 本発明の第３実施形態による端面発光型半導体レーザ素子の８００−８００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 800-800 line | wire of the edge emitting semiconductor laser element by 3rd Embodiment of this invention. 本発明の第３実施形態による端面発光型半導体レーザ素子の７００−７００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 700-700 line | wire of the edge-emitting semiconductor laser element by 3rd Embodiment of this invention. 本発明の第３実施形態による端面発光型半導体レーザ素子の９００−９００線に沿った断面の製造プロセスを説明するための断面図である。It is sectional drawing for demonstrating the manufacturing process of the cross section along the 900-900 line | wire of the edge-emitting semiconductor laser element by 3rd Embodiment of this invention.

符号の説明Explanation of symbols

１、５１ ｎ型ＧａＡｓ基板（基板）
６ リッジ部（段差部）
８ａ 電極部（上部導電層）
８ｂ パッド部（下部導電層）
８ｃ、２８ｃ、５０ｃ 配線部（金属配線層）
８ｄ、２８ｄ、５０ｄ 底部
８ｅ、２８ｅ、５０ｅ 側部
１２、３２、６２ ポジレジスト（第１レジスト膜）
１２ａ、３２ａ、６２ａ 開口部（第１開口部）
１３、３３、６３ ネガレジスト（第２レジスト膜）
１３ａ、６３ａ 開口部（第２開口部）
１３ｂ、３３ｂ、６３ｂ 端部
２６ａ、４６ａ リッジ部（段差部、第１段差部）
２６ｂ、４６ｂ ダミーリッジ部（段差部、第２段差部）
２８ａ、５０ａ 電極部（第１上部導電層）
２８ｂ、５０ｂ パッド電極（第２上部導電層） 1, 51 n-type GaAs substrate (substrate)
6 Ridge part (step part)
8a Electrode (upper conductive layer)
8b Pad part (lower conductive layer)
8c, 28c, 50c Wiring part (metal wiring layer)
8d, 28d, 50d Bottom portion 8e, 28e, 50e Side portion 12, 32, 62 Positive resist (first resist film)
12a, 32a, 62a Opening (first opening)
13, 33, 63 Negative resist (second resist film)
13a, 63a Opening (second opening)
13b, 33b, 63b End portion 26a, 46a Ridge portion (stepped portion, first stepped portion)
26b, 46b Dummy ridge part (step part, second step part)
28a, 50a Electrode part (first upper conductive layer)
28b, 50b Pad electrode (second upper conductive layer)

Claims (8)

上部と下部とを有する段差部を含む基板と、
前記段差部の少なくとも下部に形成され、底部と、前記底部に対して上方に延びる側部とを有するとともに、前記底部以外の前記側部が前記段差部の下部と上部とを接続するように形成される金属配線層とを備えた、半導体素子。 A substrate including a step portion having an upper portion and a lower portion;
Formed at least in the lower part of the step part, having a bottom part and a side part extending upward with respect to the bottom part, and forming the side part other than the bottom part to connect the lower part and the upper part of the step part. A semiconductor device comprising a metal wiring layer. 前記金属配線層は、前記底部と、一対の前記側部とを有する凹状の断面形状に形成されており、
前記金属配線層の前記底部以外の前記一対の側部が、前記段差部の下部と上部とを接続するように形成されている、請求項１に記載の半導体素子。 The metal wiring layer is formed in a concave cross-sectional shape having the bottom portion and a pair of the side portions,
2. The semiconductor element according to claim 1, wherein the pair of side portions other than the bottom portion of the metal wiring layer is formed so as to connect a lower portion and an upper portion of the stepped portion. 前記金属配線層は、前記段差部の高さよりも小さい厚みを有するとともに、前記金属配線層の前記側部は、前記段差部よりも大きい高さを有する、請求項１または２に記載の半導体素子。   3. The semiconductor element according to claim 1, wherein the metal wiring layer has a thickness smaller than a height of the stepped portion, and the side portion of the metal wiring layer has a height larger than the stepped portion. . 前記段差部は、第１段差部および第２段差部を含み、
前記第１段差部の上部上に形成される第１上部導電層と、前記第２段差部の上部上に形成される第２上部導電層とをさらに備え、
前記第１上部導電層と前記第２上部導電層とは、前記金属配線層の前記底部以外の前記側部を介して接続されている、請求項１〜３のいずれか１項に記載の半導体素子。 The step portion includes a first step portion and a second step portion,
A first upper conductive layer formed on an upper portion of the first step portion; and a second upper conductive layer formed on an upper portion of the second step portion;
4. The semiconductor according to claim 1, wherein the first upper conductive layer and the second upper conductive layer are connected via the side portion other than the bottom portion of the metal wiring layer. 5. element. 前記段差部の上部上に形成される上部導電層と、前記段差部の下部上に形成される下部導電層とをさらに備え、
前記金属配線層の前記底部以外の前記側部が前記上部導電層に接続されているとともに、前記金属配線層の少なくとも前記底部が前記下部導電層に接続されている、請求項１〜３のいずれか１項に記載の半導体素子。 An upper conductive layer formed on an upper portion of the stepped portion; and a lower conductive layer formed on a lower portion of the stepped portion,
The side portion other than the bottom portion of the metal wiring layer is connected to the upper conductive layer, and at least the bottom portion of the metal wiring layer is connected to the lower conductive layer. 2. The semiconductor element according to item 1. 上部と下部とを有する段差部を含む基板を形成する工程と、
前記段差部の少なくとも下部に、底部と、前記底部に対して上方に延びる側部とを有するとともに、前記底部以外の前記側部が前記段差部の下部と上部とを接続するように、金属配線層を形成する工程とを備えた、半導体素子の製造方法。 Forming a substrate including a step portion having an upper portion and a lower portion;
At least the lower part of the step part has a bottom part and a side part extending upward with respect to the bottom part, and the metal wiring is arranged such that the side part other than the bottom part connects the lower part and the upper part of the step part. A method for manufacturing a semiconductor device, comprising the step of forming a layer. 前記金属配線層を形成する工程は、
前記段差部の下部上に、前記段差部の高さよりも大きい厚みを有する第１レジスト膜を形成した後、前記第１レジスト膜上に、前記第１レジスト膜とは異なる材料からなる第２レジスト膜を形成する工程と、
前記第２レジスト膜に所定のパターンに対応する第２開口部を形成するとともに、前記第１レジスト膜に、前記第２開口部の端部がオーバーハング部となるように、第１開口部を形成する工程と、
前記第１開口部内に露出された前記基板の前記段差部の下部上と、前記第１開口部の内側面上とに、前記金属配線層を構成する材料を堆積する工程と、
前記金属配線層を構成する材料の堆積時の熱により前記第２レジスト膜の前記第２開口部のオーバーハング部を上方に反り返らせる工程とを含む、請求項６に記載の半導体素子の製造方法。 The step of forming the metal wiring layer includes:
After forming a first resist film having a thickness larger than the height of the stepped portion on the lower portion of the stepped portion, a second resist made of a material different from the first resist film is formed on the first resist film. Forming a film;
A second opening corresponding to a predetermined pattern is formed in the second resist film, and the first opening is formed in the first resist film so that an end of the second opening becomes an overhang portion. Forming, and
Depositing a material constituting the metal wiring layer on a lower portion of the stepped portion of the substrate exposed in the first opening and on an inner surface of the first opening;
The method of manufacturing a semiconductor device according to claim 6, further comprising a step of warping an overhanging portion of the second opening of the second resist film upward by heat during deposition of a material constituting the metal wiring layer. Method. 前記金属配線層を形成する工程は、
前記金属配線層を構成する材料の堆積後に、リフトオフ法を用いて、前記第２レジスト膜に堆積された前記金属配線層を構成する材料を除去することによって、前記底部と一対の前記側部とを有する凹状の前記金属配線層を形成する工程を含む、請求項７に記載の半導体素子の製造方法。 The step of forming the metal wiring layer includes:
After the material constituting the metal wiring layer is deposited, the bottom and the pair of side parts are removed by removing the material constituting the metal wiring layer deposited on the second resist film using a lift-off method. The manufacturing method of the semiconductor element of Claim 7 including the process of forming the said concave-shaped metal wiring layer which has this.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008282868A (en) * 2007-05-08 2008-11-20 Sumitomo Electric Ind Ltd Method for manufacturing semiconductor laser element
JP2010245502A (en) * 2009-03-18 2010-10-28 Ricoh Co Ltd Surface emitting laser, surface emitting laser array, optical scanning device, and image forming apparatus
WO2020217490A1 (en) * 2019-04-26 2020-10-29 三菱電機株式会社 Method for manufacturing semiconductor device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008282868A (en) * 2007-05-08 2008-11-20 Sumitomo Electric Ind Ltd Method for manufacturing semiconductor laser element
JP2010245502A (en) * 2009-03-18 2010-10-28 Ricoh Co Ltd Surface emitting laser, surface emitting laser array, optical scanning device, and image forming apparatus
WO2020217490A1 (en) * 2019-04-26 2020-10-29 三菱電機株式会社 Method for manufacturing semiconductor device
JPWO2020217490A1 (en) * 2019-04-26 2021-10-28 三菱電機株式会社 Manufacturing method of semiconductor devices
CN113678230A (en) * 2019-04-26 2021-11-19 三菱电机株式会社 Method for manufacturing semiconductor device
JP7124959B2 (en) 2019-04-26 2022-08-24 三菱電機株式会社 Semiconductor device manufacturing method
US11948797B2 (en) 2019-04-26 2024-04-02 Mitsubishi Electric Corporation Method for manufacturing semiconductor device

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