JP2005250228A - Transistor array substrate - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To improve the aperture ratio of each pixel with respect to a transistor array substrate for use in a liquid crystal display panel of the active matrix driving type, or the like. <P>SOLUTION: The transistor array substrate has a thin film transistor arranged in each of pixels constituted by combining gate lines and drain lines 6 like a grid. The transistor array substrate is provided with first pixel electrodes 61 arranged in respective pixels and second pixel electrodes 62 arranged in respective pixels in a state of electric conduction to the first pixel electrodes, and the first pixel electrodes 61 and the second pixel electrodes 62 are formed in mutually different layers, and respective one-side edge parts 61a and 62a of the first and second pixel electrodes 61 and 62 overlap the drain lines 6. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、アクティブマトリクス駆動方式の液晶ディスプレイパネル等に用いられるトランジスタアレイ基板に関する。   The present invention relates to a transistor array substrate used for an active matrix liquid crystal display panel or the like.

ＴＦＴ（Thin Film Transistor）型液晶ディスプレイと称される液晶ディスプレイパネルは、薄膜トランジスタ、画素電極等をアレイ状にパターニングしたトランジスタアレイ基板と、対向電極等をべた一面に形成した対向基板とを、互いに対向・配置させてそれら２枚の基板間に液晶分子を封入した構成を有している（例えば特許文献１参照）。上記トランジスタアレイ基板に言及すると、複数のゲートライン（走査線）と複数のドレインライン（信号線）とが縦横に格子状に組まれて構成された各画素に、薄膜トランジスタや画素電極が１つずつ配されている。   A liquid crystal display panel called a TFT (Thin Film Transistor) type liquid crystal display has a transistor array substrate in which thin film transistors and pixel electrodes are patterned in an array, and a counter substrate on which a counter electrode and the like are formed on one surface. It has a configuration in which liquid crystal molecules are enclosed between the two substrates (see, for example, Patent Document 1). Referring to the transistor array substrate, one thin film transistor and one pixel electrode are provided for each pixel formed by a plurality of gate lines (scanning lines) and a plurality of drain lines (signal lines) assembled in a grid pattern vertically and horizontally. It is arranged.

ところで、画素ごとに配される各画素電極は、周知のフォトリソグラフィー・エッチング技術を駆使して成膜されるが、当該フォトリソグラフィー・エッチング技術にも精度の限界がある。そのため、隣り合う画素電極の側縁部同士の間隔を最小幅まで狭め、その幅より大きい線幅でドレインラインを形成し、各画素電極の側縁部とドレインラインの側縁部とを互いに重複させることで、フォトリソグラフィー・エッチング技術の精度の限界を巧みに調整し、各画素の開口率を高めている。   By the way, each pixel electrode arranged for each pixel is formed by using a well-known photolithography / etching technique, but the photolithography / etching technique has a limit of accuracy. Therefore, the distance between the side edges of adjacent pixel electrodes is reduced to the minimum width, drain lines are formed with a line width larger than that width, and the side edges of each pixel electrode and the side edges of the drain lines overlap each other. As a result, the limit of accuracy of the photolithography / etching technique is skillfully adjusted, and the aperture ratio of each pixel is increased.

図１０を参照しながら上記事項を簡単に説明する。
図１０は、特許文献１に記載の液晶表示装置と同様に、画素ＴＦＴ上をオーバーコート絶縁膜で覆い、この絶縁膜にコンタクトホールを設けて画素電極と画素ＴＦＴとを接続させる構造の液晶表示装置のドレインラインに直交する線に沿ってトランジスタアレイ基板を切断した当該トランジスタアレイ基板の断面図である。 The above items will be briefly described with reference to FIG.
FIG. 10 shows a liquid crystal display having a structure in which the pixel TFT is covered with an overcoat insulating film and a contact hole is provided in the insulating film to connect the pixel electrode and the pixel TFT in the same manner as the liquid crystal display device described in Patent Document 1. It is sectional drawing of the said transistor array board | substrate which cut | disconnected the transistor array board | substrate along the line orthogonal to the drain line of an apparatus.

図１０に示す通り、従来のトランジスタアレイ基板１００は透明基板１０１を有しており、透明基板１０１上に、ゲートラインを被覆するゲート絶縁膜１０２が成膜されている。ゲート絶縁膜１０２上にはドレインライン１０３が成膜され、さらにドレインライン１０３を被覆するようにオーバーコート用の絶縁膜１０４が成膜されている。図１０中、ドレインライン１０３は紙面の表側から裏側（又は裏側から表側）に向かって延在している。そして絶縁膜１０４上に複数の画素電極１０５が同じ層に成膜され、各画素電極１０５を被覆するように絶縁膜１０４上に、液晶分子を配向させるための配向膜１０６が成膜されている。   As shown in FIG. 10, the conventional transistor array substrate 100 has a transparent substrate 101, and a gate insulating film 102 covering the gate line is formed on the transparent substrate 101. A drain line 103 is formed on the gate insulating film 102, and an overcoat insulating film 104 is formed so as to cover the drain line 103. In FIG. 10, the drain line 103 extends from the front side to the back side (or from the back side to the front side). A plurality of pixel electrodes 105 are formed in the same layer on the insulating film 104, and an alignment film 106 for aligning liquid crystal molecules is formed on the insulating film 104 so as to cover each pixel electrode 105. .

このような構成において、周知のフォトリソグラフィー・エッチング技術では、膜の側縁部同士の最小間隔を４μｍまでしかパターニングすることができず、膜の側縁部に対しても１μｍのアライメントのズレを加味しなければならなかった。このような状況下で各画素の開口率を高めるために、各画素電極１０５の側縁部間の間隔をパターニングの最小幅の４μｍとするとともに、各画素電極１０５の側縁部のアライメントのズレとして１μｍを考慮して、ドレインラインの線幅として最低でも６μｍは確保していた。
特開２００３−６６４８８号公報 In such a configuration, with the well-known photolithography / etching technique, the minimum distance between the side edges of the film can be patterned only up to 4 μm, and the alignment deviation of 1 μm is also applied to the side edges of the film. I had to add it. In order to increase the aperture ratio of each pixel in such a situation, the interval between the side edges of each pixel electrode 105 is set to 4 μm, which is the minimum patterning width, and the alignment of the side edges of each pixel electrode 105 is shifted. In consideration of 1 μm, the minimum line width of the drain line is 6 μm.
JP 2003-66488 A

ここで、周知のフォトリソグラフィー・エッチング技術によれば、パターニングによる膜の側縁部同士の最小幅を４μｍまで狭めることができる、すなわちドレインラインの線幅を６μｍから４μｍに狭めることができるにもかかわらず、上記構成では、ドレインラインの線幅として６μｍは最低限確保しなければならないため、ドレインラインの線幅を狭めることで各画素の開口率の向上を図るということは実現できない。
本発明の目的は各画素の開口率を向上させることである。 Here, according to the well-known photolithography / etching technique, the minimum width between the side edges of the film by patterning can be reduced to 4 μm, that is, the line width of the drain line can be reduced from 6 μm to 4 μm. Regardless, in the above configuration, 6 μm must be ensured as a minimum line width of the drain line, and thus it is not possible to improve the aperture ratio of each pixel by reducing the line width of the drain line.
An object of the present invention is to improve the aperture ratio of each pixel.

上記課題を解決するため請求項１に記載の発明は、
ゲートラインとドレインラインとを格子状に組んで構成した各画素に薄膜トランジスタを配したトランジスタアレイ基板において、
画素ごとに配された第１の画素電極と、前記第１の画素電極に対し電気的に導通した状態で画素ごとに配された第２の画素電極とを、備え、
前記第２の画素電極の側縁部が前記第１の画素電極の側縁部よりも外側に位置することを特徴としている。 In order to solve the above problem, the invention according to claim 1
In a transistor array substrate in which thin film transistors are arranged in each pixel configured by assembling gate lines and drain lines in a grid pattern,
A first pixel electrode disposed for each pixel, and a second pixel electrode disposed for each pixel in a state of being electrically conductive to the first pixel electrode,
The side edge of the second pixel electrode is located outside the side edge of the first pixel electrode.

請求項２に記載の発明は、
ゲートラインとドレインラインとを格子状に組んで構成した各画素に薄膜トランジスタを配したトランジスタアレイ基板において、
所定の第１の画素に配された第１の画素電極と、前記第１の画素に隣接する第２の画素に配された第２の画素電極とを、備え、
前記第１の画素電極と前記第２の画素電極とが互いに異なる層に形成されていることを特徴としている。 The invention described in claim 2
In a transistor array substrate in which a thin film transistor is arranged in each pixel configured by assembling gate lines and drain lines in a grid pattern,
A first pixel electrode disposed in a predetermined first pixel; and a second pixel electrode disposed in a second pixel adjacent to the first pixel;
The first pixel electrode and the second pixel electrode are formed in different layers.

請求項１に記載の発明では、第１，第２の画素電極が互いに異なる層に形成されているため、周知のフォトリソグラフィー・エッチング技術の精度の限界とは無関係に、第１，第２の画素電極の各側縁部同士の間隔を狭めることができる。したがって各画素の開口率を向上させることができる。
請求項２に記載の発明では、互いに隣接する第１，第２の画素同士の第１，第２の画素電極が互いに異なる層に形成されているため、第１，第２の画素電極の各側縁部同士の間隔を狭めることができ、開口率を向上させることができる。 In the first aspect of the present invention, since the first and second pixel electrodes are formed in different layers, the first and second pixel electrodes are independent of the accuracy limit of the known photolithography etching technique. The interval between the side edges of the pixel electrode can be reduced. Therefore, the aperture ratio of each pixel can be improved.
In the invention according to claim 2, since the first and second pixel electrodes of the first and second pixels adjacent to each other are formed in different layers, each of the first and second pixel electrodes The interval between the side edges can be narrowed, and the aperture ratio can be improved.

以下、図面を参照しながら本発明を実施するための最良の形態について説明するが、特に本実施形態では、本発明に係るトランジスタアレイ基板を液晶ディスプレイパネルに適用した例について説明する。ただし、発明の範囲は図示例に限定されない。   Hereinafter, the best mode for carrying out the present invention will be described with reference to the drawings. In the present embodiment, an example in which the transistor array substrate according to the present invention is applied to a liquid crystal display panel will be described. However, the scope of the invention is not limited to the illustrated examples.

［第１の実施形態］
図１はトランジスタアレイ基板１の電極構成を示す平面図である。図２及び図３はトランジスタアレイ基板１を用いた液晶ディスプレイパネル１００の一部を示す断面図であって、図２は図１のＡ−Ａ線に沿う断面図であり、図３は図１のＢ−Ｂ線に沿う断面図である。 [First Embodiment]
FIG. 1 is a plan view showing an electrode configuration of the transistor array substrate 1. 2 and 3 are cross-sectional views showing a part of the liquid crystal display panel 100 using the transistor array substrate 1, FIG. 2 is a cross-sectional view taken along the line AA in FIG. 1, and FIG. It is sectional drawing which follows the BB line.

図１及び図２に示す通り、液晶ディスプレイパネル１００は、本発明に係るトランジスタアレイ基板１とそれに対向する対向基板４０とを備えており、トランジスタアレイ基板１と対向基板４０との間に液晶分子５０を封入した構造を有している。   As shown in FIGS. 1 and 2, the liquid crystal display panel 100 includes a transistor array substrate 1 according to the present invention and a counter substrate 40 facing the transistor array substrate 1. 50 is enclosed.

始めに、対向基板４０の構成について説明する。
対向基板４０は、当該対向基板４０の表面を構成する基板として透明基板４１を有している。透明基板４１はホウケイ酸ガラス、石英ガラスその他の透明なガラス、ＰＭＭＡ（Polymethyl methacrylate）、ポリカーボネートその他の透明な樹脂で平板状に形成されたものである。透明基板４１の裏面４１ａには、第１，第２の各画素電極６１，６２に相対する領域で開口した黒色のブラックマトリクス４４が格子状にパターニングされており、ブラックマトリクス４４によって囲繞された複数の開口部がマトリクス状に配列されている。ブラックマトリクス４４の各開口部には赤（Ｒ）、緑（Ｇ）、青（Ｂ）の何れかの色を有したカラーフィルタ４３が形成されており、対向基板４０全体ではこれら三色が規則正しく配列されている。 First, the configuration of the counter substrate 40 will be described.
The counter substrate 40 has a transparent substrate 41 as a substrate constituting the surface of the counter substrate 40. The transparent substrate 41 is made of borosilicate glass, quartz glass or other transparent glass, PMMA (Polymethyl methacrylate), polycarbonate or other transparent resin and formed in a flat plate shape. On the back surface 41 a of the transparent substrate 41, a black black matrix 44 that is opened in a region facing the first and second pixel electrodes 61 and 62 is patterned in a lattice pattern, and a plurality of black matrices 44 surrounded by the black matrix 44 are provided. The openings are arranged in a matrix. A color filter 43 having one of red (R), green (G), and blue (B) is formed in each opening of the black matrix 44, and these three colors are regularly arranged in the counter substrate 40 as a whole. It is arranged.

ブラックマトリクス４４及びカラーフィルタ４３全体を被覆するように対向電極４２がべた一面に形成されている。対向電極４２は透明でかつ低抵抗率な材料で形成されており、例えば、酸化インジウム若しくは酸化スズ又はこれらのうち少なくとも１つを含む混合物（例えば、錫ドープ酸化インジウム（ＩＴＯ（Indium Tin Oxide））、亜鉛ドープ酸化インジウム、カドミウム−錫酸化物（ＣＴＯ（Cadmium Tin Oxide）））の材料で構成されている。   The counter electrode 42 is formed on the entire surface so as to cover the entire black matrix 44 and the color filter 43. The counter electrode 42 is made of a transparent and low resistivity material, for example, indium oxide or tin oxide, or a mixture containing at least one of them (for example, tin-doped indium oxide (ITO)). , Zinc-doped indium oxide, and cadmium-tin oxide (CTO (Cadmium Tin Oxide)).

対向電極４２を被覆するように配向膜４５がべた一面に形成されている。配向膜４５は液晶分子５０を配向させるものである。   An alignment film 45 is formed on the entire surface so as to cover the counter electrode 42. The alignment film 45 aligns the liquid crystal molecules 50.

次に、トランジスタアレイ基板１の構成について説明する。
トランジスタアレイ基板１は、当該トランジスタアレイ基板１の背面を構成する基板として透明基板２を有している。透明基板２はホウケイ酸ガラス、石英ガラスその他の透明なガラス、ＰＭＭＡ、ポリカーボネートその他の透明な樹脂で平板状に形成されたものである。 Next, the configuration of the transistor array substrate 1 will be described.
The transistor array substrate 1 has a transparent substrate 2 as a substrate constituting the back surface of the transistor array substrate 1. The transparent substrate 2 is made of borosilicate glass, quartz glass or other transparent glass, PMMA, polycarbonate or other transparent resin and formed in a flat plate shape.

透明基板２の表面２ａ（対向基板４０に対向する面）には、図１に示す通り、複数のゲートライン５，５，…が所定間隔をあけて互いに平行に形成されている。各ゲートライン５は、低抵抗率な金属材料、合金等の導電性材料で形成されたものであり、図１中横方向に延在している。各ゲートライン５は、より望ましくは後述の半導体膜１０のチャネル領域にできるだけ励起光を入射させないように、クロム、クロム合金、アルミ、アルミ合金等の遮光性材料で構成されるのがよい。   On the surface 2a of the transparent substrate 2 (surface facing the counter substrate 40), a plurality of gate lines 5, 5,... Each gate line 5 is made of a conductive material such as a low resistivity metal material or alloy, and extends in the horizontal direction in FIG. More preferably, each gate line 5 is made of a light shielding material such as chromium, chromium alloy, aluminum, or aluminum alloy so that excitation light is not incident as much as possible on a channel region of the semiconductor film 10 to be described later.

ゲートライン５を被覆するようにゲート絶縁膜８がべた一面に成膜されている。ゲート絶縁膜８は、酸化珪素、窒化珪素等のように透明な絶縁膜で形成されている。ゲート絶縁膜８上には、図１に示す通り、複数のドレインライン６，６，…が平面視してゲートライン５と直交するように形成されている。各ドレインライン６は互いに所定間隔をあけて平行に配列されており、その線幅が周知のフォトリソグラフィー・エッチング技術の精度の限界とされる４μｍとなっている。各ドレインライン６は、例えばクロム、クロム合金、アルミ、アルミ合金等の低抵抗率の金属材料、合金等の導電性材料で形成されたものであって遮光性を有している。   A gate insulating film 8 is formed on the entire surface so as to cover the gate line 5. The gate insulating film 8 is formed of a transparent insulating film such as silicon oxide or silicon nitride. As shown in FIG. 1, a plurality of drain lines 6, 6,... Are formed on the gate insulating film 8 so as to be orthogonal to the gate line 5 in plan view. The drain lines 6 are arranged in parallel at a predetermined interval, and the line width is 4 μm, which is the limit of accuracy of the known photolithography / etching technique. Each drain line 6 is formed of a low resistivity metal material such as chromium, chromium alloy, aluminum, and aluminum alloy, or a conductive material such as alloy, and has a light shielding property.

なお、図１に示す通り、トランジスタアレイ基板１を平面視すると、複数のゲートライン５，５，…と複数のドレインライン６，６，…とで格子状を呈しており、ゲートライン５とドレインライン６とが格子状に組まれることで多数の画素が構成されている。そしてこれらのゲートライン５及びドレインライン６に、対向基板４０のブラックマトリクス４４が相対している。   As shown in FIG. 1, when the transistor array substrate 1 is viewed in plan, the plurality of gate lines 5, 5,... And the plurality of drain lines 6, 6,. A large number of pixels are formed by assembling the lines 6 in a lattice pattern. The black matrix 44 of the counter substrate 40 is opposed to the gate line 5 and the drain line 6.

ゲートライン５とドレインライン６との各交差部には、ＭＯＳ（Metal Oxide Semiconductor）型電界効果型の薄膜トランジスタ４が形成されている。トランジスタアレイ基板１を平面視すると、各薄膜トランジスタ４は画素ごとに１つずつ配されており、全体として複数の薄膜トランジスタ４，４，…がマトリクス状に配列されている。   A MOS (Metal Oxide Semiconductor) type field effect thin film transistor 4 is formed at each intersection of the gate line 5 and the drain line 6. When the transistor array substrate 1 is viewed in plan, each thin film transistor 4 is arranged for each pixel, and a plurality of thin film transistors 4, 4,... Are arranged in a matrix as a whole.

各薄膜トランジスタ４は、ゲートライン５から突出するように当該ゲートライン５と一体に形成されたゲート電極９と、ゲート絶縁膜８を介してゲート電極９と対向配置された半導体膜１０と、半導体膜１０の中央部上に形成されたチャネル保護膜１１と、平面視又は断面視してチャネル保護膜１１の両側に配置されるとともに半導体膜１０上に互いに離間して形成された不純物半導体膜１２，１３と、一方の不純物半導体膜１２上に形成されたソース電極１４と、他方の不純物半導体膜１３上に形成されかつドレインライン６と一体に形成されたドレイン電極１５と、から構成されている。   Each thin film transistor 4 includes a gate electrode 9 formed integrally with the gate line 5 so as to protrude from the gate line 5, a semiconductor film 10 disposed opposite to the gate electrode 9 with a gate insulating film 8 interposed therebetween, and a semiconductor film A channel protective film 11 formed on the central portion of the semiconductor substrate 10 and impurity semiconductor films 12 disposed on both sides of the channel protective film 11 in plan view or cross-sectional view and spaced apart from each other on the semiconductor film 10, 13, a source electrode 14 formed on one impurity semiconductor film 12, and a drain electrode 15 formed on the other impurity semiconductor film 13 and integrally formed with the drain line 6.

半導体膜１０は、アモルファスシリコン又はポリシリコンからなる半導体で構成されている。薄膜トランジスタ４の動作時には、半導体膜１０にチャネルが形成されるようになっている。   The semiconductor film 10 is made of a semiconductor made of amorphous silicon or polysilicon. During the operation of the thin film transistor 4, a channel is formed in the semiconductor film 10.

不純物半導体膜１２，１３は共に、アモルファスシリコン又はポリシリコンにｎ+の不純物（例えばリンイオン）をドープしたものである。 Both the impurity semiconductor films 12 and 13 are made by doping amorphous silicon or polysilicon with n + impurities (for example, phosphorus ions).

チャネル保護膜１１は、酸化珪素、窒化珪素等の絶縁体から形成されたものであり、不純物半導体膜１２，１３のパターニングの際にエッチャントから半導体膜１０のチャネル表面を保護するものである。   The channel protective film 11 is formed of an insulator such as silicon oxide or silicon nitride, and protects the channel surface of the semiconductor film 10 from the etchant when the impurity semiconductor films 12 and 13 are patterned.

以上のように構成された複数の薄膜トランジスタ４，４，…は層間絶縁膜１６によって被覆されている。層間絶縁膜１６は、酸化珪素、窒化珪素等から形成されたものであり、べた一面に成膜されて、薄膜トランジスタ４，４，…の高さ（厚み）による段差を緩和し表面が平坦になっている。   The plurality of thin film transistors 4, 4,... Configured as described above are covered with an interlayer insulating film 16. The interlayer insulating film 16 is formed of silicon oxide, silicon nitride, or the like, and is formed on a solid surface to reduce the level difference due to the height (thickness) of the thin film transistors 4, 4,. ing.

ここで、本発明に係るトランジスタアレイ基板１の特徴部分となる、層間絶縁膜１６上に形成された層構造について説明する。   Here, the layer structure formed on the interlayer insulating film 16 which is a characteristic part of the transistor array substrate 1 according to the present invention will be described.

層間絶縁膜１６上には複数の第１の画素電極６１，６１，…が形成されている。第１の画素電極６１は透明でかつ低抵抗率の材料で形成されており、例えば、酸化インジウム若しくは酸化スズ又はこれらのうちの少なくとも１つを含む混合物（例えば、ＩＴＯ、亜鉛ドープ酸化インジウム、ＣＴＯ）で構成されている。   A plurality of first pixel electrodes 61, 61,... Are formed on the interlayer insulating film 16. The first pixel electrode 61 is made of a transparent and low-resistivity material. For example, indium oxide, tin oxide, or a mixture containing at least one of them (for example, ITO, zinc-doped indium oxide, CTO). ).

各第１の画素電極６１は画素ごとに１つずつ配されている。トランジスタアレイ基板１を平面視すると、各第１の画素電極６１は、複数のゲートライン５，５，…と複数のドレインライン６，６，…によって囲まれた領域にそれぞれ配置され、全体としてマトリクス状に配列されている。各第１の画素電極６１には、対向基板４０のカラーフィルタ４３がそれぞれ相対している。   Each first pixel electrode 61 is arranged for each pixel. When the transistor array substrate 1 is viewed in plan, each first pixel electrode 61 is arranged in a region surrounded by a plurality of gate lines 5, 5,... And a plurality of drain lines 6, 6,. Are arranged in a shape. Each first pixel electrode 61 is opposed to the color filter 43 of the counter substrate 40.

図１及び図３に示す通り、各第１の画素電極６１においては一方の側縁部６１ａがドレインライン６上に延出しており、他方の側縁部６１ｂはドレインライン６上に延出していない。本第１の実施形態では、第１の画素電極６１及びドレインライン６を断面視又は平面視すると、一方の側縁部６１ａがドレインライン６とアライメント用重なり幅Ｌaとして１μｍ重複しており、他方の側縁部６１ｂは、当該ドレインライン６に対して当該側縁部６１ｂ側に隣接したドレインライン６と重複していない。また隣接する第１の画素電極６１同士の間の距離はフォトリソグラフィー・エッチング技術による最小仕上がり加工寸法長さＬmin（＝４μｍ）に設定されている。   As shown in FIGS. 1 and 3, in each first pixel electrode 61, one side edge 61 a extends on the drain line 6, and the other side edge 61 b extends on the drain line 6. Absent. In the first embodiment, when the first pixel electrode 61 and the drain line 6 are viewed in cross-section or plan, one side edge 61a overlaps the drain line 6 as an alignment overlap width La by 1 μm, and the other The side edge portion 61 b of the drain line 6 does not overlap the drain line 6 adjacent to the drain line 6 on the side edge portion 61 b side. The distance between the adjacent first pixel electrodes 61 is set to the minimum finished processing dimension length Lmin (= 4 μm) by the photolithography / etching technique.

図１及び図２に示す通り、トランジスタアレイ基板１を断面視又は平面視すると、１つの第１の画素電極６１につき１つの薄膜トランジスタ４のソース電極１４が重複しており、層間絶縁膜１６におけるこの重複箇所にはコンタクトホール１６ａが形成されている。コンタクトホール１６ａには第１の画素電極６１の一部が入り込んでおり、第１の画素電極６１とソース電極１４とがコンタクトホール１６ａを通じて電気的に導通している。   As shown in FIGS. 1 and 2, when the transistor array substrate 1 is viewed in cross section or in plan view, the source electrode 14 of one thin film transistor 4 overlaps with one first pixel electrode 61. Contact holes 16a are formed at the overlapping portions. A part of the first pixel electrode 61 enters the contact hole 16a, and the first pixel electrode 61 and the source electrode 14 are electrically connected through the contact hole 16a.

層間絶縁膜１６及び各第１の画素電極６１上には絶縁膜１７がそれぞれ成膜されている。各絶縁膜１７は、酸化珪素、窒化珪素等から形成されたものであり、各第１の画素電極６１の他方の側縁部６１ｂを含む一部の領域を被覆するように成膜されている。   An insulating film 17 is formed on the interlayer insulating film 16 and each first pixel electrode 61. Each insulating film 17 is made of silicon oxide, silicon nitride, or the like, and is formed so as to cover a part of the region including the other side edge 61 b of each first pixel electrode 61. .

各絶縁膜１７上には第２の画素電極６２，６２，…が形成されている。第２の画素電極６２は第１の画素電極６１と同様のものであって、透明でかつ低抵抗率の材料で形成されており、例えば、酸化インジウム若しくは酸化スズ又はこれらのうちの少なくとも１つを含む混合物（例えば、ＩＴＯ、亜鉛ドープ酸化インジウム、ＣＴＯ）で構成されている。   Second pixel electrodes 62, 62,... Are formed on each insulating film 17. The second pixel electrode 62 is the same as the first pixel electrode 61 and is made of a transparent and low-resistivity material. For example, indium oxide, tin oxide, or at least one of them is used. (For example, ITO, zinc-doped indium oxide, CTO).

各第２の画素電極６２は、第１の画素電極６１と同様に、画素ごとに１つずつ配されており、トランジスタアレイ基板１を平面視すると、複数のゲートライン５，５，…と複数のドレインライン６，６，…によって囲まれた領域にそれぞれ配置され、全体としてマトリクス状に配列されている。各第２の画素電極６２には、対向基板４０のカラーフィルタ４３がそれぞれ相対している。   Like the first pixel electrode 61, each second pixel electrode 62 is arranged one by one for each pixel. When the transistor array substrate 1 is viewed in plan, a plurality of gate lines 5, 5,. Are arranged in regions surrounded by the drain lines 6, 6,..., And arranged in a matrix as a whole. The color filter 43 of the counter substrate 40 is opposed to each second pixel electrode 62.

図１及び図３に示す通り、各第２の画素電極６２においては一方の側縁部６２ａが当該側縁部６２ａ側に隣接する薄膜トランジスタ４に接続されているドレインライン６上に延出しており、他方の側縁部６２ｂは当該第２の画素電極６２に接続されている薄膜トランジスタ４に接続されているドレインライン６上に延出していない。本第１の実施形態では、第２の画素電極６２及びドレインライン６を断面視又は平面視すると、一方の側縁部６２ａがドレインライン６との間のアライメント用重なり幅Ｌaとして１μｍ重複しており、他方の側縁部６２ｂは、当該第２の画素電極６２に接続された薄膜トランジスタ４に接続されたドレインライン６と重複していない。   As shown in FIGS. 1 and 3, in each second pixel electrode 62, one side edge 62a extends on the drain line 6 connected to the thin film transistor 4 adjacent to the side edge 62a. The other side edge 62 b does not extend on the drain line 6 connected to the thin film transistor 4 connected to the second pixel electrode 62. In the first embodiment, when the second pixel electrode 62 and the drain line 6 are viewed in cross-section or in plan view, one side edge 62a overlaps with the drain line 6 by 1 μm as an alignment overlap width La. The other side edge 62 b does not overlap the drain line 6 connected to the thin film transistor 4 connected to the second pixel electrode 62.

そのため、第２の画素電極６２の一方の側縁部６２ａと、当該第２の画素電極６２に接続された薄膜トランジスタ４に対して当該一方の側縁部６２ａ側に隣接した薄膜トランジスタ４に接続された第１の画素電極６１の一方の側縁部６１ａと、の間の画素電極間距離Ｌxは、必然的に最小仕上がり加工寸法長さＬminより短い。このように、互いに隣接する画素の第１，第２の画素電極６１，６２間の距離が最小仕上がり加工寸法長さＬminより幅狭になる部分が生じるため、各画素の画素電極全体の面積が拡大され、各画素の開口率が向上する。   Therefore, one side edge 62a of the second pixel electrode 62 and the thin film transistor 4 connected to the second pixel electrode 62 are connected to the thin film transistor 4 adjacent to the one side edge 62a. The inter-pixel electrode distance Lx between the one side edge portion 61a of the first pixel electrode 61 is necessarily shorter than the minimum finished processing dimension length Lmin. As described above, there is a portion in which the distance between the first and second pixel electrodes 61 and 62 of the adjacent pixels is narrower than the minimum finished processing dimension length Lmin. Therefore, the area of the entire pixel electrode of each pixel is reduced. As a result, the aperture ratio of each pixel is improved.

図１及び図２に示す通り、トランジスタアレイ基板１を断面視又は平面視すると、１つの第２の画素電極６２につき１つの第１の画素電極６１が重複しており、絶縁膜１７におけるこの重複箇所には溝状のコンタクトホール１７ａが形成されている。コンタクトホール１７ａには第２の画素電極６２の一部が入り込んでおり、第２の画素電極６２と第１の画素電極６１とがコンタクトホール１７ａを通じて電気的に導通している。   As shown in FIGS. 1 and 2, when the transistor array substrate 1 is viewed in cross section or in plan view, one first pixel electrode 61 overlaps one second pixel electrode 62, and this overlap in the insulating film 17 is performed. A groove-shaped contact hole 17a is formed at the location. A part of the second pixel electrode 62 enters the contact hole 17a, and the second pixel electrode 62 and the first pixel electrode 61 are electrically connected through the contact hole 17a.

これら全ての第１，第２の画素電極６１，６２を被覆するように配向膜１８がべた一面に形成されている。配向膜１８は液晶分子５０を配向させるものである。   An alignment film 18 is formed on the entire surface so as to cover all the first and second pixel electrodes 61 and 62. The alignment film 18 aligns the liquid crystal molecules 50.

以上のように構成された液晶ディスプレイパネル１００では、トランジスタアレイ基板１と対向基板４０とが互いに相対しているが、その間にはスペーサ（図示略）が挟まれており、そのスペーサによってトランジスタアレイ基板１と対向基板４０との間に一定の間隔が保たれている。そして、トランジスタアレイ基板１と対向基板４０との間に液晶分子５０が封入されており、トランジスタアレイ基板１及び対向基板４０の周囲がシール材によって封止されている。液晶ディスプレイパネル１００では、表示面とその反対側の背面の両方に、互いに偏光軸が直交する直線偏光板からなる偏光フィルタが設けられている。   In the liquid crystal display panel 100 configured as described above, the transistor array substrate 1 and the counter substrate 40 are opposed to each other, and a spacer (not shown) is sandwiched between the transistor array substrate 1 and the transistor array substrate. A certain distance is maintained between 1 and the counter substrate 40. Liquid crystal molecules 50 are sealed between the transistor array substrate 1 and the counter substrate 40, and the periphery of the transistor array substrate 1 and the counter substrate 40 is sealed with a sealing material. In the liquid crystal display panel 100, a polarizing filter composed of linearly polarizing plates whose polarization axes are orthogonal to each other is provided on both the display surface and the back surface on the opposite side.

また、図示は省略するが、トランジスタアレイ基板１及び対向基板４０の周囲において対向電極４２が等電位に保たれている。ここで、各画素においては、対向電極４２と第１，第２の画素電極６１，６２とに挟まれた液晶分子５０が誘電体として機能し、対向電極４２、第１，第２の画素電極６１，６２及び液晶分子５０でキャパシタが形成され、薄膜トランジスタ４の寄生容量による電圧降下等を補償するようになっている。   Although not shown, the counter electrode 42 is kept at the same potential around the transistor array substrate 1 and the counter substrate 40. Here, in each pixel, the liquid crystal molecules 50 sandwiched between the counter electrode 42 and the first and second pixel electrodes 61 and 62 function as a dielectric, and the counter electrode 42 and the first and second pixel electrodes. The capacitors 61 and 62 and the liquid crystal molecules 50 form a capacitor to compensate for a voltage drop due to the parasitic capacitance of the thin film transistor 4.

図４は画素を等価回路で表した図面である。
キャパシタ３０は、対向電極４２、第１，第２の画素電極６１，６２及びそれらの間に封入された液晶分子５０から構成されたものである。上記の通り、対向電極４２が等電位に保たれているため、電位Ｖｃｏｍ側の電極が対向電極４２に相当する。このような回路構成においては、対向電極４２が接地されていれば、定電位Ｖｃｏｍは０Ｖになる。 FIG. 4 is a diagram showing pixels by an equivalent circuit.
The capacitor 30 is composed of a counter electrode 42, first and second pixel electrodes 61 and 62, and liquid crystal molecules 50 sealed between them. As described above, since the counter electrode 42 is maintained at an equipotential, the electrode on the potential Vcom side corresponds to the counter electrode 42. In such a circuit configuration, when the counter electrode 42 is grounded, the constant potential Vcom becomes 0V.

次に、トランジスタアレイ基板１の製造方法、詳しくはトランジスタアレイ基板１における層間絶縁膜１６上の層構造の製造方法について説明する。   Next, a manufacturing method of the transistor array substrate 1, specifically, a manufacturing method of a layer structure on the interlayer insulating film 16 in the transistor array substrate 1 will be described.

図５は、トランジスタアレイ基板１の製造過程を経時的に示す図面である。
以下の説明では、図１のＢ−Ｂ線に沿う断面に着目して層間絶縁膜１６上の層構造の製造過程を順次説明する。 FIG. 5 is a drawing showing the manufacturing process of the transistor array substrate 1 over time.
In the following description, the manufacturing process of the layer structure on the interlayer insulating film 16 will be sequentially described by paying attention to the cross section along the line BB in FIG.

各薄膜トランジスタ４が層間絶縁膜１６に被覆された状態（層間絶縁膜１６には既にコンタクトホール１６ａが形成されている）において、図５（ａ）に示す通り、層間絶縁膜１６上に第１の画素電極６１をべた一面に成膜する。この状態において、第１の画素電極６１の一部がコンタクトホール１６ａに入り込んで、第１の画素電極６１と各薄膜トランジスタ４のソース電極１４とが電気的に導通する。   In a state where each thin film transistor 4 is covered with the interlayer insulating film 16 (the contact hole 16a is already formed in the interlayer insulating film 16), the first insulating film 16 is formed on the interlayer insulating film 16 as shown in FIG. The pixel electrode 61 is formed on the entire surface. In this state, a part of the first pixel electrode 61 enters the contact hole 16a, and the first pixel electrode 61 and the source electrode 14 of each thin film transistor 4 are electrically connected.

第１の画素電極６１を成膜したら、第１の画素電極６１にフォトリソグラフィー技術を施して当該第１の画素電極６１を所定パターンにエッチングし、図５（ｂ）に示す通り、第１の画素電極６１の一方の側縁部６１ａをドレインライン６にアライメント用重なり幅Ｌaとして１μｍ重複させる。この工程では、隣り合う第１の画素電極６１同士をフォトレジストの最小幅（最小仕上がり加工寸法長さＬmin）までパターニングするが、この場合、ドレインライン６の線幅が最小仕上がり加工寸法長さＬminとされているため、第１の画素電極６１の他方の側縁部６１ｂはドレインライン６とは重複しない。
なお、隣り合う第１の画素電極６１同士では、必ずしもフォトレジストの最小幅までパターニングする必要はなく、第１の画素電極６１の他方の側縁部６１ｂをドレインライン６と重複させなくてもよい。 After the first pixel electrode 61 is formed, the first pixel electrode 61 is subjected to a photolithography technique to etch the first pixel electrode 61 into a predetermined pattern, and as shown in FIG. One side edge 61a of the pixel electrode 61 is overlapped with the drain line 6 by 1 μm as an alignment overlap width La. In this step, the adjacent first pixel electrodes 61 are patterned to the minimum width of the photoresist (minimum finish processing dimension length Lmin). In this case, the line width of the drain line 6 is the minimum finish processing dimension length Lmin. Therefore, the other side edge 61 b of the first pixel electrode 61 does not overlap with the drain line 6.
The adjacent first pixel electrodes 61 do not necessarily have to be patterned to the minimum width of the photoresist, and the other side edge 61b of the first pixel electrode 61 may not overlap the drain line 6. .

第１の画素電極６１をエッチングしたら、図５（ｃ）に示す通り、各第１の画素電極６１を被覆するように層間絶縁膜１６上に絶縁膜１７をべた一面に成膜する。   After the first pixel electrode 61 is etched, an insulating film 17 is formed on the entire surface of the interlayer insulating film 16 so as to cover each first pixel electrode 61 as shown in FIG.

絶縁膜１７を成膜したら、当該絶縁膜１７にフォトリソグラフィー技術を施して所定パターンにエッチングし、図５（ｄ）に示す通り、第１の画素電極６１の他方の側縁部６１ｂの近傍にコンタクトホール１７ａを形成する。   After the insulating film 17 is formed, the insulating film 17 is subjected to a photolithographic technique and etched into a predetermined pattern. As shown in FIG. 5D, in the vicinity of the other side edge 61b of the first pixel electrode 61. A contact hole 17a is formed.

コンタクトホール１７ａを形成したら、図５（ｅ）に示す通り、絶縁膜１７上に第２の画素電極６２をべた一面に成膜する。この状態において、第２の画素電極６２の一部がコンタクトホール１７ａに入り込んで、第２の画素電極６２と第１の画素電極６１とが電気的に導通する。   After the contact hole 17a is formed, the second pixel electrode 62 is formed on the entire surface of the insulating film 17 as shown in FIG. In this state, a part of the second pixel electrode 62 enters the contact hole 17a, and the second pixel electrode 62 and the first pixel electrode 61 are electrically connected.

第２の画素電極６２を成膜したら、当該第２の画素電極６２にフォトリソグラフィー技術を施して所定パターンにエッチングし、図５（ｆ）に示す通り、第２の画素電極６２の一方の側縁部６２ａをドレインライン６にアライメント用重なり幅Ｌaとして１μｍ重複させる。この工程では、隣り合う第２の画素電極６２同士で、フォトレジストの最小幅までパターニングする必要はなく、第２の画素電極６２の他方の側縁部６２ｂを第１の画素電極６１の中途部上に配置させればよい。   After the second pixel electrode 62 is formed, the second pixel electrode 62 is subjected to a photolithography technique and etched into a predetermined pattern. As shown in FIG. 5F, one side of the second pixel electrode 62 is formed. The edge 62a is overlapped with the drain line 6 by 1 μm as the alignment overlap width La. In this step, it is not necessary to pattern the adjacent second pixel electrodes 62 to the minimum width of the photoresist, and the other side edge 62b of the second pixel electrode 62 is disposed in the middle of the first pixel electrode 61. What is necessary is just to arrange | position above.

第２の画素電極６２をエッチングしたら、第２の画素電極６２をマスクとして、各第２の画素電極６２間から露出する絶縁膜１７に対しフォトリソグラフィー技術を施し、図５（ｇ）に示す通り、当該絶縁膜１７をエッチングする。この状態において、絶縁膜１７は、第２の画素電極６２の直下の部位にのみ残留し、それ以外の部位が除去されている。   After the second pixel electrode 62 is etched, a photolithography technique is applied to the insulating film 17 exposed from between the second pixel electrodes 62 using the second pixel electrode 62 as a mask, as shown in FIG. Then, the insulating film 17 is etched. In this state, the insulating film 17 remains only in a portion immediately below the second pixel electrode 62, and other portions are removed.

絶縁膜１７をエッチングしたら、図５（ｈ）に示す通り、第１の画素電極６１及び第２の画素電極６２を被覆するように層間絶縁膜１６上に配向膜１８をべた一面に成膜し、トランジスタアレイ基板１の製造が終了する。   After etching the insulating film 17, as shown in FIG. 5H, an alignment film 18 is formed on the entire surface of the interlayer insulating film 16 so as to cover the first pixel electrode 61 and the second pixel electrode 62. Then, the manufacture of the transistor array substrate 1 is completed.

以上の第１の実施形態では、コンタクトホール１７ａを通じて第１の画素電極６１と第２の画素電極とが電気的に導通した状態で、第１の画素電極６１と第２の画素電極６２とが互いに異なる層に形成されているため、周知のフォトリソグラフィー・エッチング技術の精度の限界とは無関係に、第２の画素電極６２の一方の側縁部６２ａと、当該第２の画素電極６２に接続された薄膜トランジスタ４に対して当該一方の側縁部６２ａ側に隣接した薄膜トランジスタ４に接続された第１の画素電極６１の一方の側縁部６１ａと、の間の画素電極間距離Ｌxを、最小仕上がり加工寸法長さＬmin以下に狭めることができる。そのため、ドレインライン６の線幅を、従来の６μｍから周知のフォトリソグラフィー・エッチング技術の精度の限界とされる最小仕上がり加工寸法長さＬminまで狭めることができ、互いに隣接する画素の画素電極間距離Ｌxを短くすることで各画素の開口率を向上させることができる。   In the first embodiment described above, the first pixel electrode 61 and the second pixel electrode 62 are in a state where the first pixel electrode 61 and the second pixel electrode are electrically connected through the contact hole 17a. Since they are formed in different layers, they are connected to one side edge 62a of the second pixel electrode 62 and the second pixel electrode 62 irrespective of the accuracy limit of the known photolithography etching technique. The inter-pixel electrode distance Lx between the one side edge 61a of the first pixel electrode 61 connected to the thin film transistor 4 adjacent to the thin film transistor 4 adjacent to the one side edge 62a is minimized. The finished processing dimension can be narrowed to a length Lmin or less. Therefore, the line width of the drain line 6 can be reduced from the conventional 6 μm to the minimum finished processing dimension length Lmin, which is the limit of accuracy of the known photolithography / etching technique, and the distance between the pixel electrodes of adjacent pixels. By shortening Lx, the aperture ratio of each pixel can be improved.

なお、本発明は上記第１の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲において種々の改良及び設計の変更をおこなってもよい。
例えば、上記第１の実施形態では、第２の画素電極６２を、絶縁膜１７を介して第１の画素電極６１の上層に配したが、当該第２の画素電極６２を、絶縁膜１７を介さずに第１の画素電極６１の直上層に配してもよいし、第１の画素電極６１と同層に配してもよい。
また、上記第１の実施形態では、第１の画素電極６１と第２の画素電極６２との２つの画素電極をドレインライン６に重複させたが、第１，第２の画素電極６１，６２以外の他の画素電極を、互いに電気的に導通させた状態で３つ以上用いてドレインライン６上に画素電極を重複させてもよい。 The present invention is not limited to the first embodiment, and various improvements and design changes may be made without departing from the spirit of the present invention.
For example, in the first embodiment, the second pixel electrode 62 is disposed on the first pixel electrode 61 via the insulating film 17. However, the second pixel electrode 62 is disposed on the insulating film 17. It may be arranged in a layer immediately above the first pixel electrode 61 without being interposed, or may be arranged in the same layer as the first pixel electrode 61.
In the first embodiment, the two pixel electrodes of the first pixel electrode 61 and the second pixel electrode 62 are overlapped with the drain line 6, but the first and second pixel electrodes 61, 62 are overlapped. The pixel electrodes may be overlapped on the drain line 6 by using three or more other pixel electrodes in a state of being electrically connected to each other.

［第２の実施形態］
本第２の実施形態に係る液晶ディスプレイパネル１００は、上記第１の実施形態に係る液晶ディスプレイパネル１００と略同様の構成を有しているが、トランジスタアレイ基板１の層間絶縁膜１６上の層構造が異なっている。本第２の実施形態では、層間絶縁膜１６上の層構造及びその製造方法についてのみ説明する。 [Second Embodiment]
The liquid crystal display panel 100 according to the second embodiment has substantially the same configuration as the liquid crystal display panel 100 according to the first embodiment, but is a layer on the interlayer insulating film 16 of the transistor array substrate 1. The structure is different. In the second embodiment, only the layer structure on the interlayer insulating film 16 and the manufacturing method thereof will be described.

図６は本第２の実施形態に係るトランジスタアレイ基板１の電極構成を示す平面図である。図７及び図８は本第２の実施形態に係るトランジスタアレイ基板１を用いた液晶ディスプレイパネル１００の一部を示す断面図であって、図７は図６のＣ−Ｃ線に沿う断面図であり、図８は図６のＤ−Ｄ線に沿う断面図である。   FIG. 6 is a plan view showing an electrode configuration of the transistor array substrate 1 according to the second embodiment. 7 and 8 are cross-sectional views showing a part of a liquid crystal display panel 100 using the transistor array substrate 1 according to the second embodiment. FIG. 7 is a cross-sectional view taken along the line CC in FIG. FIG. 8 is a cross-sectional view taken along the line DD of FIG.

層間絶縁膜１６上には複数の第１の画素電極７１，７１，…が形成されている。第１の画素電極１７は透明でかつ低抵抗率の材料で形成されており、例えば、酸化インジウム若しくは酸化スズ又はこれらのうちの少なくとも１つを含む混合物（例えば、ＩＴＯ、亜鉛ドープ酸化インジウム、ＣＴＯ）で構成されている。   A plurality of first pixel electrodes 71, 71,... Are formed on the interlayer insulating film 16. The first pixel electrode 17 is made of a transparent and low resistivity material, for example, indium oxide, tin oxide, or a mixture containing at least one of them (for example, ITO, zinc-doped indium oxide, CTO). ).

各第１の画素電極７１は、図６に示す通り、平面視して複数のゲートライン５，５，…と複数のドレインライン６，６，…によって囲まれて構成された複数の画素のうち所定の第１の画素にそれぞれ配置されており、詳しくは図６中横方向（ドレインライン６に直交する方向）においては１画素置きに配置され、図６中縦方向においては互いに隣り合って列状に配置されている。各第１の画素電極７１には、対向基板４０のカラーフィルタ４３がそれぞれ相対している。   As shown in FIG. 6, each first pixel electrode 71 includes a plurality of pixels that are surrounded by a plurality of gate lines 5, 5,... And a plurality of drain lines 6, 6,. Specifically, each pixel is arranged in each predetermined first pixel. Specifically, in the horizontal direction (direction orthogonal to the drain line 6) in FIG. 6, every other pixel is arranged, and in the vertical direction in FIG. Arranged in a shape. Each first pixel electrode 71 is opposed to the color filter 43 of the counter substrate 40.

図６〜図８に示す通り、各第１の画素電極７１においては一方の側縁部７１ａがドレインライン６上に延出しており、図６に示す通り、他方の側縁部７１ｂもドレインライン６上に延出している。本第２の実施形態では、第１の画素電極７１及びドレインライン６を断面視又は平面視すると、一方の側縁部７１ａ及び他方の側縁部７１ｂがアライメント用重なり幅Ｌaとして共にドレインライン６と１μｍ重複している。   6 to 8, in each first pixel electrode 71, one side edge 71a extends on the drain line 6, and as shown in FIG. 6, the other side edge 71b is also a drain line. 6 overhangs. In the second embodiment, when the first pixel electrode 71 and the drain line 6 are viewed in cross-section or plan, the one side edge 71a and the other side edge 71b are both used as the alignment overlap width La, and the drain line 6 And 1 μm overlap.

図６及び図７に示す通り、トランジスタアレイ基板１を断面視又は側面視すると、各第１の画素電極７１につき１つの薄膜トランジスタ４のソース電極１４が重複しており、層間絶縁膜１６におけるこの重複箇所にはコンタクトホール１６ａが形成されている。コンタクトホール１６ａには第１の画素電極７１ａの一部が入り込んでおり、第１の画素電極７１とソース電極１４とがコンタクトホール１６ａを通じて電気的に導通している。   As shown in FIGS. 6 and 7, when the transistor array substrate 1 is viewed in cross section or in side view, the source electrode 14 of one thin film transistor 4 overlaps with each first pixel electrode 71, and this overlap in the interlayer insulating film 16 occurs. Contact holes 16a are formed at the locations. A part of the first pixel electrode 71a enters the contact hole 16a, and the first pixel electrode 71 and the source electrode 14 are electrically connected through the contact hole 16a.

層間絶縁膜１６上には絶縁膜１９がそれぞれ成膜されている。各絶縁膜１９は酸化珪素、窒化珪素等から形成されたものであり、後述の第２の画素電極７２の直下に成膜されている。   An insulating film 19 is formed on each interlayer insulating film 16. Each insulating film 19 is made of silicon oxide, silicon nitride or the like, and is formed immediately below a second pixel electrode 72 described later.

各絶縁膜１９上には第２の画素電極７２，７２，…が形成されている。第２の画素電極７２は第１の画素電極７１と同様のものであって、透明でかつ低抵抗率の材料で形成されており、例えば、酸化インジウム若しくは酸化スズ又はこれらのうちの少なくとも１つを含む混合物（例えば、ＩＴＯ、亜鉛ドープ酸化インジウム、ＣＴＯ）で構成されている。   Second pixel electrodes 72, 72,... Are formed on each insulating film 19. The second pixel electrode 72 is the same as the first pixel electrode 71 and is made of a transparent and low-resistivity material. For example, indium oxide, tin oxide, or at least one of them is used. (For example, ITO, zinc-doped indium oxide, CTO).

各第２の画素電極７２は、図６に示す通り、平面視して複数のゲートライン５，５，…と複数のドレインライン６，６，…によって囲まれて構成された複数の画素のうち上記第１の画素に隣接する第２の画素にそれぞれ配置されており、詳しくは図６中横方向においては１画素置きに配置され、図６中縦方向においては互いに隣り合って列状に配置されている。つまり、トランジスタアレイ基板１を平面視すると、第１の画素電極７１で構成される図６中縦方向の列（第１の画素の列）と、第２の画素電極７２で構成される図６中縦方向の列（第２の画素の列）とが、交互に配列され、図６中横方向において第１の画素と第２の画素とが互いに隣接しており、各第２の画素電極７２が第１の画素電極７１間に配されている。各第２の画素電極７２にも、第１の画素電極７１と同様に、対向基板４０のカラーフィルタ４３がそれぞれ相対している。   As shown in FIG. 6, each of the second pixel electrodes 72 includes a plurality of pixels that are surrounded by a plurality of gate lines 5, 5,... And a plurality of drain lines 6, 6,. Each pixel is arranged in the second pixel adjacent to the first pixel. Specifically, it is arranged every other pixel in the horizontal direction in FIG. 6 and arranged in a row adjacent to each other in the vertical direction in FIG. Has been. That is, when the transistor array substrate 1 is viewed in a plan view, a vertical column (first pixel column) in FIG. 6 constituted by the first pixel electrodes 71 and a second pixel electrode 72 in FIG. Middle vertical columns (second pixel columns) are alternately arranged, and the first pixels and the second pixels are adjacent to each other in the horizontal direction in FIG. 72 is disposed between the first pixel electrodes 71. Similarly to the first pixel electrode 71, the color filter 43 of the counter substrate 40 is opposed to each second pixel electrode 72.

図６及び図８に示す通り、各第２の画素電極７２においては一方の側縁部７２ａがドレインライン６上に延出しており、図６及び図７に示す通り、他方の側縁部７２ｂもドレインライン６上に延出している。本第２の実施形態では、第２の画素電極７２及びドレインライン６を断面視又は平面視すると、一方の側縁部７２ａ及び他方の側縁部７２ｂが共にアライメント用重なり幅Ｌaとしてドレインライン６と１μｍ重複している。   As shown in FIGS. 6 and 8, in each of the second pixel electrodes 72, one side edge 72a extends on the drain line 6, and as shown in FIGS. 6 and 7, the other side edge 72b. Also extends on the drain line 6. In the second embodiment, when the second pixel electrode 72 and the drain line 6 are viewed in cross-section or in plan view, one side edge 72a and the other side edge 72b both have the alignment overlap width La as the drain line 6. And 1 μm overlap.

図６及び図７に示す通り、トランジスタアレイ基板１を断面視又は平面視すると、各第２の画素電極７２につき１つの薄膜トランジスタ４のソース電極１４が重複しており、層間絶縁膜１６及び絶縁膜１９におけるこの重複箇所にはコンタクトホール１９ａが形成されている。コンタクトホール１９ａには第２の画素電極７２の一部が入り込んでおり、第２の画素電極７２とソース電極１４とがコンタクトホール１９ａを通じて電気的に導通している。   As shown in FIGS. 6 and 7, when the transistor array substrate 1 is viewed in cross-section or plan, the source electrode 14 of one thin film transistor 4 overlaps with each second pixel electrode 72, and the interlayer insulating film 16 and the insulating film A contact hole 19 a is formed at the overlapping portion 19. A part of the second pixel electrode 72 enters the contact hole 19a, and the second pixel electrode 72 and the source electrode 14 are electrically connected through the contact hole 19a.

これらすべての第１，第２の画素電極７１，７２を被覆するように配向膜２０がべた一面に形成されている。配向膜２０は液晶分子５０を配向させるものである。   The alignment film 20 is formed on the entire surface so as to cover all the first and second pixel electrodes 71 and 72. The alignment film 20 aligns the liquid crystal molecules 50.

次に、トランジスタアレイ基板１の製造方法、詳しくはトランジスタアレイ基板１における層間絶縁膜１６上の層構造の製造方法について説明する。   Next, a manufacturing method of the transistor array substrate 1, specifically, a manufacturing method of a layer structure on the interlayer insulating film 16 in the transistor array substrate 1 will be described.

図９は、トランジスタアレイ基板１の製造過程を経時的に示す図面である。
以下の説明では、図６のＤ−Ｄ線に沿う断面に着目して層間絶縁膜１６上の層構造の製造過程を順次説明する。 FIG. 9 is a drawing showing the manufacturing process of the transistor array substrate 1 over time.
In the following description, the manufacturing process of the layer structure on the interlayer insulating film 16 will be sequentially described by paying attention to the cross section taken along the line DD in FIG.

各薄膜トランジスタ４が層間絶縁膜１６に被覆された状態（層間絶縁膜１６には既にコンタクトホール１６ａ，１９ａが形成されている）において、図９（ａ）に示す通り、層間絶縁膜１６上に第１の画素電極７１をべた一面に成膜する。この状態において、第１の画素電極７１の一部がコンタクトホール１６ａ，１９ａに入り込んで、第１の画素電極７１と各薄膜トランジスタ４のソース電極１４とが電気的に導通する。   In a state where each thin film transistor 4 is covered with the interlayer insulating film 16 (contact holes 16a and 19a are already formed in the interlayer insulating film 16), the second insulating film 16 is formed on the interlayer insulating film 16 as shown in FIG. One pixel electrode 71 is formed on the entire surface. In this state, a part of the first pixel electrode 71 enters the contact holes 16a and 19a, and the first pixel electrode 71 and the source electrode 14 of each thin film transistor 4 are electrically connected.

第１の画素電極７１を成膜したら、第１の画素電極７１にフォトリソグラフィー技術を施して当該第１の画素電極７１を所定パターンにエッチングし、図９（ｂ）に示す通り、第１の画素電極７１の一方の側縁部７１ａをアライメント用重なり幅Ｌaとしてドレインライン６に１μｍ重複させ、そのドレインライン６に隣り合うドレインライン６に他方の側縁部７１ｂをアライメント用重なり幅Ｌaとして１μｍ重複させる。この工程では、後述の第２の画素電極７２の一部を薄膜トランジスタ４のソース電極に電気的に導通させる必要があるため、コンタクトホール１９ａに入り込んだ第１の画素電極７１の一部を除去しなければならない。   After the first pixel electrode 71 is formed, the first pixel electrode 71 is subjected to a photolithography technique to etch the first pixel electrode 71 into a predetermined pattern. As shown in FIG. One side edge 71a of the pixel electrode 71 is overlapped with the drain line 6 by 1 μm as an alignment overlap width La, and the other side edge 71b of the drain line 6 adjacent to the drain line 6 is 1 μm as an alignment overlap width La. Duplicate. In this step, since a part of a second pixel electrode 72 described later needs to be electrically connected to the source electrode of the thin film transistor 4, a part of the first pixel electrode 71 that has entered the contact hole 19a is removed. There must be.

第１の画素電極７１をエッチングしたら、図９（ｃ）に示す通り、各第１の画素電極７１を被覆するように層間絶縁膜１６上に絶縁膜１９をべた一面に成膜する。絶縁膜１９を成膜すると、コンタクトホール１９ａに絶縁膜１９の一部が入り込むため、当該絶縁膜１９にフォトリソグラフィー技術を施して、絶縁膜１９のコンタクトホール１９ａに対応する部位及びコンタクトホール１９ａに入り込んだ絶縁膜１９の一部をエッチングする。   When the first pixel electrode 71 is etched, an insulating film 19 is formed on the entire surface of the interlayer insulating film 16 so as to cover each first pixel electrode 71 as shown in FIG. When the insulating film 19 is formed, a part of the insulating film 19 enters the contact hole 19a. Therefore, the insulating film 19 is subjected to a photolithography technique so that the portion corresponding to the contact hole 19a of the insulating film 19 and the contact hole 19a are formed. A portion of the insulating film 19 that has entered is etched.

絶縁膜１９をエッチングしたら、図９（ｄ）に示す通り、絶縁膜１９を被覆するように第２の画素電極７２を絶縁膜１９上にべた一面に成膜する。この状態において、第２の画素電極７２の一部がコンタクトホール１９ａに入り込んで、第２の画素電極７２と薄膜トランジスタ４の各ソース電極１４とが電気的に導通する。   After the insulating film 19 is etched, the second pixel electrode 72 is formed on the entire surface of the insulating film 19 so as to cover the insulating film 19 as shown in FIG. In this state, a part of the second pixel electrode 72 enters the contact hole 19a, and the second pixel electrode 72 and each source electrode 14 of the thin film transistor 4 are electrically connected.

第２の画素電極７２を成膜したら、当該第２の画素電極７２にフォトリソグラフィー技術を施して所定パターンにエッチングし、図９（ｅ）に示す通り、第２の画素電極７２の一方の側縁部７２ａをドレインライン６にアライメント用重なり幅Ｌaとして１μｍ重複させ、そのドレインライン６に隣り合うドレインライン６に他方の側縁部７２ｂをアライメント用重なり幅Ｌaとして１μｍ重複させる。   When the second pixel electrode 72 is formed, the second pixel electrode 72 is subjected to a photolithography technique and etched into a predetermined pattern. As shown in FIG. 9E, one side of the second pixel electrode 72 is formed. The edge 72a overlaps the drain line 6 as an alignment overlap width La by 1 μm, and the drain line 6 adjacent to the drain line 6 overlaps the other side edge 72b as an alignment overlap width La by 1 μm.

第２の画素電極７２をエッチングしたら、第２の画素電極７２をマスクとして、各第２の画素電極７２間から露出する絶縁膜１９に対しフォトリソグラフィー技術を施し、図９（ｆ）に示す通り、当該絶縁膜１９をエッチングする。この状態において、絶縁膜１９は、第２の画素電極７２の直下の部位にのみ残留し、それ以外の部位が除去されている。   After the second pixel electrode 72 is etched, a photolithography technique is applied to the insulating film 19 exposed between the second pixel electrodes 72 using the second pixel electrode 72 as a mask, as shown in FIG. Then, the insulating film 19 is etched. In this state, the insulating film 19 remains only in a portion immediately below the second pixel electrode 72, and other portions are removed.

絶縁膜１９をエッチングしたら、図９（ｇ）に示す通り、第１の画素電極７１及び第２の画素電極７２を被覆するように増感絶縁膜１６上に配向膜２０をべた一面に成膜し、トランジスタアレイ基板１の製造が終了する。   When the insulating film 19 is etched, as shown in FIG. 9G, the alignment film 20 is formed on the entire surface of the sensitized insulating film 16 so as to cover the first pixel electrode 71 and the second pixel electrode 72. Then, the manufacture of the transistor array substrate 1 is completed.

以上の第２の実施形態では、第１の画素電極７１と第２の画素電極７２とが互いに異なる層に形成されているため、周知のフォトリソグラフィー・エッチング技術の精度の限界とは無関係に、第１，第２の画素電極７１，７２の一方の側縁部７１ａ，７２ａ同士及び他方の側縁部７１ｂ，７２ｂ同士の間隔（画素電極間距離Ｌx）を最小仕上がり加工寸法長さＬmin以下に狭めることができる。そのため、ドレインライン６の線幅を、従来の６μｍから周知のフォトリソグラフィー・エッチング技術の精度の限界とされる４μｍまで狭めることができ、ひいては各画素の開口率を向上させることができる。   In the second embodiment described above, since the first pixel electrode 71 and the second pixel electrode 72 are formed in different layers, regardless of the accuracy limit of the well-known photolithography / etching technique, The distance between the one side edge portions 71a and 72a of the first and second pixel electrodes 71 and 72 and the other side edge portions 71b and 72b (distance Lx between pixel electrodes) is less than the minimum finished processing dimension length Lmin. It can be narrowed. Therefore, the line width of the drain line 6 can be reduced from the conventional 6 μm to 4 μm, which is the limit of the accuracy of the well-known photolithography / etching technique, and the aperture ratio of each pixel can be improved.

なお、上記第１，第２の各実施形態では、半導体膜１０としてアモルファスシリコン又はポリシリコンを適用したが、半導体膜１０は、これに限らず可視光のフォトンエネルギーより大きな金属酸化物から形成されたものであって可視光透過性を有する半導体であってもよく、具体的には、酸化亜鉛、酸化マグネシウム亜鉛、酸化カドミウム亜鉛、酸化カドミウムのうちの何れかから形成されるのがよい。
同様に、不純物半導体膜１２，１３は共に、可視光のフォトンエネルギーより大きな金属酸化物（酸化亜鉛、酸化マグネシウム亜鉛、酸化カドミウム亜鉛、酸化カドミニウム）にｎ+の不純物（例えばＧａ）をドープしたものであってもよい。 In each of the first and second embodiments, amorphous silicon or polysilicon is applied as the semiconductor film 10. However, the semiconductor film 10 is not limited to this, and is formed of a metal oxide larger than the photon energy of visible light. In other words, it may be a semiconductor having visible light permeability, and specifically, may be formed of any one of zinc oxide, magnesium zinc oxide, cadmium zinc oxide, and cadmium oxide.
Similarly, both of the impurity semiconductor films 12 and 13 are obtained by doping a metal oxide (zinc oxide, magnesium zinc oxide, cadmium zinc oxide, cadmium oxide) larger than the photon energy of visible light with an n + impurity (for example, Ga). It may be.

また上記第１，第２の各実施形態では、薄膜トランジスタ４は逆スタガ構造であったが、これに限らずコプラナ型等用途に応じて適宜設計変更してもよい。
また上記第１，第２の各実施形態では、薄膜トランジスタ４はｎチャネル型であったが、ｐチャネル型のみ、或いはｎチャネル型の薄膜トランジスタ及びｐチャネル型薄膜トランジスタが混在するようにしてもよい。 In each of the first and second embodiments, the thin film transistor 4 has an inverted stagger structure. However, the present invention is not limited to this, and the design may be changed as appropriate according to the application such as a coplanar type.
In the first and second embodiments, the thin film transistor 4 is an n-channel type. However, only the p-channel type or an n-channel type thin film transistor and a p-channel type thin film transistor may be mixed.

第１の実施形態に係るトランジスタアレイ基板の電極構成を示す平面図である。1 is a plan view showing an electrode configuration of a transistor array substrate according to a first embodiment. 図１のＡ−Ａ線に沿う断面図である。It is sectional drawing which follows the AA line of FIG. 図１のＢ−Ｂ線に沿う断面図である。It is sectional drawing which follows the BB line of FIG. 第１の実施形態に係る画素の等価回路図である。FIG. 2 is an equivalent circuit diagram of a pixel according to the first embodiment. 第１の実施形態に係るトランジスタアレイ基板の製造過程を経時的に示す図面である。1 is a drawing showing a manufacturing process of a transistor array substrate according to a first embodiment over time. 第２の実施形態に係るトランジスタアレイ基板の電極構成を示す平面図である。It is a top view which shows the electrode structure of the transistor array substrate which concerns on 2nd Embodiment. 図６のＣ−Ｃ線に沿う断面図である。It is sectional drawing which follows the CC line of FIG. 図６のＤ−Ｄ線に沿う断面図である。It is sectional drawing which follows the DD line | wire of FIG. 第２の実施形態に係るトランジスタアレイ基板の製造過程を経時的に示す図面である。6 is a view illustrating a manufacturing process of a transistor array substrate according to a second embodiment over time. 従来のトランジスタアレイ基板の断面図である。It is sectional drawing of the conventional transistor array board | substrate.

符号の説明Explanation of symbols

１ トランジスタアレイ基板
４ 薄膜トランジスタ
５ ゲートライン
６ ドレインライン
６１，７１ 第１の画素電極
６１ａ，７１ａ 一方の側縁部
６１ｂ，７１ｂ 他方の側縁部
６２，７２ 第２の画素電極
６２ａ，７２ａ 一方の側縁部
６２ｂ，７２ｂ 他方の側縁部 1 transistor array substrate 4 thin film transistor 5 gate line 6 drain line 61, 71 first pixel electrode 61a, 71a one side edge 61b, 71b other side edge 62, 72 second pixel electrode 62a, 72a one side Edges 62b, 72b The other side edge

Claims (2)

ゲートラインとドレインラインとを格子状に組んで構成した各画素に薄膜トランジスタを配したトランジスタアレイ基板において、
画素ごとに配された第１の画素電極と、前記第１の画素電極に対し電気的に導通した状態で画素ごとに配された第２の画素電極とを、備え、
前記第１の画素電極と前記第２の画素電極とが互いに異なる層に形成されており、前記第２の画素電極の側縁部が前記第１の画素電極の側縁部よりも外側に位置することを特徴とするトランジスタアレイ基板。 In a transistor array substrate in which thin film transistors are arranged in each pixel configured by assembling gate lines and drain lines in a grid pattern,
A first pixel electrode disposed for each pixel, and a second pixel electrode disposed for each pixel in a state of being electrically conductive to the first pixel electrode,
The first pixel electrode and the second pixel electrode are formed in different layers, and a side edge portion of the second pixel electrode is located outside a side edge portion of the first pixel electrode. A transistor array substrate. ゲートラインとドレインラインとを格子状に組んで構成した各画素に薄膜トランジスタを配したトランジスタアレイ基板において、
所定の第１の画素に配された第１の画素電極と、前記第１の画素に隣接する第２の画素に配された第２の画素電極とを、備え、
前記第１の画素電極と前記第２の画素電極とが互いに異なる層に形成されていることを特徴とするトランジスタアレイ基板。 In a transistor array substrate in which thin film transistors are arranged in each pixel configured by assembling gate lines and drain lines in a grid pattern,
A first pixel electrode disposed in a predetermined first pixel; and a second pixel electrode disposed in a second pixel adjacent to the first pixel;
The transistor array substrate, wherein the first pixel electrode and the second pixel electrode are formed in different layers.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012032793A (en) * 2010-07-01 2012-02-16 Semiconductor Energy Lab Co Ltd Electric field drive type display device
US8174655B2 (en) * 2006-12-22 2012-05-08 Lg Display Co., Ltd. Liquid crystal display device and method of fabricating the same
CN102645804A (en) * 2011-12-12 2012-08-22 北京京东方光电科技有限公司 Array substrate and manufacturing method thereof and display device
KR101327855B1 (en) 2006-12-22 2013-11-12 엘지디스플레이 주식회사 Liquid Crystal Display Device and Method for Manufacturing the Same
JP2014153637A (en) * 2013-02-13 2014-08-25 Mitsubishi Electric Corp Liquid crystal display device
CN107526220A (en) * 2016-06-16 2017-12-29 三星显示有限公司 Display device and its manufacture method
CN114280858A (en) * 2022-01-06 2022-04-05 南昌虚拟现实研究院股份有限公司 Reflection type liquid crystal phase adjusting device
CN114326228A (en) * 2022-01-06 2022-04-12 南昌虚拟现实研究院股份有限公司 Glass-based liquid crystal phase adjusting device and preparation method

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04264528A (en) * 1991-02-20 1992-09-21 Sharp Corp Display device
JPH06160875A (en) * 1992-11-20 1994-06-07 Seiko Epson Corp Liquid crystal display device
JPH06222390A (en) * 1993-01-28 1994-08-12 Sanyo Electric Co Ltd Liquid crystal display device
JPH10123564A (en) * 1996-10-16 1998-05-15 Seiko Epson Corp Liquid crystal panel and projection type display device
JPH10142619A (en) * 1996-11-07 1998-05-29 Sharp Corp Liquid crystal display device and manufacture thereof
JPH10170954A (en) * 1996-12-06 1998-06-26 Fujitsu Ltd Liquid crystal display device and its manufacture
JP2003140172A (en) * 2001-08-22 2003-05-14 Advanced Display Inc Liquid crystal display device and method of manufacturing liquid crystal display device
JP2003248233A (en) * 2002-02-25 2003-09-05 Kyocera Corp Liquid crystal display device
JP2003330390A (en) * 2002-05-16 2003-11-19 Sharp Corp Active matrix substrate and method of manufacturing the same

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04264528A (en) * 1991-02-20 1992-09-21 Sharp Corp Display device
JPH06160875A (en) * 1992-11-20 1994-06-07 Seiko Epson Corp Liquid crystal display device
JPH06222390A (en) * 1993-01-28 1994-08-12 Sanyo Electric Co Ltd Liquid crystal display device
JPH10123564A (en) * 1996-10-16 1998-05-15 Seiko Epson Corp Liquid crystal panel and projection type display device
JPH10142619A (en) * 1996-11-07 1998-05-29 Sharp Corp Liquid crystal display device and manufacture thereof
JPH10170954A (en) * 1996-12-06 1998-06-26 Fujitsu Ltd Liquid crystal display device and its manufacture
JP2003140172A (en) * 2001-08-22 2003-05-14 Advanced Display Inc Liquid crystal display device and method of manufacturing liquid crystal display device
JP2003248233A (en) * 2002-02-25 2003-09-05 Kyocera Corp Liquid crystal display device
JP2003330390A (en) * 2002-05-16 2003-11-19 Sharp Corp Active matrix substrate and method of manufacturing the same

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8174655B2 (en) * 2006-12-22 2012-05-08 Lg Display Co., Ltd. Liquid crystal display device and method of fabricating the same
KR101327855B1 (en) 2006-12-22 2013-11-12 엘지디스플레이 주식회사 Liquid Crystal Display Device and Method for Manufacturing the Same
JP2012032793A (en) * 2010-07-01 2012-02-16 Semiconductor Energy Lab Co Ltd Electric field drive type display device
US10274803B2 (en) 2010-07-01 2019-04-30 Semiconductor Energy Laboratory Co., Ltd. Electric field driving display device
US9305496B2 (en) 2010-07-01 2016-04-05 Semiconductor Energy Laboratory Co., Ltd. Electric field driving display device
US9116407B2 (en) 2011-12-12 2015-08-25 Beijing Boe Optoelectronics Technology Co., Ltd. Array substrate and manufacturing method thereof and display device
CN102645804B (en) * 2011-12-12 2015-12-02 北京京东方光电科技有限公司 A kind of array base palte and manufacture method and display device
WO2013086919A1 (en) * 2011-12-12 2013-06-20 北京京东方光电科技有限公司 Array substrate, manufacturing method thereof and display apparatus
CN102645804A (en) * 2011-12-12 2012-08-22 北京京东方光电科技有限公司 Array substrate and manufacturing method thereof and display device
JP2014153637A (en) * 2013-02-13 2014-08-25 Mitsubishi Electric Corp Liquid crystal display device
CN107526220A (en) * 2016-06-16 2017-12-29 三星显示有限公司 Display device and its manufacture method
CN107526220B (en) * 2016-06-16 2022-10-11 三星显示有限公司 Display device and method for manufacturing the same
CN114280858A (en) * 2022-01-06 2022-04-05 南昌虚拟现实研究院股份有限公司 Reflection type liquid crystal phase adjusting device
CN114326228A (en) * 2022-01-06 2022-04-12 南昌虚拟现实研究院股份有限公司 Glass-based liquid crystal phase adjusting device and preparation method
CN114280858B (en) * 2022-01-06 2023-06-16 南昌虚拟现实研究院股份有限公司 Reflective liquid crystal phase modulation device

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