JP2005243913A - Semiconductor device, mounting structure, electro-optical device, and electronic apparatus - Google Patents
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Abstract
Description
本発明は、多数のバンプが配列された半導体装置、この半導体装置を備えた実装構造体、電気光学装置、および電子機器に関するものである。さらに詳しくは、バンプあるいは当該バンプに接続される被実装体側の導電パターンのレイアウト技術に関するものである。 The present invention relates to a semiconductor device in which a large number of bumps are arranged, a mounting structure including the semiconductor device, an electro-optical device, and an electronic apparatus. More specifically, the present invention relates to a layout technique of a conductive pattern on a mounted body side connected to a bump or the bump.
液晶装置などの電気光学装置では、マトリクス状に配置された各画素を駆動するために、電気光学物質としての液晶を保持する電気光学装置用基板上にICチップをCOG(Chip On Glass)実装した構造、あるいはICチップをCOF(Chip On Film)実装した可撓性基板(配線基板)を電気光学装置用基板に接続した構造が用いられている。 In an electro-optical device such as a liquid crystal device, an IC chip is mounted on a substrate for an electro-optical device holding liquid crystal as an electro-optical material in order to drive each pixel arranged in a matrix. A structure or a structure in which a flexible substrate (wiring substrate) on which an IC chip is mounted by COF (Chip On Film) is connected to a substrate for an electro-optical device is used.
このような構造のうち、例えば前者の構造のものでは、図11に示すように、駆動用IC13Xを異方性導電膜140(Anisotropic conductive film)などによって電気光学装置用基板20Xに実装し、図12(A)に示すように、駆動用IC13Xにおいて等間隔に形成されている多数のバンプ130Xと、図12(B)に示すように、電気光学装置用基板20Xに等間隔に形成されている多数の導電パターン200Xとを電気的に接続する(例えば、特許文献1参照)。
しかしながら、図12(A)、(B)に示す構造では、以下に説明する問題点がある。図12(A)、(B)に示す駆動用IC13Xには、バンプ130Xとして、電気光学装置用基板20Xの側に形成されている画素に信号を出力する第1のバンプ群131Xと、導電パターン200Xを介して配線基板29Xに電気的に接続される第2のバンプ群132Xとがあり、駆動用IC13Xに電源回路を内蔵すると、第2のバンプ群132Xでは、隣接するバンプ間に非常に高い電位差が発生し、隣接するバンプ間での電界強度が高くなる。また、これらのバンプに接続する導電パターン200Xにおいて、隣接する導電パターン間に極めて高い電位差が発生することになり、隣接する導電パターン間での電界強度が高くなる。その結果、駆動用IC13Xを異方性導電膜140によって電気光学装置用基板20Xに実装した状態で高温雰囲気下で耐湿試験を行うと、導電パターン200Xのうち、隣接する導電パターン間の電界強度の高い導電パターンでは、異方性導電膜140あるいは駆動用IC13Xから露出している部分で電食が発生することがある。また、異方性導電膜140に含まれる異物によって、隣接するバンプ間での電界強度が高いバンプに電食あるいは短絡などの不具合が発生することがある。
However, the structure shown in FIGS. 12A and 12B has the following problems. The driving IC 13X shown in FIGS. 12A and 12B includes a
以上の問題点に鑑みて、本発明の課題は、電界強度を緩和することにより、大きな電界強度に起因する不具合の発生を防止して、信頼性の向上を図ることのできる半導体装置、実装構造体、電気光学装置、および電子機器を提供することにある。 In view of the above problems, an object of the present invention is to provide a semiconductor device and a mounting structure that can improve the reliability by reducing the electric field strength, thereby preventing the occurrence of defects due to the large electric field strength. It is to provide a body, an electro-optical device, and an electronic apparatus.
上記課題を解決するため、本発明では、それぞれに所定の電位が印加される複数のバンプが配置された半導体装置において、前記複数のバンプには、隣接するバンプ同士に印加される電位の最大電位差が大きな第1のバンプ対と、隣接するバンプ同士で前記第1のバンプ対よりも印加される電位の最大電位差が小さな第2のバンプ対とが含まれており、前記第1のバンプ対同士の間隔は、前記第2のバンプ対同士の間隔よりも広いことを特徴とする。 In order to solve the above problems, according to the present invention, in a semiconductor device in which a plurality of bumps to which a predetermined potential is applied is arranged, the plurality of bumps includes a maximum potential difference between potentials applied to adjacent bumps. A first bump pair having a large potential, and a second bump pair having a smaller maximum potential difference between potentials applied to adjacent bumps than the first bump pair. The interval is larger than the interval between the second bump pairs.
本願明細書において最大電位差とは、バンプあるいは導電パターンに印加される電位が時系列に変化し、隣接するバンプ間あるいは導電パターン間の電位差が変化する場合において、変化する電位差の最大値のことをいう。従って、電位が変動する場合は、変動前と変動後のそれぞれで電位差を計り、その差が大きい方を最大電位差とする。 In the present specification, the maximum potential difference means the maximum value of the potential difference that changes when the potential applied to the bump or the conductive pattern changes in time series and the potential difference between adjacent bumps or the conductive pattern changes. Say. Therefore, when the potential fluctuates, the potential difference is measured before and after the variation, and the larger difference is defined as the maximum potential difference.
本発明では、隣接するバンプ間の最大電位差が大きな第1のバンプ対には、隣接するバンプ間の最大電位差が小さな第2のバンプ対よりも大きな間隔が形成されているため、隣接するバンプ間の電界強度を低減することができる。従って、高温雰囲気下で耐湿試験を行った場合、あるいは異方性導電膜に導電性異物が混入した場合でも、大きな電界強度に起因する電食あるいは短絡などの不具合の発生を防止することができるので、半導体装置の実装構造体の信頼性を向上することができる。 In the present invention, the first bump pair having a large maximum potential difference between adjacent bumps is formed with a larger interval than the second bump pair having a small maximum potential difference between adjacent bumps. The electric field strength can be reduced. Therefore, even when a moisture resistance test is performed in a high temperature atmosphere or when conductive foreign matter is mixed into the anisotropic conductive film, it is possible to prevent the occurrence of problems such as electrolytic corrosion or short circuit due to a large electric field strength. Therefore, the reliability of the semiconductor device mounting structure can be improved.
本発明の別の形態では、それぞれに所定の電位が印加される複数のバンプが配置された半導体装置において、前記複数のバンプには、印加される電位の最大電位差が最も大きな2つのバンプと、前記2つのバンプのそれぞれに印加される電位の間の電位が印加される他のバンプとが含まれており、前記他のバンプは、前記2つのバンプの間に配置されていることを特徴とする。 In another embodiment of the present invention, in a semiconductor device in which a plurality of bumps to which a predetermined potential is applied are arranged, the plurality of bumps include two bumps having the largest maximum potential difference between applied potentials, And another bump to which a potential between the potentials applied to each of the two bumps is applied, and the other bump is disposed between the two bumps. To do.
本発明では、印加される電位が対をなすバンプ対であっても単に隣接させるのではなく、あくまで、隣接するバンプ間の最大電位差を優先的に考慮してバンプを配置する。このため、隣接するバンプ間で最大電位差が低いので、電界強度を低減することができる。それ故、高温雰囲気下で耐湿試験を行った場合、あるいは異方性導電膜に導電性異物が混入した場合でも、大きな電界強度に起因する電食あるいは短絡などの不具合が発生することがなく、半導体装置の実装構造体の信頼性を向上することができる。 In the present invention, even if the applied potential is a pair of bumps, the bumps are not simply placed adjacent to each other but are arranged with priority given to the maximum potential difference between the adjacent bumps. For this reason, since the maximum potential difference between adjacent bumps is low, the electric field strength can be reduced. Therefore, even when conducting a moisture resistance test in a high temperature atmosphere, or when conductive foreign matter is mixed into the anisotropic conductive film, there is no problem such as electrolytic corrosion or short circuit due to a large electric field strength, The reliability of the semiconductor device mounting structure can be improved.
ここで、前記2つのバンプと前記他のバンプには、隣接するバンプ同士に印加される電位の最大電位差が大きな第1のバンプ対と、隣接するバンプ同士で前記第1のバンプ対よりも印加される電位の最大電位差が小さな第2のバンプ対とが含まれており、前記第1のバンプ対同士の間隔は、前記第2のバンプ対同士の間隔よりも広くなっていることが好ましい。 Here, the two bumps and the other bumps are applied to the first bump pair having a large maximum potential difference between the adjacent bumps, and between the adjacent bumps than the first bump pair. It is preferable that a second bump pair having a small maximum potential difference is included, and an interval between the first bump pairs is wider than an interval between the second bump pairs.
本発明に係る半導体装置は、該半導体装置が実装された被実装体と、前記被実装体上に形成され、前記複数のバンプのそれぞれに対応して設けられた複数の導電パターンとを備えた実装構造体に用いられる。 A semiconductor device according to the present invention includes a mounted body on which the semiconductor device is mounted, and a plurality of conductive patterns formed on the mounted body and provided corresponding to each of the plurality of bumps. Used for mounting structures.
本発明に係る実装構造体において、前記複数の導電パターンには、隣接する導電パターン同士に印加される電位の最大電位差が大きな第1の導電パターン対と、隣接する導電パターン同士で前記第1の導電パターン対よりも印加される電位の最大電位差が小さな第2の導電パターン対とが含まれており、前記第1の導電パターン対同士の間隔は、前記第2の導電パターン対同士の間隔よりも広いことが好ましい。このように構成すると、隣接する導電パターン間の電界強度を低減することができる。従って、高温雰囲気下で耐湿試験などにおいて、導電パターン間での電界強度に起因する電食あるいは短絡などの不具合が発生することがないので、半導体装置の実装構造体の信頼性を向上することができる。 In the mounting structure according to the present invention, the plurality of conductive patterns include a first conductive pattern pair having a large maximum potential difference between potentials applied to adjacent conductive patterns, and the first conductive pattern pair between adjacent conductive patterns. And a second conductive pattern pair having a smaller maximum potential difference between applied potentials than the conductive pattern pair, and the interval between the first conductive pattern pairs is greater than the interval between the second conductive pattern pairs. It is preferable that the width is wide. If comprised in this way, the electric field strength between adjacent conductive patterns can be reduced. Therefore, in a moisture resistance test or the like under a high temperature atmosphere, there is no problem such as electric corrosion or short circuit due to the electric field strength between the conductive patterns, so that the reliability of the mounting structure of the semiconductor device can be improved. it can.
本発明において、前記複数の導電パターンには、それぞれに印加される電位の最大電位差が前記複数の導電パターンの中で最も大きな2つの導電パターンと、前記2つの導電パターンのそれぞれに印加される電位の間の電位が印加される他の導電パターンとが含まれており、前記他の導電パターンは、前記2つの導電パターンの間に配置されていることが好ましい。 In the present invention, the plurality of conductive patterns include two conductive patterns having the largest potential difference between the plurality of conductive patterns and the potential applied to each of the two conductive patterns. And another conductive pattern to which a potential between the two is applied, and the other conductive pattern is preferably disposed between the two conductive patterns.
本発明において、前記2つの導電パターンと前記他の導電パターンは、前記2つの導電パターンを基準として、印加される電位順に配列されていることが好ましい。このように構成すると、隣接する導体パターン同士の最大電位差が小さいので、隣接する導電パターン同士の間隔の拡張を必要最小限に止めた構成で、隣接する導体パターン間の電界強度を低減することができる。 In the present invention, it is preferable that the two conductive patterns and the other conductive patterns are arranged in the order of applied potentials based on the two conductive patterns. With this configuration, since the maximum potential difference between adjacent conductor patterns is small, it is possible to reduce the electric field strength between adjacent conductor patterns with a configuration that minimizes the expansion of the interval between adjacent conductive patterns. it can.
本発明において、前記2つの導電パターンと前記他の導電パターンは、隣接する導電パターン同士のそれぞれに印加される電位の最大電位差が大きいほどその導電パターン同士の間隔が広くなるように配置されていることが好ましい。 In the present invention, the two conductive patterns and the other conductive patterns are arranged such that the larger the maximum potential difference between potentials applied to adjacent conductive patterns, the wider the interval between the conductive patterns. It is preferable.
本発明において、前記半導体装置が樹脂層を介して前記被実装体に実装されている場合、前記複数の導電パターンは、一部が前記樹脂層に被覆されることになり、前記被覆された領域外の隣接する導電パターン同士の間隔は、前記被覆された領域内での間隔よりも広いことが好ましい。樹脂層から露出している部分では、樹脂層で被覆された領域に比較して、高温雰囲気下での耐湿試験などにおいて導電パターン間の電界強度に起因する電食などの不具合が発生しやすいので、樹脂層から露出している領域において隣接する導体パターン同士の間隔を広げ、電界強度を低減することが好ましい。 In the present invention, when the semiconductor device is mounted on the mounted body through a resin layer, the plurality of conductive patterns are partially covered by the resin layer, and the covered region It is preferable that the space | interval of outside adjacent conductive patterns is wider than the space | interval in the said covered area | region. In areas exposed from the resin layer, compared to the area covered with the resin layer, defects such as galvanic corrosion due to the electric field strength between the conductive patterns are more likely to occur in a moisture resistance test under a high temperature atmosphere. In the region exposed from the resin layer, it is preferable to widen the interval between adjacent conductor patterns to reduce the electric field strength.
本発明において、前記複数の導電パターンは、一部が前記半導体装置に被覆されており、前記被覆された領域外の隣接する導電パターン同士の間隔は、前記被覆された領域内での間隔よりも広いことが好ましい。半導体装置から露出している部分では、半導体装置で被覆された領域に比較して、高温雰囲気下での耐湿試験などにおいて導電パターン間の電界強度に起因する電食などの不具合が発生しやすいので、半導体装置から露出している領域において隣接する導体パターン同士の間隔を広げ、電界強度を低減することが好ましい。 In the present invention, a part of the plurality of conductive patterns is covered with the semiconductor device, and an interval between adjacent conductive patterns outside the covered region is larger than an interval within the covered region. Wide is preferred. In areas exposed from the semiconductor device, compared to the region covered with the semiconductor device, defects such as galvanic corrosion due to the electric field strength between the conductive patterns are more likely to occur in a moisture resistance test under a high temperature atmosphere. In the region exposed from the semiconductor device, it is preferable to widen the interval between adjacent conductor patterns to reduce the electric field strength.
本発明において、前記複数の導電パターンが表面側にITO(Indium Tin Oxide)層を備えている場合、隣接する導電パターン同士の間隔は、以下の式
隣接する導電パターン間の最大電位差/隣接する導電パターン間隔
で求められる電界強度が200V/mm以下となるように配置されていることが好ましい。ここで、電食などをより確実に防止するという観点からすれば、複数の導電パターンが表面側にITO層を備えている場合には、電界強度を100V/mm以下とすることが好ましい。
In the present invention, when the plurality of conductive patterns have an ITO (Indium Tin Oxide) layer on the surface side, the interval between adjacent conductive patterns is expressed by the following formula: Maximum potential difference between adjacent conductive patterns / adjacent conductive It is preferable that the electric field strength required by the pattern interval is 200 V / mm or less. Here, from the viewpoint of more reliably preventing electrolytic corrosion and the like, when the plurality of conductive patterns include an ITO layer on the surface side, the electric field strength is preferably set to 100 V / mm or less.
本発明において、前記複数の導電パターンが表面側にクロム(Cr)層を備えている場合、隣接する導電パターン同士の間隔は、以下の式
隣接する導電パターン間の最大電位差/隣接する導電パターン間隔
で求められる電界強度が150V/mm以下となるように配置されていることが好ましい。さらに、電食などをさらに確実に防止するという観点からすれば、電界強度を100V/mm以下とすることが好ましい。ここで、電食などをより確実に防止するという観点からすれば、複数の導電パターンが表面側にクロム層を備えている場合には、電界強度を75V/mm以下とすることが好ましい。
In the present invention, when the plurality of conductive patterns have a chromium (Cr) layer on the surface side, the interval between adjacent conductive patterns is expressed by the following formula: Maximum potential difference between adjacent conductive patterns / adjacent conductive pattern interval It is preferable that the electric field strength obtained by the above is arranged so as to be 150 V / mm or less. Furthermore, from the viewpoint of more reliably preventing electrolytic corrosion and the like, the electric field strength is preferably set to 100 V / mm or less. Here, from the viewpoint of more reliably preventing electrolytic corrosion and the like, when the plurality of conductive patterns have a chromium layer on the surface side, the electric field strength is preferably 75 V / mm or less.
本発明に係る実装構造体は電気光学装置に用いることができ、この場合、前記被実装体は、例えば、電気光学物質を保持する電気光学装置用基板である。また、本発明に係る実装構造体を電気光学装置に適用する場合、前記被実装体が、電気光学物質を保持する電気光学装置用基板に接続された配線基板であってもよい。本発明における電気光学装置は、例えば、一対の電気光学装置基板の間に電気光学物質として液晶が保持された液晶装置、あるいは、電気光学装置用基板上に電気光学物質としてエレクトロルミネッセンス材料が形成されたエレクトロルミネッセンス表示装置などである。 The mounting structure according to the present invention can be used for an electro-optical device. In this case, the mounted body is, for example, a substrate for an electro-optical device that holds an electro-optical material. When the mounting structure according to the present invention is applied to an electro-optical device, the mounted body may be a wiring substrate connected to an electro-optical device substrate that holds an electro-optical material. In the electro-optical device according to the present invention, for example, a liquid crystal device in which liquid crystal is held as an electro-optical material between a pair of electro-optical device substrates, or an electroluminescent material is formed as an electro-optical material on a substrate for an electro-optical device. An electroluminescence display device.
本発明において、前記複数のバンプは所定の電源電圧が入力されるバンプであり、前記半導体装置は、前記複数のバンプの他に、所定の信号が入力される複数のバンプと、所定の信号を出力する複数のバンプとを備えている場合がある。電源電圧が入力されるバンプには、電位差が大きなバンプが含まれているので、このようなバンプに対して本発明を適用することが好ましい。 In the present invention, the plurality of bumps are bumps to which a predetermined power supply voltage is input, and the semiconductor device receives a plurality of bumps to which a predetermined signal is input and a predetermined signal in addition to the plurality of bumps. In some cases, a plurality of bumps to be output are provided. Since the bumps to which the power supply voltage is input include bumps having a large potential difference, it is preferable to apply the present invention to such bumps.
本発明に係る電気光学装置は、モバイルコンピュータや携帯電話機などといった電子機器の表示部などして用いられる。 The electro-optical device according to the present invention is used as a display unit of an electronic device such as a mobile computer or a mobile phone.
図面を参照して、本発明の実施の形態として、本発明をパッシブマトリクス型液晶装置(電気光学装置)に適用した例を中心に説明する。 With reference to the drawings, as an embodiment of the present invention, an example in which the present invention is applied to a passive matrix liquid crystal device (electro-optical device) will be mainly described.
[実施の形態1]
(液晶装置の全体構成)
図1および図2はそれぞれ、本発明を適用した電気光学装置の斜視図、および分解斜視図である。図3は、図1のI−I′線で電気光学装置を切断したときのI側端部の断面図である。図1および図2には、電極パターンおよび端子などを模式的に示してあるだけであり、実際の電気光学装置では、より多数の電極パターンや端子が形成されている。
[Embodiment 1]
(Overall configuration of liquid crystal device)
1 and 2 are a perspective view and an exploded perspective view, respectively, of an electro-optical device to which the present invention is applied. FIG. 3 is a cross-sectional view of the end portion on the I side when the electro-optical device is cut along the line II ′ in FIG. 1 and 2 only schematically show electrode patterns, terminals, and the like. In an actual electro-optical device, a larger number of electrode patterns and terminals are formed.
図1および図2において、本形態の電気光学装置1は、パッシブマトリクス型のSTN・カラー表示用の液晶パネル1′(実装構造体)を備えている。液晶パネル1′は、所定の間隙を介してシール材30によって貼り合わされた矩形のガラスなどからなる一対の基板10、20を有しており、シール30は、一対の基板10、20のうちの一方に塗布されたものである。基板10、20間には、シール材30によって液晶封入領域35が区画されているとともに、この液晶封入領域35内には、電気光学物質としての液晶36が封入されている。ここでは、前記一対の基板のうち、液晶封入領域35内で縦方向に延びる複数列の第1の電極パターン40が形成されている方の基板を第1の基板10とし、液晶封入領域35内で横方向に延びる複数列の第2の電極パターン50が形成されている方の基板を第2の基板20(被実装体)とする。
1 and 2, the electro-
ここに示す電気光学装置1は透過型の例であり、照明装置9をバックライトとして所定の表示を行なう。このため、液晶パネル1′の両面のうち、第2の基板20の外側表面には偏光板209が貼られ、第1の基板10の外側表面には偏光板109が貼られている。また、第1の電極パターン40および第2の電極パターン50はいずれも、ITO膜に代表される透明導電膜によって形成されている。
The electro-
なお、第2の電極パターン50の下に絶縁膜を介してパターニングされたアルミニウムや銀合金等の膜を薄く形成すれば、半透過・半反射型の電気光学装置を構成できる。また、第2の電極パターン50をアルミニウムや銀合金等の反射膜で形成するとともに、それに光透過孔を形成しても、半透過・半反射型の電気光学装置を構成できる。さらに、偏向板209に半透過反射板をラミネートすることでも半透過・半反射型の電気光学装置1を構成できる。さらにまた、第2の電極パターン50の下に反射性の膜を配置すれば、反射型の電気光学装置を構成でき、この場合には、第2の基板20の裏面側から照明装置9を省略すればよい。
A semi-transmissive / semi-reflective electro-optical device can be configured by forming a thin film of aluminum, silver alloy, or the like patterned through an insulating film under the
電気光学装置1では、外部との間での信号の入出力、および基板間の導通のいずれを行うにも、第1の基板10および第2の基板20の同一方向に位置する各基板辺101、201付近において第1の基板10および第2の基板20のそれぞれに形成されている第1の端子形成領域11および第2の端子形成領域21が用いられる。第2の基板20は、第1の基板10よりも大きいため、第2の基板20は、第1の基板10と第2の基板20とを貼り合わせたときに第1の基板10の基板辺101から張り出す張り出し領域25を備えており、この張り出し領域25に形成されているIC実装端子26、27に対して駆動用IC13が異方性導電膜140を介してCOG実装され、基板実装端子28に可撓性基板29が異方性導電膜140を介して実装されている。
In the electro-
このような実装構造を構成するにあたって、第2の基板20では、ITO膜からなる第2の電極パターン50の配線部分51が張り出し領域25まで延びており、その端部によって、第2の端子形成領域21には、駆動用IC13のバンプが電気的に接続されるIC実装端子27が形成されている。
In configuring such a mounting structure, in the
また、第2の端子形成領域21には、IC実装端子27より基板辺201の側に位置する部分に、可撓性基板29を実装するための基板実装端子28が形成され、これらの基板実装端子28を構成するITO膜からなる導電パターン24は、駆動用IC13の実装領域まで延びて、そのバンプと電気的に接続されるIC実装端子26を構成している。
In the second
また、第2の端子形成領域21において、駆動用IC13より液晶封入領域35の側に位置する部分は、第1の基板10の側との基板間導通用に用いられるので、第1の基板10との重なり部分に、複数の基板間導通用端子70が形成されている。これらの基板間導通用端子70を構成するITO膜からなるパターンも、配線部分71として駆動用IC13の実装領域まで延びて、駆動用IC13のバンプと電気的に接続されるIC実装端子27を構成している。これに対して、第1の基板10において、第1の端子形成領域11は、第2の基板20の側との基板間導通に用いられるので、第2の基板20との重なり部分には、複数の基板間導通用端子60が形成されている。これらの基板間導通用端子60は、いずれもITO膜からなる第1の電極パターン40の端部によって構成されている。従って、第1の基板10と第2の基板20とを、基板間導通剤を含有するシール材30で貼り合わせて基板間で基板間導通用端子60、70同士を導通させた後、第2の基板20に駆動用IC13および可撓性基板29を実装し、この状態で、可撓性基板29から駆動用IC13に所定の信号を入力すれば、駆動用IC13から出力された信号は、第1の電極パターン40および第2の電極パターン50に供給される。
Further, in the second
図3に示すように、第1の基板10には、第1の電極パターン40と第2の電極パターン50との交点に相当する領域に赤(R)、緑(G)、青(B)のカラーフィルタ7R、7G、7Bが形成され、これらのカラーフィルタ7R、7G、7Bの表面側に、アクリル樹脂などからなる平坦化膜13、ITO膜からなる第1の電極パターン40、およびポリイミド膜からなる配向膜12がこの順に形成されている。また、カラーフィルタ7R、7G、7Bの下層側には、金属膜あるいは樹脂からなる遮光膜16が形成されている。これに対して、第2の基板20には、ITO膜からなる第2の電極パターン50、アクリル樹脂やシリコン酸化膜などからなるオーバーコート膜29、およびポリイミド膜からなる配向膜22がこの順に形成されている。従って、可撓性基板29を介して駆動用IC13に信号を入力すると、駆動用IC13から第1の電極パターン40および第2の電極パターン50の各々に所定の信号が供給されるので、第1の電極パターン40と第2の電極パターン50との交点に相当する各画素毎で液晶4を駆動することができ、所定のカラー画像を表示することができる。
As shown in FIG. 3, the
(電界強度低減構造)
図4(A)、(B)は、本発明の実施の形態1に係る電気光学装置に用いた駆動用ICのバンプのレイアウトを示す説明図、およびこの駆動用ICを第2の基板の導電パターン上に実装した状態を模式的に示す説明図である。なお、図4(A)、(B)において、バンプは、駆動用ICの下面に形成されて、かつ、導電パターンの駆動用IC実装端子付近は駆動用ICの下方に位置するが、位置関係などが分かりやすいように、バンプおよび導電パターンのいずれについても実線で表してある。また、異方性導電膜140については、その存在を明確にするため、駆動用IC13から大きくはみ出した状態で表してある。
(Field strength reduction structure)
FIGS. 4A and 4B are explanatory views showing bump layouts of the driving IC used in the electro-optical device according to the first embodiment of the present invention, and the driving IC is electrically connected to the second substrate. It is explanatory drawing which shows typically the state mounted on the pattern. 4A and 4B, the bump is formed on the lower surface of the driving IC and the vicinity of the driving IC mounting terminal of the conductive pattern is located below the driving IC. For easy understanding, both the bump and the conductive pattern are shown by solid lines. Further, the anisotropic
図4(A)、(B)に示すように、本形態の電気光学装置1において、駆動用IC13は電源回路を内蔵しており、その能動面側には、図2に示すIC実装端子27に電気的に接続して各画素への信号を出力する第1のバンプ群131と、IC実装端子26に電気的に接続して可撓性基板29に電気的に接続される電源回路用の第2のバンプ群132と、IC実装端子26に電気的に接続して可撓性基板29に電気的に接続される制御用の第3のバンプ群133を備えている。これらのバンプ群のうち、バンプ群131、133では、隣接するバンプ間での最大電位差が低いので、隣接するバンプ同士の間隔が狭いのに対して、電源系の第2のバンプ群132では、隣接するバンプ間での最大電位差が高いので、隣接するバンプ同士の間隔を広くしてある。それでも、電源系の第2のバンプ群132では、他のバンプ群31、33と比較して、隣接するバンプ間での最大電位差が高くなるので、本形態では、図4(A)、(B)および表1を参照して説明する以下の電界強度低減構造を採用してある。
As shown in FIGS. 4A and 4B, in the electro-
本形態では、駆動用IC13の第2のバンプ群132に含まれる各バンプを図面に向かって左側からバンプ132A、132B、132C・・132Lとしたとき、各バンプ132A、132B、132C・・132Lの間にはすべて0.02mmの間隔が形成されている。各バンプ132A、132B、132C・・132Lは各々、CAP4N用、CAP4P用、CAP3N用、CAP3P用、CAP2N用、CAP2P用、CAP5P用、CAP5N用、GND用、VDD用、MV2用、V2用であり、各々に印加される電圧、および隣接するバンプ間での最大電位差は、表1に示す通りである。
In this embodiment, when the bumps included in the
本形態では、液晶を時分割して極性反転駆動を行うので、バンプによっては、第1周期と第2周期で電位が切り替わる。従って、表1には、各バンプの電位差として最大電位差を示してある。ここで、最大電位差とは、バンプあるいは導電パターンに印加される電位が時系列に変化し、隣接するバンプ間あるいは導電パターン間の電位差が変化する場合において、変化する電位差の最大値のことをいう。従って、電位が変動する場合は、変動前と変動後のそれぞれで電位差を計り、その差が大きい方を最大電位差とする。 In this embodiment, since the liquid crystal is time-divisionally driven for polarity inversion, the potential is switched between the first period and the second period depending on the bump. Therefore, Table 1 shows the maximum potential difference as the potential difference of each bump. Here, the maximum potential difference means the maximum value of the potential difference that changes when the potential applied to the bump or the conductive pattern changes in time series and the potential difference between adjacent bumps or the conductive pattern changes. . Therefore, when the potential fluctuates, the potential difference is measured before and after the variation, and the larger difference is defined as the maximum potential difference.
また、表1中、バンプ間の電界強度は、以下の式
隣接するバンプ間の最大電位差/隣接するバンプ間隔
で求められた値であり、導電パターン間の電界強度は、以下の式
隣接する導電パターン間の最大電位差/隣接する導電パターン間隔
で求められた値である。なお、表1において、導電パターン24の間隔は、駆動用IC13を異方性導電膜140によって実装した状態で、駆動用IC13および異方性導電膜140から露出している領域における間隔の最小値である。
In Table 1, the electric field strength between the bumps is a value obtained by the following formula: maximum potential difference between adjacent bumps / adjacent bump spacing, and the electric field strength between conductive patterns is expressed by the following formula: This is a value obtained by the maximum potential difference between patterns / the interval between adjacent conductive patterns. In Table 1, the interval between the
CAP用は各々、可撓性基板29に実装されている複数のキャパシタ(図示せず)の各々に電気的に接続されるものであり、駆動用IC13内の電源回路で各種電位を生成するために、CAP4N用とCAP4P用は対になって9Vの電圧を発生させ、CAP3N用とCAP3P用は対になって6Vの電圧を発生させ、CAP2N用とCAP2P用は対になって3Vの電圧を発生させ、CAP5N用とCAP5P用は対になって10.5Vの電圧を発生させる。また、VDD用とGND用は対になって論理回路を駆動する。さらに、MV2用とV2用は極性反転した各々の周期において液晶に最高電圧を印加するためのものであり、対になっている。
Each of the CAPs is electrically connected to each of a plurality of capacitors (not shown) mounted on the
このように駆動用IC13では、バンプ132A、132B、132C・・132Lを所定のCAP用同士、VDD用とGND用、およびMV2用とV2用を対にして隣接する位置に並べ、かつ、パンプ同士の間隔を全て0.02mmに設定してある。
In this way, in the driving
これに対して、第2の基板20では、駆動用IC13のバンプ132A、132B、132C・・132Lに電気的に接続する導電パターン24を各々、導電パターン24A、24B、24C・・24Lとしたとき、各導電パターン24の位置は、バンプ132A、132B、132C・・132Lに対応しているが、導電パターン24を斜めに延ばすなどの構成を採用して、駆動用IC13および異方性導電膜140から露出している領域における導電パターン24の間隔を駆動用IC13および異方性導電膜140で被覆されている領域における導電パターン24より間隔を広げてある。また、導電パターン24の間隔については、隣接する導電パターン間の最大電位差に応じて、表1に示すように、0.06mm、0.04mm、0.04mm、0.02mm、0.02mm、0.06mm、0.07mm、0.06mm、0.02mm、0.08mm、0.14mmの間隔が確保されている。
On the other hand, in the
すなわち、隣接する導電パターン同士に印加される電位の最大電位差が大きな第1の導電パターン対と、隣接する導電パターン同士で第1の導電パターン対よりも印加される電位の最大電位差が小さな第2の導電パターン対とにおいて、最大電位差が大きな第1の導電パターン対同士の間隔は、最大電位差の小さな第2の導電パターン対同士の間隔よりも広く設定してある。例えば、最大電位差が6Vの導電パターン24C、24Dからなる対を第1の導電パターン対とし、最大電位差が3Vの導電パターン24E、24Fからなる対を第2の導電パターン対としたとき、第1の導電パターン対(導電パターン24C、24D)については導電パターンの間隔を0.04mmとし、第2の導電パターン対(導電パターン24E、24F)については導電パターンの間隔を0.02mmとしてある。他の導電パターン24でも同様であり、それ故、最大電位差が3V、6V、9V、10.5、12V、21Vと大きくなるほど、導電パターン同士の間隔が0.02mm、0.04mm、0.06mm、0.07mm、0.08mm、0.14mmと広がっている。
That is, a first conductive pattern pair having a large maximum potential difference between potentials applied to adjacent conductive patterns and a second maximum potential difference between potentials applied to adjacent conductive patterns are smaller than those of the first conductive pattern pair. In this conductive pattern pair, the distance between the first conductive pattern pairs having a large maximum potential difference is set wider than the distance between the second conductive pattern pairs having a small maximum potential difference. For example, when a pair of
従って、本形態の電気光学装置1aでは、駆動用IC13において隣接するバンプ間に、最高1050V/mmの高い電界強度が発生しているが、隣接する導電パターン間に発生する電界強度は、いずれも150V/mmである。
Therefore, in the electro-optical device 1a of the present embodiment, a high electric field strength of 1050 V / mm at the maximum is generated between the adjacent bumps in the driving
なお、比較例として、表2には、駆動用IC13の構成が同一で、かつ、図12(A)、(B)を参照して説明したように、導電パターンを同一の間隔(0.02mm)で配置した場合における各導電パターン間の電界強度などを示してある。表2に示す従来条件では、隣接する導電パターン間に、最高で1050V/mmの高い電界強度が発生するため、駆動用IC13を異方性導電膜140で実装した後、高温雰囲気下で耐湿試験を行うと、異方性導電膜140から露出している部分で電食が発生する。
As a comparative example, in Table 2, the configuration of the driving
以上説明したように、本発明の実施の形態1に係る電気光学装置1において、駆動用IC13および異方性導電膜140から露出している領域では、隣接する導電パターン間の最大電位差が大きな導電パターン間については、隣接する導電パターン間の最大電位差が小さな導電パターン間よりも大きな間隔を形成してあるので、隣接する導電パターン間の電界強度が低減されている。従って、駆動用IC13を異方性導電膜140で実装した後、高温雰囲気下で耐湿試験を行っても、駆動用IC13および異方性導電膜140から露出している部分で導電パターン24に電食が発生しない。それ故、本形態によれば、電気光学装置1の信頼性が高い。
As described above, in the electro-
ここで、隣接する導電パターン間に発生する電界強度については、導電パターン24の表面側がITO層からなる場合には、200V/mm以下であれば電食の発生を防止でき、電食などをより確実に防止するという観点からすれば、電界強度を100V/mm以下とすることが好ましい。
Here, with respect to the electric field strength generated between adjacent conductive patterns, when the surface side of the
また、導電パターンが表面側にクロム層を備えている場合には、電界強度が150V/mm以下であれば、電食の発生を防止でき、電食などをより確実に防止するという観点からすれば、電界強度を75V/mm以下とすることが好ましい。 In addition, when the conductive pattern has a chromium layer on the surface side, if the electric field strength is 150 V / mm or less, the occurrence of electrolytic corrosion can be prevented, and the electrolytic corrosion can be prevented more reliably. For example, the electric field strength is preferably 75 V / mm or less.
なお、導電パターンがITO層およびクロム層からなり、かつ、クロム層が露出している場合には、クロム層を優先して電界強度を150V/mm以下とすることが好ましい。 In addition, when a conductive pattern consists of an ITO layer and a chromium layer and the chromium layer is exposed, it is preferable that the electric field strength is set to 150 V / mm or less by giving priority to the chromium layer.
[実施の形態2]
図5(A)、(B)は、本発明の実施の形態2に係る電気光学装置に用いた駆動用ICのバンプのレイアウトを示す説明図、およびこの駆動用ICを第2の基板の導電パターン上に実装した状態を示す説明図である。なお、図5(A)、(B)においても、バンプは、駆動用ICの下面に形成されて、かつ、導電パターンの駆動用IC実装端子付近は駆動用ICの下方に位置するが、位置関係などが分かりやすいように、バンプおよび導電パターンのいずれについても実線で表してある。また、本形態の電気光学装置は、基本的な構成が実施の形態1と同様であるため、本形態の特徴部分のみについて説明する。
[Embodiment 2]
5A and 5B are explanatory views showing bump layouts of driving ICs used in the electro-optical device according to Embodiment 2 of the present invention, and the driving ICs are electrically connected to a second substrate. It is explanatory drawing which shows the state mounted on the pattern. 5A and 5B, the bump is formed on the lower surface of the driving IC, and the vicinity of the driving IC mounting terminal of the conductive pattern is located below the driving IC. For easy understanding of the relationship and the like, both the bump and the conductive pattern are indicated by solid lines. Further, since the basic configuration of the electro-optical device of this embodiment is the same as that of
図5(A)、(B)に示すように、本形態の電気光学装置1においても、実施の形態1と同様、駆動用IC13は電源回路を内蔵しており、その能動面側には、図2に示すIC実装端子27に電気的に接続して各画素への信号を出力する第1のバンプ群131と、IC実装端子26に電気的に接続して可撓性基板29に電気的に接続される電源系の第2のバンプ群132と、IC実装端子26に電気的に接続して可撓性基板29に電気的に接続される制御系の第3のバンプ群133を備えている。これらのバンプ群のうち、電源回路用の第2のバンプ群132では、他のバンプ群31、33と比較して、隣接するバンプ間に非常に高い電位差が発生する。そこで、本形態では、図5(A)、(B)および表3を参照して説明する以下の電界強度低減構造を採用してある。
As shown in FIGS. 5A and 5B, also in the electro-
本形態においては、駆動用IC13の第2のバンプ群132に含まれる各バンプを図面に向かって左側からバンプ132A、132B、132C・・132Lとしたとき、各バンプ132A、132B、132C・・132Lと、印加される電位との関係は、表3に示すように、各バンプ132A、132B、132C・・132Lの順に、V2用、CAP5P用、CAP5N用、MV2用、CAP4N用、CAP4P用、CAP3N用、CAP3P用、CAP2N用、CAP2P用、GND用、VDD用に設定してある。
In this embodiment, when the bumps included in the
ここで、V2用とMV2用は、極性反転した各々の周期において液晶に最高電圧を印加するためのもので、印加される電位の最大電位差が最も大きな2つのバンプ132A、132Dに相当する。本形態では、このような132A、132Dについては離間させ、V2用のバンプ132AとMV2用のバンプ132Dとの間には、他のバンプとして、バンプ132A、132Dの間の電位が印加されるCAP5P用のバンプ132Bと、CAP5N用のバンプ132Cとを配置してある。しかも、バンプ132B、132Cは、2つのバンプ132A、132Dを基準として、印加される電位順に配列されている。このため、バンプ間の最大電位差は、最高で10.5Vと低い。
Here, V2 and MV2 are for applying the highest voltage to the liquid crystal in each cycle with the polarity reversed, and correspond to the two
また、本形態では、隣接するバンプ間の最大電位差が大きなバンプについては、隣接するバンプ間の最大電位差が小さなバンプ間よりも大きな間隔を形成してある。すなわち、隣接するバンプ同士に印加される電位の最大電位差が大きな第1のバンプ対と、隣接するバンプ同士で第1のバンプ対よりも印加される電位の最大電位差が小さな第2のバンプ対とにおいて、最大電位差が大きな第1のバンプ対同士の間隔は、最大電位差の小さな第2のバンプ対同士の間隔よりも広く設定してある。例えば、最大電位差が3Vのバンプ間についてはバンプの間隔を0.05mmとし、最大電位差が6Vのバンプ間についてはバンプの間隔を0.08mmとし、最大電位差が9Vのバンプ間についてはバンプの間隔を0.1mmとし、最大電位差が10.5Vのバンプ間についてはバンプの間隔を0.1mmとしてあり、最大電位差が大きくなるほど、バンプ同士の間隔を広げてある。それ故、本形態では、バンプ間の電界強度は、105V/mm以下である。 In this embodiment, a bump having a large maximum potential difference between adjacent bumps is formed with a larger interval than between bumps having a maximum maximum potential difference between adjacent bumps. That is, a first bump pair having a large maximum potential difference between potentials applied to adjacent bumps, and a second bump pair having a small maximum potential difference applied to adjacent bumps as compared to the first bump pair. The distance between the first bump pairs having a large maximum potential difference is set wider than the distance between the second bump pairs having a small maximum potential difference. For example, the bump interval is 0.05 mm between bumps having a maximum potential difference of 3V, the bump interval is 0.08 mm between bumps having a maximum potential difference of 6V, and the bump interval is between bumps having a maximum potential difference of 9V. Is 0.1 mm, and the bump interval between the bumps having a maximum potential difference of 10.5 V is 0.1 mm. The larger the maximum potential difference is, the wider the interval between the bumps is. Therefore, in this embodiment, the electric field strength between the bumps is 105 V / mm or less.
また、第2の基板20では、駆動用IC13のバンプ132A、132B、132C・・132Lに電気的に接続する導電パターン24を各々、導電パターン24A、24B、24C・・24Lとしたとき、これらの導電パターン24A、24B、24C・・24Lの配列順序は、バンプ132A、132B、132C・・132Lに対応している。従って、印加される電位の最大電位差が最も大きな2つの導電パターン24A、24Dについては離間させ、これらの導電パターン24A、24Dの間には、他の導電パターンとして、導電パターン24A、24Dの間の電位が印加される導電パターン24Bと、導電パターン24Cとを配置してある。しかも、導電パターン24B、24Cは、2つの導電パターン24A、24Dを基準として、印加される電位順に配列されている。このため、導電パターン間の最大電位差は、最高で10.5Vと低い。
In the
また、隣接する導電パターン同士の間隔については、最大電位差に対応して、0.02mm〜0.07mmと変化させてある。すなわち、隣接する導電パターン同士に印加される電位の最大電位差が大きな第1の導電パターン対と、隣接する導電パターン同士で第1の導電パターン対よりも印加される電位の最大電位差が小さな第2の導電パターン対とにおいて、最大電位差が大きな第1の導電パターン対同士の間隔は、最大電位差の小さな第2の導電パターン対同士の間隔よりも広く設定されている。具体的には、最大電位差が3Vの導電パターン間については導電パターンの間隔を0.02mmとし、最大電位差が6Vの導電パターン間については導電パターンの間隔を0.04mmとし、最大電位差が9Vの導電パターン間については導電パターンの間隔を0.6mmとし、最大電位差が10.5Vの導電パターン間については導電パターンの間隔を0.7mmとしてあり、最大電位差が大きくなるほど、導電パターン同士の間隔を広げてある。それ故、本形態では、導電パターン間の電界強度は、150V/mmである。 Further, the interval between adjacent conductive patterns is changed from 0.02 mm to 0.07 mm corresponding to the maximum potential difference. That is, a first conductive pattern pair having a large maximum potential difference between potentials applied to adjacent conductive patterns and a second maximum potential difference between potentials applied to adjacent conductive patterns are smaller than those of the first conductive pattern pair. In this conductive pattern pair, the interval between the first conductive pattern pairs having a large maximum potential difference is set wider than the interval between the second conductive pattern pairs having a small maximum potential difference. Specifically, the conductive pattern interval between conductive patterns having a maximum potential difference of 3V is 0.02 mm, the conductive pattern interval between conductive patterns having a maximum potential difference of 6V is 0.04 mm, and the maximum potential difference is 9V. The interval between the conductive patterns is set to 0.6 mm, the interval between the conductive patterns having a maximum potential difference of 10.5 V is set to 0.7 mm, and the interval between the conductive patterns increases as the maximum potential difference increases. It has been expanded. Therefore, in this embodiment, the electric field strength between the conductive patterns is 150 V / mm.
このように、本発明の実施の形態2に係る電気光学装置1では、対になっているバンプ同士であっても電位差が大きなもの同士については離間させて、その間に中間の電位のバンプを配置し、かつ、隣接するバンプ間あるいは導電パターン間の最大電位差が大きなものについては間隔を広げてある。それ故、駆動用IC13を異方性導電膜140で実装した後、高温雰囲気下で耐湿試験を行っても、異方性導電膜140から露出している部分で導電パターンに電食が発生するということがない。また、異方性導電膜140に含まれる異物などによって、バンプに電食あるいは短絡などの不具合が発生することもない。それ故、本形態によれば、電気光学装置1の信頼性を向上することができる。
As described above, in the electro-
[実施の形態3]
図6(A)、(B)は、本発明の実施の形態3に係る電気光学装置に用いた駆動用ICのバンプのレイアウトを示す説明図、およびこの駆動用ICを第2の基板の導電パターン上に実装した状態を示す説明図である。なお、図6(A)、(B)においても、バンプは、駆動用ICの下面に形成されて、かつ、導電パターンの駆動用IC実装端子付近は駆動用ICの下方に位置するが、位置関係などが分かりやすいように、バンプおよび導電パターンのいずれについても実線で表してある。また、本形態の電気光学装置は、基本的な構成が実施の形態1と同様であるため、本形態の特徴部分のみについて説明する。
[Embodiment 3]
6A and 6B are explanatory views showing bump layouts of driving ICs used in the electro-optical device according to the third embodiment of the present invention, and the driving ICs are electrically connected to the second substrate. It is explanatory drawing which shows the state mounted on the pattern. 6A and 6B, the bump is formed on the lower surface of the driving IC, and the vicinity of the driving IC mounting terminal of the conductive pattern is located below the driving IC. For easy understanding of the relationship and the like, both the bump and the conductive pattern are indicated by solid lines. Further, since the basic configuration of the electro-optical device of this embodiment is the same as that of
図6(A)、(B)に示すように、本形態の電気光学装置1においても、実施の形態1と同様、駆動用IC13は電源回路を内蔵しており、その能動面側には、図2に示すIC実装端子27に電気的に接続して各画素への信号を出力する第1のバンプ群131と、IC実装端子26に電気的に接続して可撓性基板29に電気的に接続される電源系の第2のバンプ群132と、IC実装端子26に電気的に接続して可撓性基板29に電気的に接続される制御系の第3のバンプ群133を備えている。これらのバンプ群のうち、電源系の第2のバンプ群132では、他のバンプ群31、33と比較して、隣接するバンプ間に非常に高い電位差が発生する。そこで、本形態では、図6(A)、(B)および表4を参照して説明する以下の電界強度低減構造を採用してある。
As shown in FIGS. 6A and 6B, also in the electro-
本形態においては、駆動用IC13の第2のバンプ群132に含まれる各バンプを図面に向かって左側からバンプ132A、132B、132C・・132Lとしたとき、各バンプ132A、132B、132C・・132Lと電位との関係は、表4に示すように、各バンプ132A、132B、132C・・132Lの順に、CAP5N用、MV2用、CAP4N用、CAP3N用、CAP2N用、CAP4P用、CAP3P用、CAP2P用、GND用、VDD用、CAP5P用、V2用に設定してある。
In this embodiment, when the bumps included in the
ここで、MV2用のバンプ132BとV2用のバンプ132Lは、極性反転した各々の周期において液晶に最高電圧を印加するためのもので、印加される電位の最大電位差が最も大きな2つのバンプに相当する。本形態では、このような2つのバンプ132B、132Lについては離間させ、MV2用のバンプ132BとV2用のバンプ132Lとの間には、他のバンプとして、バンプ132B、132Lの間の電位が印加されるバンプ132C〜132Kを配置してある。また、CAP5N用とCAP5P用、CAP4N用とCAP4P用、CAP3N用とCAP3P用、CAP2N用とCAP2P用も、対になっているが、これら対をなすバンプについても最大電位差が大きいので離間させ、それらの間の電位が印加されるバンプを配置してある。しかも、バンプ132B〜132Lは、2つのバンプ132B、132Lを基準として、印加される電位順に配列されている。このため、バンプ間の最大電位差は、最高で10.5Vと低い。しかも、最大電位差が0Vの3つのバンプ132F、G、Hが存在する。
Here, the
また、本形態では、隣接するバンプ間の最大電位差が大きなバンプについては、隣接するバンプ間の最大電位差が小さなバンプ間よりも大きな間隔を形成してある。すなわち、隣接するバンプ同士に印加される電位の最大電位差が大きな第1のバンプ対と、隣接するバンプ同士で第1のバンプ対よりも印加される電位の最大電位差が小さな第2のバンプ対とにおいて、最大電位差が大きな第1のバンプ対同士の間隔は、最大電位差の小さな第2のバンプ対同士の間隔よりも広く設定してある。例えば、最大電位差が0Vあるいは3Vのバンプ間についてはバンプの間隔を0.03mmとし、最大電位差が9Vあるいは10.5Vのバンプ間についてはバンプの間隔を0.1mmとしてある。それ故、本形態では、バンプ間の電界強度は、105V/mm以下である。 In this embodiment, a bump having a large maximum potential difference between adjacent bumps is formed with a larger interval than between bumps having a maximum maximum potential difference between adjacent bumps. That is, a first bump pair having a large maximum potential difference between potentials applied to adjacent bumps, and a second bump pair having a small maximum potential difference applied to adjacent bumps as compared to the first bump pair. The distance between the first bump pairs having a large maximum potential difference is set wider than the distance between the second bump pairs having a small maximum potential difference. For example, the bump interval is 0.03 mm between bumps having a maximum potential difference of 0V or 3V, and the bump interval is 0.1 mm between bumps having a maximum potential difference of 9V or 10.5V. Therefore, in this embodiment, the electric field strength between the bumps is 105 V / mm or less.
また、第2の基板20では、駆動用IC13のバンプ132A、132B、132C・・132Lに電気的に接続する導電パターン24を各々、導電パターン24A、24B、24C・・24Lとしたとき、これらの導電パターン24A、24B、24C・・24Lの配列順序は、バンプ132A、132B、132C・・132Lに対応している。従って、本形態では、2つの導電パターン24B、24Lについては離間させ、導電パターン24Bと導電パターン24Lとの間には、他の導電パターンとして、導電パターン24B、24Lの間の電位が印加される導電パターン24C〜24Kが配置されている。しかも、導電パターン24B〜24Lは、2つの導電パターン24B、24Lを基準として、印加される電位順に配列されている。このため、導電パターン間の最大電位差は、最高で10.5Vと低い。
In the
また、隣接する導電パターン同士の間隔については、最大電位差に対応して、0.02mm〜0.07mmと変化させてある。すなわち、隣接する導電パターン同士に印加される電位の最大電位差が大きな第1の導電パターン対と、隣接する導電パターン同士で第1の導電パターン対よりも印加される電位の最大電位差が小さな第2の導電パターン対とにおいて、最大電位差が大きな第1の導電パターン対同士の間隔は、最大電位差の小さな第2の導電パターン対同士の間隔よりも広く設定されている。具体的には、最大電位差が3Vの導電パターン間については導電パターンの間隔を0.02mmとし、最大電位差が9Vの導電パターン間については導電パターンの間隔を0.06mmとし、最大電位差が10.5Vの導電パターン間については導電パターンの間隔を0.07としてあり、最大電位差が大きくなるほど、導電パターン同士の間隔を広げてある。それ故、本形態では、導電パターン間の電界強度は、最高で150V/mmである。 Further, the interval between adjacent conductive patterns is changed from 0.02 mm to 0.07 mm corresponding to the maximum potential difference. That is, a first conductive pattern pair having a large maximum potential difference between potentials applied to adjacent conductive patterns and a second maximum potential difference between potentials applied to adjacent conductive patterns are smaller than those of the first conductive pattern pair. In this conductive pattern pair, the interval between the first conductive pattern pairs having a large maximum potential difference is set wider than the interval between the second conductive pattern pairs having a small maximum potential difference. Specifically, the conductive pattern interval between conductive patterns having a maximum potential difference of 3 V is 0.02 mm, the conductive pattern interval between conductive patterns having a maximum potential difference of 9 V is 0.06 mm, and the maximum potential difference is 10.4. The interval between the conductive patterns of 5V is set to 0.07, and the interval between the conductive patterns is increased as the maximum potential difference is increased. Therefore, in this embodiment, the electric field strength between the conductive patterns is 150 V / mm at the maximum.
また、最大電位差が0Vの3つのバンプ132F、G、Hに対応する導電パターン24F、24G、24Hについては、導電パターン間隔を0mm、すなわち、導電パターン24F、24G、24Hを1つの導電パターンでまとめてある。
For the
このように、本発明の実施の形態3に係る電気光学装置1では、対になっているバンプ同士であっても電位差が大きなもの同士については離間させて、その間に中間の電位のバンプを配置し、かつ、隣接するバンプ間あるいは導電パターン間の最大電位差が大きなものについては間隔を広げてある。それ故、駆動用IC13を異方性導電膜140で実装した後、高温雰囲気下で耐湿試験を行っても、異方性導電膜140から露出している部分で導電パターンに電食が発生するということがない。また、異方性導電膜140に含まれる異物などによって、バンプに電食あるいは短絡などの不具合が発生することもない。それ故、本形態によれば、電気光学装置1の信頼性を向上することができる。
As described above, in the electro-
さらに本形態では、バンプ132の位置を決定するにあたって、バンプ同士の対関係を無視して、最大電位差の大小を優先してバンプ132の位置を設定したため、バンプ間の最大電位差、および導電パターン間の最大電位差が10.5Vとなる箇所は2箇所のみであり、2箇所のみにおいて間隔を広げればよい。また、導電パターン24F、24G、24Hについては最大電位差が0Vであるため、導電パターン間隔を0mm、すなわち、導電パターン24F、24G、24Hを1つの導電パターンでまとめてある。それ故、本形態によれば、駆動用IC13上でのバンプ132のレイアウト、および第2の基板20上における導電パターン24のレイアウトが容易である。
Further, in the present embodiment, when determining the position of the
[その他の実施の形態]
なお、本形態のように、駆動用IC13が異方性導電膜140などの樹脂層を介して第2の基板20に実装されている場合、導電パターン24において、樹脂層から露出している部分では、樹脂層で被覆された領域に比較して、高温雰囲気下での耐湿試験などにおいて導電パターン24間の電界強度に起因する電食などの不具合が発生しやすい。また、導電パターン24において、駆動用IC13から露出している部分では、駆動用IC13で被覆された領域に比較して、高温雰囲気下での耐湿試験などにおいて導電パターン24間の電界強度に起因する電食などの不具合が発生しやすい。従って、第2の基板20の導電パターン全体に対して本発明に係る電界強度低減構造を採用できない場合には、実施の形態1のように、少なくとも、第2の基板20上で異方性導電膜140や駆動用IC13から露出している領域の導電パターン24のみに対して、隣接する導電パターン24間の最大電位差が大きな導電パターン間を広げるなどの電界強度低減構造を採用して、露出部分で起こりやすい電食を防止してもよい。
[Other embodiments]
Note that, when the driving
また、実施の形態2、3でも、実施の形態1と同様、導電パターン24を斜めに延ばすことにより、第2の基板20上で駆動用IC13や異方性導電膜140から露出している領域では、駆動用IC13や異方性導電膜140で被覆されている領域と比較して、隣接する導電パターン同士の間隔をさらに広げるなどの電界強度低減構造を採用して、露出部分で起こりやすい電食などをより確実に防止する構成を採用してもよい。
In the second and third embodiments, similarly to the first embodiment, the
また、上記形態では、ICをCOG実装する場合に本発明を適用した例を説明したが、図7に示すように、駆動用IC13をCOF実装した可撓性基板29(配線基板)を液晶パネル1′の第2の基板20に実装する場合がある。このような場合おいても、駆動用IC13のバンプ、および可撓性基板29の導電パターンについては本発明を適用すればよい。
In the above embodiment, the example in which the present invention is applied to the case where the IC is COG-mounted has been described. However, as shown in FIG. 7, the flexible substrate 29 (wiring substrate) on which the driving
さらに、上記形態では、駆動用IC13の実装に異方性導電膜140を用いた例を説明したが、その他の実装方法を採用した場合に本発明を適用してもよい。
Furthermore, in the above embodiment, the example in which the anisotropic
[本発明を適用可能な電気光学装置の構成]
上記形態はいずれも、パッシブマトリクス型の液晶装置からなる電気光学装置に本発明を適用したが、図8ないし図10を参照して以下に説明する各電気光学装置に対して本発明を適用してもよい。
[Configuration of electro-optical device to which the present invention is applicable]
In any of the above embodiments, the present invention is applied to an electro-optical device including a passive matrix liquid crystal device. However, the present invention is applied to each electro-optical device described below with reference to FIGS. May be.
図8は、画素スイッチング素子としてTFD素子を用いたアクティブマトリクス型液晶装置からなる電気光学装置の構成を模式的に示すブロック図である。図9は、画素スイッチング素子として薄膜トランジスタ(TFT)を用いたアクティブマトリクス型液晶装置からなる電気光学装置の構成を模式的に示すブロック図である。図10は、電気光学物質として電荷注入型の有機薄膜を用いたエレクトロルミネセンス素子を備えたアクティブマトリクス型電気光学装置のブロック図である。 FIG. 8 is a block diagram schematically showing a configuration of an electro-optical device including an active matrix liquid crystal device using a TFD element as a pixel switching element. FIG. 9 is a block diagram schematically illustrating a configuration of an electro-optical device including an active matrix liquid crystal device using a thin film transistor (TFT) as a pixel switching element. FIG. 10 is a block diagram of an active matrix electro-optical device including an electroluminescence element using a charge injection type organic thin film as an electro-optical material.
図8に示すように、画素スイッチング素子として非線形素子を用いたアクティブマトリクス型液晶装置からなる電気光学装置1aでは、複数の配線としての走査線51aが行方向に形成され、複数のデータ線52aが列方向に形成されている。走査線51aとデータ線52aとの各交差点に対応する位置には画素53aが形成され、この画素53aでは、液晶層54aと、画素スイッチング用のTFD素子56a(非線形素子)とが直列に接続されている。各走査線51aは走査線駆動回路57aによって駆動され、各データ線52aはデータ線駆動回路58aによって駆動される。
As shown in FIG. 8, in the electro-optical device 1a composed of an active matrix liquid crystal device using a nonlinear element as a pixel switching element,
このように構成した電気光学装置1aでも、基板上に駆動用ICをCOG実装した構造、あるいは、駆動用ICをCOF実装した可撓性基板を電気光学装置用基板に接続した構造が採用されるので、本発明を適用することが好ましい。 Also in the electro-optical device 1a configured as described above, a structure in which a driving IC is COG-mounted on a substrate or a structure in which a flexible substrate in which the driving IC is COF-mounted is connected to the electro-optical device substrate is employed. Therefore, it is preferable to apply the present invention.
図9に示すように、画素スイッチング素子としてTFTを用いたアクティブマトリクス型液晶装置からなる電気光学装置1bでは、マトリクス状に形成された複数の画素の各々に、画素端子9b、および画素端子9bを制御するための画素スイッチング用のTFT30bが形成されており、画素信号を供給するデータ線6bが当該TFT30bのソースに電気的に接続されている。データ線6bに書き込む画素信号は、データ線駆動回路2bから供給される。また、TFT30bのゲートには走査線31bが電気的に接続されており、所定のタイミングで、走査線31bにパルス的に走査信号が走査線駆動回路3bから供給される。画素端子9bは、TFT30bのドレインに電気的に接続されており、スイッチング素子であるTFT30bを一定期間だけそのオン状態とすることにより、データ線6bから供給される画素信号を各画素に所定のタイミングで書き込む。このようにして画素端子9bを介して液晶に書き込まれた所定レベルの画素信号は、対向基板に形成された対向電極との間で一定期間保持される。
As shown in FIG. 9, in the electro-optical device 1b composed of an active matrix liquid crystal device using TFTs as pixel switching elements, a pixel terminal 9b and a pixel terminal 9b are provided on each of a plurality of pixels formed in a matrix. A
ここで、保持された画素信号がリークするのを防ぐことを目的に、画素端子9bと対向電極との間に形成される液晶容量と並列に蓄積容量70b(キャパシタ)を付加することがある。この蓄積容量70bによって、画素端子9bの電圧は、例えば、ソース電圧が印加された時間よりも3桁も長い時間だけ保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる電気光学装置が実現できる。なお、蓄積容量70bを形成する方法としては、容量を形成するための配線である容量線32bとの間に形成する場合、あるいは前段の走査線31bとの間に形成する場合もいずれであってもよい。
Here, in order to prevent the held pixel signal from leaking, a
このように構成した電気光学装置1bでも、基板上に駆動用ICをCOG実装した構造、あるいは、駆動用ICをCOF実装した可撓性基板を電気光学装置用基板に接続した構造が採用されるので、本発明を適用することが好ましい。 Also in the electro-optical device 1b configured as described above, a structure in which a driving IC is COG-mounted on a substrate, or a structure in which a flexible substrate in which the driving IC is COF-mounted is connected to the electro-optical device substrate. Therefore, it is preferable to apply the present invention.
図10に示すように、電荷注入型有機薄膜を用いたエレクトロルミネセンス素子を備えたアクティブマトリクス型電気光学装置は、有機半導体膜に駆動電流が流れることによって発光するEL(エレクトロルミネッセンス)素子、またはLED(発光ダイオード)素子などの発光素子をTFTで駆動制御するアクティブマトリクス型の表示装置であり、このタイプの表示装置に用いられる発光素子はいずれも自己発光するため、バックライトを必要とせず、また、視野角依存性が少ないなどの利点がある。 As shown in FIG. 10, an active matrix electro-optical device including an electroluminescence element using a charge injection type organic thin film is an EL (electroluminescence) element that emits light when a drive current flows through an organic semiconductor film, or It is an active matrix type display device that drives and controls light emitting elements such as LED (light emitting diode) elements with TFTs, and since all of the light emitting elements used in this type of display device self-emit, no backlight is required. In addition, there are advantages such as less viewing angle dependency.
ここに示す電気光学装置100pでは、複数の走査線3pと、この走査線3pの延設方向に対して交差する方向に延設された複数のデータ線6pと、これらのデータ線6pに並列する複数の共通給電線23pと、データ線6pと走査線3pとの交差点に対応する画素15pとが構成されている。データ線6pに対しては、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ線駆動回路101pが構成されている。走査線3pに対しては、シフトレジスタおよびレベルシフタを備える走査線駆動回路104pが構成されている。
In the electro-
また、画素15pの各々には、走査線3pを介して走査信号がゲート電極に供給される第1のTFT31pと、この第1のTFT31pを介してデータ線6pから供給される画像信号を保持する保持容量33pと、この保持容量33pによって保持された画像信号がゲート電極に供給される第2のTFT32pと、第2のTFT32pを介して共通給電線23pに電気的に接続したときに共通給電線23pから駆動電流が流れ込む発光素子40pとが構成されている。
Each
ここで、発光素子40pは、画素電極の上層側には、正孔注入層、有機エレクトロルミネッセンス材料層としての有機半導体膜、リチウム含有アルミニウム、カルシウムなどの金属膜からなる対向電極が積層された構成になっており、対向電極20pは、データ線6pなどを跨いで複数の画素15pにわたって形成されている。
Here, the
このように構成した電気光学装置1pにおいても、基板上に駆動用ICをCOG実装した構造、あるいは、駆動用ICをCOF実装した可撓性基板を電気光学装置用基板に接続した構造が採用されるので、本発明を適用することが好ましい。 Also in the electro-optical device 1p configured as described above, a structure in which a driving IC is COG-mounted on a substrate, or a structure in which a flexible substrate in which the driving IC is COF-mounted is connected to the electro-optical device substrate. Therefore, it is preferable to apply the present invention.
また、上述した実施形態以外にも、電気光学装置として、プラズマディスプレイ装置、FED(フィールドエミッションディスプレイ)装置、LED(発光ダイオード)表示装置、電気泳動表示装置、薄型のブラウン管、液晶シャッター等を用いた小型テレビ、デジタルマイクロミラーデバイス(DMD)を用いた装置などの各種の電気光学装置に適用できる。 In addition to the above-described embodiments, plasma display devices, FED (field emission display) devices, LED (light emitting diode) display devices, electrophoretic display devices, thin cathode ray tubes, liquid crystal shutters, and the like are used as electro-optical devices. The present invention can be applied to various electro-optical devices such as a small television and a device using a digital micromirror device (DMD).
1 電気光学装置、1′ 液晶パネル(実装構造体)、10 第1の基板、13 駆動用IC(半導体装置)、20 第2の基板(電気光学装置用基板)、24 導電パターン、29 可撓性基板、131 第1のバンプ群、132 第2のバンプ群、140 異方性導電膜
DESCRIPTION OF
Claims (16)
前記複数のバンプには、隣接するバンプ同士に印加される電位の最大電位差が大きな第1のバンプ対と、隣接するバンプ同士で前記第1のバンプ対よりも印加される電位の最大電位差が小さな第2のバンプ対とが含まれており、
前記第1のバンプ対同士の間隔は、前記第2のバンプ対同士の間隔よりも広いことを特徴とする半導体装置。 In a semiconductor device in which a plurality of bumps to which a predetermined potential is applied are arranged,
The plurality of bumps includes a first bump pair having a large maximum potential difference between adjacent bumps and a maximum potential difference between potentials applied between adjacent bumps smaller than that of the first bump pair. A second bump pair is included,
The semiconductor device according to claim 1, wherein a distance between the first bump pairs is wider than a distance between the second bump pairs.
前記複数のバンプには、印加される電位の最大電位差が最も大きな2つのバンプと、前記2つのバンプのそれぞれに印加される電位の間の電位が印加される他のバンプとが含まれており、
前記他のバンプは、前記2つのバンプの間に配置されていることを特徴とする半導体装置。 In a semiconductor device in which a plurality of bumps to which a predetermined potential is applied are arranged,
The plurality of bumps include two bumps having the largest maximum potential difference between applied potentials, and other bumps to which potentials between potentials applied to the two bumps are applied. ,
The other bump is disposed between the two bumps.
前記第1のバンプ対同士の間隔は、前記第2のバンプ対同士の間隔よりも広いことを特徴とする半導体装置。 3. The first bump pair according to claim 2, wherein the two bumps and the other bumps include a first bump pair having a large maximum potential difference between potentials applied to adjacent bumps and the first bump pair between adjacent bumps. Includes a second bump pair having a small maximum potential difference between applied potentials,
The semiconductor device according to claim 1, wherein a distance between the first bump pairs is wider than a distance between the second bump pairs.
前記被実装体上に形成され、前記複数のバンプのそれぞれに対応して設けられた複数の導電パターンとを備えたことを特徴とする実装構造体。 A mounted body on which the semiconductor device according to any one of claims 1 to 3 is mounted;
A mounting structure comprising: a plurality of conductive patterns formed on the mounted body and provided corresponding to each of the plurality of bumps.
前記第1の導電パターン対同士の間隔は、前記第2の導電パターン対同士の間隔よりも広いことを特徴とする実装構造体。 5. The plurality of conductive patterns according to claim 4, wherein the plurality of conductive patterns include a first conductive pattern pair having a large maximum potential difference between potentials applied to adjacent conductive patterns, and adjacent conductive patterns from the first conductive pattern pair. And a second conductive pattern pair having a small maximum potential difference between applied potentials,
The mounting structure is characterized in that an interval between the first conductive pattern pairs is wider than an interval between the second conductive pattern pairs.
前記他の導電パターンは、前記2つの導電パターンの間に配置されていることを特徴とする実装構造体。 5. The conductive pattern according to claim 4, wherein the plurality of conductive patterns are applied to each of the two conductive patterns having the largest potential difference between the plurality of conductive patterns and the two conductive patterns. And other conductive patterns to which a potential between potentials is applied,
The other conductive pattern is disposed between the two conductive patterns.
前記複数の導電パターンは、一部が前記樹脂層に被覆されており、前記被覆された領域外の隣接する導電パターン同士の間隔は、前記被覆された領域内での間隔よりも広いことを特徴とする実装構造体。 The semiconductor device according to any one of claims 4 to 8, wherein the semiconductor device is mounted on the mounted body through a resin layer,
A part of the plurality of conductive patterns is covered with the resin layer, and the interval between adjacent conductive patterns outside the covered region is wider than the interval in the covered region. Mounting structure.
隣接する導電パターン間の最大電位差/隣接する導電パターン間隔
で求められる電界強度が200V/mm以下となるように配置されていることを特徴とする実装構造体。 11. The plurality of conductive patterns according to claim 4, wherein the plurality of conductive patterns include an ITO layer on a surface side, and an interval between adjacent conductive patterns is expressed by the following formula: maximum potential difference between adjacent conductive patterns / adjacent conductive A mounting structure characterized by being arranged so that an electric field intensity required by a pattern interval is 200 V / mm or less.
隣接する導電パターン間の最大電位差/隣接する導電パターン間隔
で求められる電界強度が150V/mm以下となるように配置されていることを特徴とする実装構造体。 11. The conductive pattern according to claim 4, wherein the plurality of conductive patterns include a chromium layer on a surface side, and a distance between adjacent conductive patterns is expressed by the following formula: maximum potential difference between adjacent conductive patterns / adjacent. A mounting structure characterized by being arranged so that the electric field strength required by the conductive pattern interval is 150 V / mm or less.
前記被実装体は、電気光学物質を保持する電気光学装置用基板であることを特徴とする電気光学装置。 An electro-optical device comprising the mounting structure defined in any one of claims 4 to 12,
The electro-optical device, wherein the mounted body is an electro-optical device substrate that holds an electro-optical material.
前記被実装体は、電気光学物質を保持する電気光学装置用基板に接続された配線基板であることを特徴とする電気光学装置。 An electro-optical device comprising the mounting structure defined in any one of claims 4 to 12,
The electro-optical device, wherein the mounted body is a wiring substrate connected to an electro-optical device substrate that holds an electro-optical material.
前記半導体装置は前記複数のバンプの他に、所定の信号が入力される複数のバンプと、所定の信号を出力する複数のバンプとを備えていることを特徴とする電気光学装置。 In Claim 13 or 14, the plurality of bumps are bumps to which a predetermined power supply voltage is input,
In addition to the plurality of bumps, the semiconductor device includes a plurality of bumps to which a predetermined signal is input and a plurality of bumps to output a predetermined signal.
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