JP2005243864A - Wiring board - Google Patents
Wiring board Download PDFInfo
- Publication number
- JP2005243864A JP2005243864A JP2004050700A JP2004050700A JP2005243864A JP 2005243864 A JP2005243864 A JP 2005243864A JP 2004050700 A JP2004050700 A JP 2004050700A JP 2004050700 A JP2004050700 A JP 2004050700A JP 2005243864 A JP2005243864 A JP 2005243864A
- Authority
- JP
- Japan
- Prior art keywords
- differential
- conductor
- transmission line
- inner layer
- differential transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
本発明は、高速で作動する半導体素子や光半導体素子等の電子部品を搭載するのに好適な、差動伝送線路を有する配線基板に関するものである。 The present invention relates to a wiring board having a differential transmission line suitable for mounting electronic components such as semiconductor elements and optical semiconductor elements that operate at high speed.
従来、高速で作動する半導体素子や光半導体素子等の電子部品を搭載するための配線基板においては、従来の配線基板の例の断面図である図5に示すように、高速の高周波信号を正確かつ効率よく伝播させるために、差動伝送線路58と外部入出力用電極511との接続には差動貫通導体59を用いている。差動伝送線路58の構造は、一対の伝送線路によって決定される特性インピーダンスが所望の値となるように、絶縁基板52の絶縁層52a〜52fの材料や、絶縁層52a〜52fの断面構造、すなわち配線導体53の幅および厚み、配線導体53と内層接地導体や接地導体との距離等を制御して決定されている。差動貫通導体59は、一対の貫通導体9a,9bによって決定される特性インピーダンスが所望の値となるように、配線基板52の絶縁層52a〜52fの材料や、差動貫通導体59および接地貫通導体510の直径を変更したり、更にこれらの相対位置を互いに変更することによって決定されている。
Conventionally, in a wiring board for mounting electronic components such as a semiconductor element and an optical semiconductor element that operate at high speed, a high-speed high-frequency signal is accurately obtained as shown in FIG. In order to propagate efficiently, a differential through
また、配線基板51に形成された差動伝送線路68と差動貫通導体69の接続部周辺の要部拡大平面図である図6に示すように、差動貫通導体69は積層ずれによる接続不良を回避するために貫通導体69より直径が大きいランド613を介して差動伝送線路68に接続されている。
Further, as shown in FIG. 6 which is an enlarged plan view of the main part around the connection portion between the
また、内層接地導体64bは高周波信号をシールドするために差動伝送線路68の周囲を取り囲むとともに差動伝送線路68と差動貫通導体69との接続部を円形状に取り囲むように形成されている。
The inner-
また、絶縁基板52の内層には差動貫通導体59を円形状に取り囲むように開口部512が形成された内層接地導体54aが形成されている。
In addition, an inner
なお、図5において、51は配線基板、53は信号配線群、54(54a,54b,54c,54d)は内層接地導体、55は半導体素子、56は導体バンプ、57は電極パッド、510は接地貫通導体である。
しかしながら、従来の配線基板51に搭載される半導体素子55の動作速度が数十GHzと高速化するに従い、差動伝送線路58と差動貫通導体59との接続部において、ランド513(図5)を介して差動伝送線路58と差動貫通導体59が接続されるため、内層接地導体54bとランド513との間に発生する容量成分によって特性インピーダンスが低下するために高周波信号の反射が発生していた。その結果、差動伝送線路58と差動貫通導体59との接続部において、高周波信号の反射損失が大きくなって高周波信号の伝送性が劣化し、半導体素子55の作動性が損なわれるという問題点を有していた。
However, as the operation speed of the
本発明は、上記問題点に鑑みて完成されたものであり、その目的は、差動伝送線路とそれに接続された差動貫通導体を有する配線基板において、差動伝送線路と差動貫通導体との接続部における高周波信号の反射損失を大幅に抑制することができ、その結果、半導体素子の作動性を良好なものとできるものとすることにある。 The present invention has been completed in view of the above problems, and an object of the present invention is to provide a differential transmission line and a differential through conductor in a wiring board having a differential transmission line and a differential through conductor connected thereto. The reflection loss of the high-frequency signal at the connecting portion can be greatly suppressed, and as a result, the operability of the semiconductor element can be improved.
本発明の配線基板は、複数の絶縁層を積層して成る絶縁基体の内層に形成された、互いに平行な一対の伝送線路から成る差動伝送線路と、該差動伝送線路の前記各伝送線路の一端から前記絶縁基体の主面または他の内層にかけて形成された、互いに平行な一対の貫通導体から成る差動貫通導体と、前記差動伝送線路が形成された内層に前記差動伝送線路を取り囲むとともに前記差動貫通導体との接続部を円形状に取り囲むように形成された内層接地導体と、前記絶縁基体の主面または他の内層に前記差動貫通導体を円形状に取り囲むように開口部が形成された接地導体とを具備しており、前記内層接地導体の前記差動伝送線路と前記差動貫通導体との接続部を円形状に取り囲む部位の直径が、前記接地導体の円形状の前記開口部の直径の1.1乃至2倍であることを特徴とするものである。 A wiring board according to the present invention includes a differential transmission line formed of a pair of parallel transmission lines formed on an inner layer of an insulating base formed by laminating a plurality of insulating layers, and each transmission line of the differential transmission line. A differential through conductor composed of a pair of parallel through conductors formed from one end of the insulating base to the main surface of the insulating base or another inner layer, and the differential transmission line on the inner layer in which the differential transmission line is formed. An inner-layer grounded conductor that surrounds and connects to the differential through-conductor in a circular shape, and an opening that surrounds the differential through-conductor in a circular shape on the main surface of the insulating base or another inner layer And a diameter of a portion surrounding the connecting portion between the differential transmission line and the differential through conductor of the inner layer ground conductor in a circular shape is a circular shape of the ground conductor. Of the diameter of the opening. Or it is characterized in that it is doubled.
本発明の配線基板は、複数の絶縁層を積層して成る絶縁基体の内層に形成された、互いに平行な一対の伝送線路から成る差動伝送線路と、差動伝送線路の各伝送線路の一端から絶縁基体の主面または他の内層にかけて形成された、互いに平行な一対の貫通導体から成る差動貫通導体と、差動伝送線路が形成された内層に差動伝送線路を取り囲むとともに差動貫通導体との接続部を円形状に取り囲むように形成された内層接地導体と、絶縁基体の主面または他の内層に差動貫通導体を円形状に取り囲むように開口部が形成された接地導体とを具備しており、内層接地導体の差動伝送線路と差動貫通導体との接続部を円形状に取り囲む部位の直径が、接地導体の円形状の開口部の直径の1.1乃至2倍であることから、差動伝送線路と差動貫通導体との接続部に形成されるランドと内層接地導体との間に発生する容量成分を削減することができるため、差動伝送線路の伝送線路と差動貫通導体の貫通導体との接続部における特性インピーダンスの低下による伝送線路の不連続性を抑制し、差動伝送線路と差動貫通導体との接続部における高周波信号の反射損失を抑えることが可能となる。 The wiring board of the present invention includes a differential transmission line formed of a pair of parallel transmission lines formed on an inner layer of an insulating base formed by laminating a plurality of insulating layers, and one end of each transmission line of the differential transmission line. A differential through conductor composed of a pair of through conductors parallel to each other, formed from the main surface of the insulating base to the main surface or other inner layer, and the differential transmission line surrounded by the inner layer in which the differential transmission line is formed An inner layer ground conductor formed so as to surround the connection portion with the conductor in a circular shape, and a ground conductor formed with an opening so as to surround the differential through conductor in a circular shape on the main surface of the insulating base or other inner layer The diameter of the portion surrounding the connection portion between the differential transmission line and the differential through conductor of the inner-layer ground conductor in a circular shape is 1.1 to 2 times the diameter of the circular opening of the ground conductor Therefore, the differential transmission line and the differential feedthrough Capacitance component generated between the land formed at the connection portion and the inner-layer ground conductor can be reduced, so the characteristics at the connection portion between the transmission line of the differential transmission line and the through conductor of the differential through conductor It is possible to suppress the discontinuity of the transmission line due to the decrease in impedance, and to suppress the high-frequency signal reflection loss at the connection portion between the differential transmission line and the differential through conductor.
その結果、差動伝送線路と差動貫通導体との接続部における高周波信号の反射損失を極めて小さくすることができるので、本発明の配線基板に搭載される半導体素子の高周波領域における作動性を非常に良好なものとすることができる。 As a result, the reflection loss of the high-frequency signal at the connection portion between the differential transmission line and the differential through conductor can be extremely reduced, so that the operability in the high-frequency region of the semiconductor element mounted on the wiring board of the present invention is extremely high. Can be excellent.
本発明の配線基板について以下に詳細に説明する。図1は本発明の配線基板の実施の形態の一例を示す断面図であり、図2は図1の配線基板における差動貫通導体の周辺部の要部拡大平面図である。 The wiring board of the present invention will be described in detail below. FIG. 1 is a cross-sectional view showing an example of an embodiment of a wiring board according to the present invention, and FIG. 2 is an enlarged plan view of a main part of the periphery of a differential through conductor in the wiring board of FIG.
本発明の配線基板1においては、絶縁基板2を構成する絶縁層2a〜2fは基本的には同じ比誘電率を有する絶縁材料で形成されている。絶縁層2c上には信号配線群3が形成され、絶縁層2b,2d上には信号配線群3に対向させて広面積の内層接地導体層4a,4bが形成されており、信号配線群3の各信号配線はストリップ線路構造を有している。内層接地導体層4a,4bは、配線基板1の仕様に応じて入れ換えて配置されることもある。
In the
また、信号配線群3の各信号配線の配線幅および信号配線群3と内層接地導体層4a,4bとの間に介在する絶縁層2b,2cの厚みを設定することにより、信号配線群3の特性インピーダンスを任意の値に設定することができるため、良好な伝送特性を有する信号配線群3を形成することが可能となる。信号配線群3の特性インピーダンスは一般的には50Ωに設定される。なお、信号配線群3に含まれる複数の信号配線は、それぞれ異なる電気信号を伝送するものとしてもよい。
Further, by setting the wiring width of each signal wiring of the
図1の例では、配線基板1の上面には高速で動作するIC,LSI等の半導体集積回路素子や半導体レーザ(LD),フォトダイオード(PD)等の光半導体素子等の半導体素子5や電子部品が搭載され、錫−鉛(Sn−Pb)合金等の半田や金(Au)等から成る導体バンプ6および半導体素子5を接続するための電極パッド7を介して差動伝送線路8に電気的に接続されている。また、配線基板1の下面には、半導体素子5に信号の入出力および電源供給を行なうための外部接続用電極11が形成されている。
In the example of FIG. 1, on the upper surface of the
また、差動伝送線路8は、絶縁層2cの上面に内層接地導体層4a,4bとの間に形成されたストリップ構造の一対の伝送線路から成り、外部と信号の入出力を行なうために差動貫通導体9を介して外部接続用電極11に電気的に接続されており、また、差動貫通導体9、電極パッド7および錫−鉛(Sn−Pb)合金等の半田や金(Au)等から成る導体バンプ6を介して半導体素子5の電極に電気的に接続されている。
The
また、差動貫通導体9は互いに平行に形成された一対の貫通導体9a,9bから成り、差動貫通導体9の一端は差動伝送線路8に電気的に接続され、他端は外部接続用電極11に電気的に接続されている。
The differential through
また、信号配線群3および差動伝送線路8の構造は、信号配線群3に対向して電源配線層もしくは内層接地導体層を形成して成るマイクロストリップ線路構造の他に、信号配線群3の上下に電源配線層もしくは内層接地導体層を形成して成るストリップ線路構造、また信号配線群3の各信号配線に隣接して所定間隔をもって同一面電源配線層もしくは同一面接地導体層を形成して成るコプレーナ線路構造であってもよい。
Further, the
また、配線基板1にチップ抵抗,薄膜抵抗,コイルインダクタ,クロスインダクタ,チップコンデンサまたは電解コンデンサ等を搭載して、電子回路モジュール等を構成してもよい。
Moreover, a chip resistor, a thin film resistor, a coil inductor, a cross inductor, a chip capacitor, an electrolytic capacitor, or the like may be mounted on the
また、各絶縁層2a〜2fの平面視における形状は、正方形状や長方形状の他に、菱形状,六角形状または八角形状等の形状であってもよい。
Further, the shape of each of the
そして、このような本発明の配線基板1は、半導体素子収納用パッケージ等の電子部品収納用パッケージや電子部品搭載用基板、多数の半導体素子が搭載されるいわゆるマルチチップモジュールやマルチチップパッケージ、あるいはマザーボード等として使用される。
Such a
本発明の配線基板について図2を用いて詳細に説明する。差動貫通導体9の貫通導体9a,9bと差動伝送線路8の伝送線路8a,8bとは、ランド13(13a,13b)を介して接続され、差動伝送線路8が形成された絶縁層2bに差動伝送線路8を取り囲むとともに差動貫通導体9との接続部を円形状に取り囲むように形成された内層接地導体4bと、絶縁基体2bの主面または他の内層(図1では他の内層)に差動貫通導体9を円形状に取り囲むように開口部12が形成された接地導体(図1では内層接地導体4a)とを具備し、内層接地導体4bの差動伝送線路8と差動貫通導体9との接続部を円形状に取り囲む部位14の直径が、内層接地導体4aの円形状の開口部12の直径の1.1乃至2倍であるため、差動伝送線路8と差動貫通導体9との接続部においてランド13と内層接地導体4bとの間に発生する容量成分を低減し特性インピーダンスの低下を抑制することによって、差動伝送線路8と差動貫通導体9との接続部における高周波信号の反射損失を抑えることが可能となる。
The wiring board of the present invention will be described in detail with reference to FIG. The through
次に、図3に基き本発明における差動伝送線路8について説明する。図3は本発明の配線基板1の実施の形態の一例における差動伝送線路8の周辺部を示す要部拡大断面図である。図3において、差動伝送線路8は互いに平行に形成された一対の伝送線路8a,8bから成る。そして、差動伝送線路8は、伝送線路8a,8bの幅,間隔,厚み、および伝送線路8a,8bと内層接地導体層4a,4bとの間に介在する絶縁層2b,2cの厚みを調整し設定することにより、差動伝送線路8の特性インピーダンスを所望の値に設定することができる。その結果、良好な伝送特性を有する差動伝送線路8を形成することが可能となる。差動伝送線路8の特性インピーダンスは一般的には100Ωに設定される。
Next, the
次に、図4において、差動貫通導体9について説明する。差動貫通導体9は一対の互いに平行な貫通導体9a、9bから形成され、開口部12によって接地導体4aと電気的に絶縁され、一端が差動伝送線路8に、他端が外部接続用電極11に電気的に接続されている。また、差動伝送線路8の特性インピーダンスと差動貫通導体9の特性インピーダンスが同じになるようにするために、差動貫通導体9および接地貫通導体10の直径を変更したり、更にこれらの相対位置を調整すればよい。
Next, the differential through
本発明の配線基板1において、絶縁層2a〜2fは例えばセラミックグリーンシート積層法によって形成される。この場合、絶縁層2a〜2fは、酸化アルミニウム質焼結体,窒化アルミニウム質焼結体,炭化珪素質焼結体,窒化珪素質焼結体,ムライト質焼結体またはガラスセラミックス等の無機絶縁材料から成る。また、絶縁層2a〜2fは、ポリイミド,エポキシ樹脂,フッ素樹脂,ポリノルボルネンまたはベンゾシクロブテン等の有機絶縁材料、あるいはセラミック粉末等の無機絶縁物粉末をエポキシ樹脂等の熱硬化性樹脂で結合して成る複合絶縁材料等の電気的な絶縁材料から成っていてもよい。
In the
これらの絶縁層2a〜2fは以下のようにして作製される。絶縁層2a〜2fが例えば酸化アルミニウム質焼結体から成る場合、まず、酸化アルミニウム,酸化珪素,酸化カルシウムまたは酸化マグネシウム等の原料粉末に適当な有機バインダや溶剤等を添加混合して泥漿状となし、これをドクターブレード法等を採用してシート状となすことによってセラミックグリーンシートを得る。そして、セラミックグリーンシートに信号配線群3および各導体層と成る金属ペーストを所定のパターンに印刷塗布して、これらを上下に積層し、最後にこの積層体を還元雰囲気中で約1600℃の温度で焼成することによって製作される。
These insulating
また、絶縁層2a〜2fがエポキシ樹脂から成る場合、まず酸化アルミニウム質焼結体から成るセラミックスを混合した熱硬化性のエポキシ樹脂、あるいはガラス繊維を織り込んだ布にエポキシ樹脂を含浸させて成るガラスエポキシ樹脂等から成る絶縁層の上面に、有機樹脂前駆体をスピンコート法もしくはカーテンコート法等により被着させ、これを熱硬化処理することによって絶縁層を形成する。この絶縁層と、銅層を無電解めっき法や蒸着法等の薄膜形成技術およびフォトリソグラフィ技術を採用することによって形成して成る薄膜配線導体層とを交互に積層し、約170℃程度の温度で加熱硬化することによって製作される。
When the insulating
これらの絶縁層2a〜2fの厚みは、使用する材料の特性に応じて、要求される仕様に対応する機械的強度や電気的特性等の条件を満たすように設定される。
The thicknesses of these insulating
また、信号配線群3、差動伝送線路8および内層接地導体層4は、例えばタングステン(W),モリブデン(Mo),モリブデン−マンガン(Mo−Mn),銅(Cu),銀(Ag)または銀−パラジウム(Ag−Pd)等の金属粉末メタライズ、あるいは銅(Cu),銀(Ag),ニッケル(Ni),クロム(Cr),チタン(Ti),金(Au)またはニオブ(Nb)やそれらの合金等の金属材料の薄膜等により形成すればよい。
The
具体的には、信号配線群3や内層接地導体層4をWの金属粉末メタライズで形成する場合、W粉末に適当な有機バインダや溶剤等を添加混合して得た金属ペーストを、絶縁層2a〜2fと成るセラミックグリーンシートに所定のパターンで印刷塗布し、これをセラミックグリーンシートの積層体とともに焼成することによって形成することができる。
Specifically, when the
また、信号配線群3や内層接地導体層4を金属薄膜で形成する場合、例えばスパッタリング法,真空蒸着法またはメッキ法により金属薄膜を形成した後、フォトリソグラフィ法により所定の配線パターンに形成することができる。
When the
このような配線基板1は、信号配線群3が配設されている絶縁層2a〜2fの比誘電率に応じて、信号配線群3および差動伝送線路8の伝送線路8a,8bの配線幅,配線厚み,配線間隔を所望の値に設定することで、信号配線群3の各信号配線の特性インピーダンス値および差動伝送線路8の特性インピーダンス値を所望の値とすることができる。
Such a
なお、本発明は上記の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を行なうことは何ら差し支えない。例えば、差動貫通導体9が接続される差動伝送線路8は配線基板1の主面に形成されていてもよい。さらに、差動貫通導体9が電気的に接続される二次実装部は、コネクタやワイヤボンディングパッド等でもよい。また、差動貫通導体9は、配線基板1の異なる絶縁層に形成された差動伝送線路8同士の接続に用いてもよい。
Note that the present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the scope of the present invention. For example, the
本発明の図1の構成の配線基板1を以下のようにして作製した。酸化アルミニウム質焼結体から成る各厚みが0.2mmの絶縁層2a〜2fを上述したセラミックグリーンシート積層法によって積層し形成することにより、絶縁基板2を作製した。このとき、信号配線群3、差動伝送線路8、内層接地導体層4、差動貫通導体9および接地貫通導体10を、上述のWの金属粉末メタライズで形成した。
The
そして、この場合、図2に示すように、比誘電率が5.2の絶縁基板2bに、伝送線路8a,8bのそれぞれの配線幅が65μm、伝送線路8a,8b間の間隔が135μmである差動伝送線路8を形成した。また、各直径が50μmで互いの間隔が0.3mmの一対の貫通導体9a,9bから成る差動貫通導体9を同心円状に取り囲むように、各直径が50μmで互いの間隔が0.15mmの6本の接地貫通導体10、および内層接地導体4aと差動貫通導体9を絶縁する開口部12を形成した。開口部12の形状は、それぞれ貫通導体9a,9bを中心とする各直径150μmの2つの円を、それらの円の接線で結んだ楕円形状(長円形状)である。差動伝送線路8と差動貫通導体9は直径100μmのランド13を介して接続されている。
In this case, as shown in FIG. 2, the wiring width of each of the
さらに、高周波信号をシールドするために、内層接地導体4bは差動伝送線路8の周囲を取り囲むとともに、差動伝送線路8と差動貫通導体9との接続部を円形状に取り囲むように形成されている。その接続部を円形状に取り囲む部分は、それぞれランド13a,13bを中心とする各直径250μmの2つの円を、それらの円の接線で結んだ楕円形状(長円形状)で形成されている。
Further, in order to shield the high frequency signal, the inner
上記構成の差動伝送線路8について、40GHzの高周波信号を貫通導体8a,8bに位相差180度で入力したところ、差動伝送線路8と差動貫通導体9との接続部における伝送線路の不連続性を小さくできるため、高周波信号の反射損失を抑えることが可能となった。すなわち、差動伝送線路8と差動貫通導体9との接続部における高周波信号の反射レベルは−29dB程度となり、きわめて小さい値であった。
For the
また、比較例1として、差動伝送線路8と差動貫通導体9との接続部を円形状に取り囲む部分を、上層と同じそれぞれランド13a,13bを中心とする各直径150μmの2つの円を、それらの円の接線で結んだ楕円形状(長円形状)で形成した配線基板においては、差動貫通導体9と差動伝送線路8との接続部における高周波信号の反射レベルは−20dB程度と大きくなった。
Further, as Comparative Example 1, a portion surrounding the connection portion between the
1・・・配線基板
2・・・絶縁基板
2a〜2f・・・絶縁層
3・・・信号配線群
4・・・内層接地導体層
5・・・半導体素子
6・・・導体バンプ
7・・・電極パッド
8・・・差動伝送線路
8a,8b・・・伝送線路
9・・・差動貫通導体
9a,9b・・・貫通導体
10・・・接地貫通導体
12・・・開口部
13・・・ランド
14・・・差動伝送線路と差動貫通導体との接続部を円形状に取り囲む部位
DESCRIPTION OF
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004050700A JP2005243864A (en) | 2004-02-26 | 2004-02-26 | Wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004050700A JP2005243864A (en) | 2004-02-26 | 2004-02-26 | Wiring board |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005243864A true JP2005243864A (en) | 2005-09-08 |
Family
ID=35025284
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004050700A Pending JP2005243864A (en) | 2004-02-26 | 2004-02-26 | Wiring board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005243864A (en) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007123743A (en) * | 2005-10-31 | 2007-05-17 | Sony Corp | Flex-rigid board, optical transmission/reception module and optical transmission/reception device |
JP2008010848A (en) * | 2006-06-01 | 2008-01-17 | Fujitsu Ltd | Buildup board, and electronic component and electronic instrument having the same |
WO2008047852A1 (en) * | 2006-10-13 | 2008-04-24 | Nec Corporation | Multilayer substrate |
JP2009021511A (en) * | 2007-07-13 | 2009-01-29 | Ricoh Co Ltd | Printed wiring board, and electronic device |
JP2009212400A (en) * | 2008-03-05 | 2009-09-17 | Ngk Spark Plug Co Ltd | High-frequency package |
JP2012174781A (en) * | 2011-02-18 | 2012-09-10 | Mitsubishi Electric Corp | High frequency signal connection structure |
JP2013048197A (en) * | 2011-07-26 | 2013-03-07 | Kyocer Slc Technologies Corp | Wiring board |
JP2014107493A (en) * | 2012-11-29 | 2014-06-09 | Mitsubishi Electric Corp | Multilayer substrate, circuit board, information processing device, sensor device and communication device |
JP2014107494A (en) * | 2012-11-29 | 2014-06-09 | Mitsubishi Electric Corp | Multilayer substrate, circuit board, information processing device, sensor device and communication device |
JP2019096691A (en) * | 2017-11-21 | 2019-06-20 | 日本オクラロ株式会社 | Printed circuit board and optical transceiver including printed circuit board |
DE112016006064B4 (en) | 2015-12-26 | 2023-06-01 | Intel Corporation | Shielded bundle connection device and method of making the same and system comprising the same |
JP7534079B2 (en) | 2018-12-27 | 2024-08-14 | テクトロニクス・インコーポレイテッド | Multilayer Circuit Board |
-
2004
- 2004-02-26 JP JP2004050700A patent/JP2005243864A/en active Pending
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007123743A (en) * | 2005-10-31 | 2007-05-17 | Sony Corp | Flex-rigid board, optical transmission/reception module and optical transmission/reception device |
US8304662B2 (en) | 2006-06-01 | 2012-11-06 | Fujitsu Limited | Buildup board, and electronic component and apparatus having the buildup board |
JP2008010848A (en) * | 2006-06-01 | 2008-01-17 | Fujitsu Ltd | Buildup board, and electronic component and electronic instrument having the same |
WO2008047852A1 (en) * | 2006-10-13 | 2008-04-24 | Nec Corporation | Multilayer substrate |
JP2010506380A (en) * | 2006-10-13 | 2010-02-25 | 日本電気株式会社 | Multilayer board |
JP2009021511A (en) * | 2007-07-13 | 2009-01-29 | Ricoh Co Ltd | Printed wiring board, and electronic device |
JP2009212400A (en) * | 2008-03-05 | 2009-09-17 | Ngk Spark Plug Co Ltd | High-frequency package |
JP2012174781A (en) * | 2011-02-18 | 2012-09-10 | Mitsubishi Electric Corp | High frequency signal connection structure |
JP2013048197A (en) * | 2011-07-26 | 2013-03-07 | Kyocer Slc Technologies Corp | Wiring board |
JP2014107493A (en) * | 2012-11-29 | 2014-06-09 | Mitsubishi Electric Corp | Multilayer substrate, circuit board, information processing device, sensor device and communication device |
JP2014107494A (en) * | 2012-11-29 | 2014-06-09 | Mitsubishi Electric Corp | Multilayer substrate, circuit board, information processing device, sensor device and communication device |
DE112016006064B4 (en) | 2015-12-26 | 2023-06-01 | Intel Corporation | Shielded bundle connection device and method of making the same and system comprising the same |
JP2019096691A (en) * | 2017-11-21 | 2019-06-20 | 日本オクラロ株式会社 | Printed circuit board and optical transceiver including printed circuit board |
JP7534079B2 (en) | 2018-12-27 | 2024-08-14 | テクトロニクス・インコーポレイテッド | Multilayer Circuit Board |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2002329976A (en) | Multilayer wiring board | |
JP2009111658A (en) | Multilayer wiring board | |
JP5155582B2 (en) | Wiring board and electronic device | |
JP2005243864A (en) | Wiring board | |
JP5318360B2 (en) | Wiring board and electronic device | |
JP2008311682A (en) | Wiring board | |
JP2009004809A (en) | Wiring substrate | |
JP5014380B2 (en) | Multilayer substrate and semiconductor device | |
JP4373752B2 (en) | Wiring board | |
JP4340131B2 (en) | Wiring board | |
JP4601369B2 (en) | Wiring board | |
JP2004289094A (en) | Wiring board | |
JP4349827B2 (en) | Wiring board | |
JP4511294B2 (en) | Wiring board | |
JP4557768B2 (en) | Semiconductor device | |
JP2004253746A (en) | Wiring board | |
JP2002217545A (en) | Multilayer wiring board | |
JP3825293B2 (en) | Multilayer wiring board | |
JP5988360B2 (en) | Wiring board | |
JP2009088153A (en) | Multilayer wiring board and electronic device | |
JP2002043762A (en) | Multilayer wiring board | |
JP2008186965A (en) | Multilayer wiring board and manufacturing method thereof, and electronic device using multilayer wiring board | |
JP5159229B2 (en) | Wiring board manufacturing method | |
JP2001274279A (en) | Multilayer wiring board | |
JP2001127385A (en) | Multilayer wiring board |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070119 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090918 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090929 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091126 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091222 |