JP2005243006A - 半導体装置 - Google Patents

Abstract

【課題】 本発明は、消費電力を極力抑制することで電源の安定化を実現する半導体装置の提供を課題とする。
【解決手段】 本発明の半導体装置は、複数のユニット及び制御回路を含む中央処理回路、アンテナ、電源回路及びクロック発生回路を有する。制御回路は、アンテナによる電源供給の情報を含む電源供給信号、又は複数のユニットの各々から供給されるイベント信号により求めた負荷信号に基づき、複数のユニットから選択された一つ又は複数に供給する電源を停止する第１の制御信号、複数のユニットから選択された一つ又は複数に供給する電源電位を変える第２の制御信号、複数のユニットから選択された一つ又は複数に対するクロック信号の供給を停止する第３の制御信号から選択された一つ又は複数を、電源回路とクロック発生回路の一方又は両方に出力する。
【選択図】 図１

Description

本発明は、データの送受信が可能な半導体装置に関する。

近年、データを送受信する半導体装置の開発が進められており、このような半導体装置は、ＲＦタグ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）、無線タグ、電子タグ等と呼ばれる。現在実用化されているものは、半導体基板を用いた回路（ＩＣチップ）とアンテナを有するものが大半であるが、ＣＰＵを内蔵するものや、専用ハードウエアを有するものもある。

なお、半導体基板を用いた回路の消費電力を抑制するために、動作周波数を細かく設定したり、電源電圧を細かく設定したりするものがある（非特許文献１参照）。
日経エレクトロニクス ２０００.３.１３ １６４頁

無線タグは、アンテナから電源を供給するため、電源の安定化が難しく、消費電力を極力抑制することが必要であった。また、無線タグの機能として、記憶媒体からの情報の読み出しや暗号解析処理が挙げられるが、後者の暗号解析処理は、複雑な処理が必要なために、消費電力が増加するという問題が生じていた。消費電力が増加すると、強力な電磁波を入力する必要があるため、リーダライタの消費電力の増加、他の装置や人体への悪影響などの不都合が生じていた。また、無線タグとリーダライタとの通信距離に制約が生じてしまった。

上記の実情を鑑み、本発明は、消費電力を極力抑制することで電源の安定化を実現する半導体装置の提供を課題とする。つまり、暗号解析等の複雑な処理を行っても、電源が不安定になることはなく、電源の安定化を実現する半導体装置の提供を課題とする。さらに、強力な電磁波を入力する必要がなく、リーダライタとの通信距離を改善した半導体装置の提供を課題とする。

上述した従来技術の課題を解決するために、本発明においては以下の手段を講じる。

本発明の半導体装置は、複数のユニット及び制御回路を含む中央処理回路と、アンテナとを有する。制御回路は、アンテナによる（アンテナを介した）電源供給の情報を含む電源供給信号、又は複数のユニットの各々から供給されるイベント信号により求めた負荷信号に基づき、複数のユニットから選択された一つ又は複数に供給する電源を停止する第１の制御信号、複数のユニットから選択された一つ又は複数に供給する電源電位を変える第２の制御信号、複数のユニットから選択された一つ又は複数に対するクロック信号の供給を停止する第３の制御信号から選択された一つ又は複数を出力する手段を有することを特徴とする。

また、複数のユニット及び制御回路は、ガラス基板又はフレキシブル基板上に設けられることを特徴とする。

また、複数のユニットは、バスインターフェイス、データキャッシュ、命令デコーダ、リザベーションステーション、命令キャッシュ、整数演算ユニット（ＡＬＵ）、浮動小数点演算ユニット（ＦＰＵ）、ブランチユニット、ロード／ストアユニット、汎用レジスタ、パイプラインユニット、周辺メモリコントローラ及び周辺バスコントローラから選択された複数であることを特徴とする。

また、本発明の半導体装置は、電源回路、クロック発生回路、データ復調／変調回路、ＣＰＵ及びインターフェイス回路から選択された１つ又は複数を有することを特徴とする。

本発明の半導体装置は、複数のメモリブロックと、制御回路とを有する。そして、複数のメモリブロックの各々は、ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルを複数有するメモリセルアレイと、前記ワード線に接続するロウデコーダとを有する。また、制御回路は、複数のメモリブロックの動作情報を含む動作信号に基づき、メモリセルアレイに供給する電源電位を変える第１の制御信号と、ロウデコーダに供給する電源電位を停止する第２の制御信号の一方又は両方を出力する手段を有することを特徴とする。

また、複数のメモリブロック及び制御回路は、ガラス基板又はフレキシブル基板上に設けられることを特徴とする。

また、複数のメモリブロックの各々が含む複数のメモリセルであって、同じ列に設けられた前記複数のメモリセルは、互いに同じビット線に接続することを特徴とする。また、複数のメモリブロックの各々が含む複数のメモリセルは、互いに同じカラムデコーダに接続することを特徴とする。また、複数のメモリブロックの各々は、互いに独立して動作するカラムデコーダを有し、ワード線は、複数のメモリブロックの各々で独立して設けられることを特徴とする。

また、複数のメモリブロックの各々は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）又はフラッシュメモリであることを特徴とする。

また、本発明の半導体装置は、前記動作信号を出力するＣＰＵ又は専用回路を有することを特徴とする。また、本発明の半導体装置は、電源回路、クロック発生回路、データ復調／変調回路、ＣＰＵ及びインターフェイス回路から選択された１つ又は複数を有することを特徴とする。

上記構成を有する本発明は、低消費電力化を実現することで、電源の安定化を実現する半導体装置を提供することができる。つまり本発明は、暗号解析等の複雑な処理を行っても、電源が不安定になることはなく、電源の安定化を実現する半導体装置を提供することができる。さらに、強力な電磁波を入力する必要がなく、リーダライタとの通信距離を改善した半導体装置を提供することができる。

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）

本発明の半導体装置は、非接触でデータを交信する機能を有し、主に、電源回路１１、クロック発生回路１２、データ復調／変調回路１３、中央処理回路１４（以下ＣＰＵと略記することがある）、インターフェイス回路１５、メモリ１６、データバス１７、アンテナ（アンテナコイル）１８等を有する（図３参照）。電源回路１１は、アンテナ１８から入力された交流信号を基に、半導体装置の内部の各回路に供給する各種電源を生成する回路である。クロック発生回路１２は、アンテナ１８から入力された交流信号を基に、半導体装置内の各回路に供給する各種クロックを生成する回路である。データ復調／変調回路１３は、リーダライタ１９と交信するデータを復調／変調する機能を有する。アンテナ１８は、電磁波の送受信を行う機能を有する。リーダライタ１９は、半導体装置との交信、制御及びそのデータに関する処理を制御する。なお、半導体装置は上記構成に制約されず、様々な構成に成りうるものであり、例えば、電源電圧のリミッタ回路や暗号処理専用ハードウエアといった他の構成要素を追加した構成であってもよい。

本発明は、ＣＰＵ１４の構成に特徴を有する。そこで、以下には、ＣＰＵ１４の構成について説明する。ＣＰＵ１４は、ＣＰＵコア６４と制御回路６５を有する（図２（Ａ）参照）。ＣＰＵコア６４は、複数のユニットを有し、例えば、バスインターフェイス５１、データキャッシュ５２、命令デコーダ５３、リザベーションステーション５４、命令キャッシュ５５、各種パイプラインユニット６２、汎用レジスタ６３を有する。パイプラインユニット６２は、整数演算ユニット（以下ＡＬＵと略記することがある、算術論理演算ユニット、演算ユニットともよばれる）５６、５７、浮動小数点演算ユニット（以下ＦＰＵと略記することがある）５８、５９、ブランチユニット６０、ロード／ストアユニット６１を有する。上記構成を有するＣＰＵコア６４は、スーパスカラ構造のチップの標準的な構成である。

また上記とは異なる構成のＣＰＵ１４として、例えば、ＣＰＵコア６４、制御回路６５、周辺コントローラ７０を有する構成がある。周辺コントローラ７０は複数のユニットを有し、例えば、周辺メモリコントローラ６７、６８、周辺バスコントローラ６９を有する（図２（Ｂ）参照）。

なお、本発明のＣＰＵ１４の構成は、上記の記載に制約されず、上記の要素のうち必要のないものは適宜削除してもよく、また他の要素を適宜追加してもよい。

上記に挙げたユニットＸ（Ｘ＝５１〜６３、ここでは５１とする）は、スイッチ７４を介して、電源７１〜７３に接続する（図１（Ａ）参照）。電源７１の電源電位（以下、第１の電源電位、ＶＤＤ１と表記することがある）と、電源７２の電源電位（以下、第２の電源電位、ＶＤＤ２と表記することがある）と、電源７３の電源電位（以下第３の電源電位、ＧＮＤと表記することがある）は、ＶＤＤ１＞ＶＤＤ２＞ＧＮＤを満たす。スイッチ７４は、制御回路６５から供給される制御信号により制御される。

また、ユニットＸは、スイッチ７５を介してクロック発生回路１２と電源７３に接続する。スイッチ７５は、制御回路６５から供給される制御信号により制御される。

なお電源７１〜７３の電源電位は、電源回路１１で発生する電源電位であってもよいし、ＣＰＵ１４の内部に設けられた電源回路で発生する電源電位でもよい。

制御回路６５は、電源回路１１から入力される電源供給信号、又はＣＰＵコア６４が含む複数のユニットの各々から供給されるイベント信号により求めた負荷信号に基づき、制御信号を供給する手段（機能）を有する。制御回路６５は、電源電位やクロックの供給の設定、つまり、モード（通常モード又は待機モード）を変えて、低消費電力化を実現することを目的とするが、単に電源電位やクロックの供給の設定を変えるだけでは、ＣＰＵ１４の全体の動作に影響する場合がある。そこで、モードを変える動作とは、スイッチ７４、７５の制御の動作だけではなく、他の各種設定の動作も合わせた動作を意味する。

通常モードとは、ユニットＸの状態が、スイッチ７４を介して電源７１と導通状態であり、スイッチ７５を介してクロック発生回路１２と導通状態の場合である。つまり、ユニットＸにＶＤＤ１が供給され、なお且つ、クロック信号が供給される状態である。ここでは、そのような状態を（ＶＤＤ１、ＣＬＫ）と表記する。

また、待機モードとは、ユニットＸの状態が、（１）スイッチ７４を介して電源７１と導通状態であり、且つスイッチ７５を介して電源７３と導通状態の場合（ＶＤＤ１、ＧＮＤ）、（２）スイッチ７４を介して電源７２と導通状態であり、且つスイッチ７５を介してクロック発生回路１２と導通状態の場合（ＶＤＤ２、ＣＬＫ）、（３）スイッチ７４を介して電源７２と導通状態であり、且つスイッチ７５を介して電源７３と導通状態の場合（ＶＤＤ２、ＧＮＤ）、（４）スイッチ７４を介して電源７３と導通状態であり、且つスイッチ７５を介してクロック発生回路１２と導通状態の場合（ＧＮＤ、ＣＬＫ）、（５）スイッチ７４を介して電源７３と導通状態であり、且つスイッチ７５を介して電源７３と導通状態の場合（ＧＮＤ、ＧＮＤ）のいずれかの場合である。

なお、ユニットＸがスイッチ７４を介して電源７３に接続する場合、つまり、上記の（４）、（５）の場合は、そのユニットＸの状態（ステート）を、当該ユニットＸ内で保持する必要がない場合に限られる。従って、初期設定に戻したくない場合は、上記の（１）〜（３）の場合を採用して、ユニットＸにＶＤＤ１又はＶＤＤ２を供給するように設定する。ＶＤＤ２を供給する上記の（２）、（３）の場合、ユニットＸの内部で、当該ユニットＸの設定を格納するレジスタの値を保持することができるため、待機モードから通常モードに復帰した際に、初期設定ではなく、待機モードに切り換わる前の状態に復帰することができる。

制御回路６５に入力される電源供給信号は、アンテナ１８による電源供給の情報を含む信号であり、具体的には、当該アンテナ１８による電源供給が安定又は不安定の情報を含む。

負荷信号は、イベント信号をカウントした結果に基づき、制御回路６５の内部で発生する信号である。イベント信号とは、複数のユニットの各々から供給される信号であり、例えば、ＡＬＵ５６、５７で演算が行われるイベント信号、ＦＰＵ５８、５９で演算が行われるイベント信号、命令キャッシュミスやデータキャッシュミスのイベント信号等である。制御回路６５は、一定期間毎に、イベント信号をカウントし、そのカウント結果に基づき、ＡＬＵ５６、５７の負荷や、ＦＰＵ５８、５９の負荷、キャッシュの効率等の情報を含む負荷信号を内部で発生させる。そして、負荷信号に基づき、ユニットＸのモードの切り換えを行う。具体的には、負荷や効率が低いという情報を含む負荷信号が発生した場合、制御回路６５は、ユニットＸを待機モードに設定する制御信号を出力する。また、負荷や効率が通常と同じという情報を含む負荷信号が発生した場合、制御回路６５は、ユニットＸを通常モードに設定する制御信号を出力する。

例えば、ある期間のイベント信号のカウント結果により、ＡＬＵ５６、５７に対する負荷が低いという情報を含む負荷信号が発生した場合、ＡＬＵ５６のみを動作モードに設定し、ＡＬＵ５７を待機モードに設定する。ＡＬＵ５７が待機モードのときは、当該ＡＬＵ５７を用いた演算が行われないように、ＣＰＵ１４の内部の設定が行われる。具体的には、命令スケジューリングを行うリザベーションステーション５４において、ＡＬＵ５７を使用しないという設定を行えばよい。また、別の期間のイベント信号のカウント結果により、ＡＬＵ５６に対する負荷が高いという情報を含む負荷信号が発生した場合、ＡＬＵ５７を通常モードに復帰させる。

また、例えば、ある期間のイベント信号のカウント結果により、ブランチユニット６０に対する負荷が低いという情報を含む負荷信号が発生した場合、ブランチユニット６０を待機モードにする。但し、ブランチユニット６０が待機モードの間に、ブランチ命令が実行された場合は、例外処理を発生させ、ブランチユニット６０を通常モードに復帰させるとよい。

このように、待機モードの対象となるユニットとは、当該ユニットＸを使用する命令が限られているユニット（例えば、分岐命令実行時にのみ使用するブランチユニット）、或いは、当該ユニットＸを使用せずに、ＣＰＵの動作を支障なく行える動作モードが存在するようなユニット（例えば、ＣＰＵ１４がキャッシュを使用しない動作モードを有する場合のキャッシュ）である。使用する命令が限られているユニットとは、例えば、複数のパイプラインユニットから選択された１つ又は複数、周辺メモリコントロールユニット、バスとのインターフェイスユニットである。なお、命令によっては使用されないユニットが待機モード時にアクセスされた場合、例外処理を行って、通常モードに復帰させ、再度命令を実行する構成とするとよい。

また、使用しない動作モードを有するユニットＸとしては、キャッシュメモリやスーパスカラにおける並列に設けられたパイプラインユニットなどが挙げられる。待機モードに設定する際、予め、キャッシュメモリや、複数設けたパイプラインユニットから選択された１つ又は複数を使用しないように設定するとよい。キャッシュを待機モードにする際は、キャッシュのアクセス時に毎回キャッシュミスを発生する構成にするとよい。また、複数のパイプラインユニットから選択された１つ又は複数を使用する動作モードにする際は、選択されたパイプラインユニットを使用する命令だけで、命令スケジューリングを行うように、リザベーションステーション５４を活用するとよい。

以上をまとめると、ユニットＸを通常モードに設定するという電源供給信号又は負荷信号が入力された制御回路６５は、それらの信号に基づき、ユニットＸを（ＶＤＤ１、ＧＮＤ）の状態にする制御信号を出力する。一方、ユニットＸを待機モードに設定するという電源供給信号又は負荷信号が入力された制御回路６５は、それらの信号に基づき、ユニットＸを（ＶＤＤ１、ＧＮＤ）、（ＶＤＤ２、ＣＬＫ）、（ＶＤＤ２、ＧＮＤ）、（ＧＮＤ、ＣＬＫ）、（ＧＮＤ、ＧＮＤ）のいずれかの状態にする制御信号を出力する。ここでは、複数のユニットから選択された一つ又は複数に供給する電源を停止する制御信号を第１の制御信号とし、複数のユニットから選択された一つ又は複数に供給する電源電位を変える制御信号を第２の制御信号とし、複数のユニットから選択された一つ又は複数に対するクロック信号の供給を停止する制御信号を第３の制御信号とする。

つまり、上記構成を有するＣＰＵ１４の動作は、図１（Ｂ）のチャートのように示すことができる。まず、電源供給信号又は負荷信号が制御回路６５に入力される（ステップ１）。ここでは電源供給が安定であるという情報を含む電源供給信号、又は、負荷が通常と同じであるという情報を含む負荷信号であったとする。そうすると、制御回路６５は、ユニットＸを通常モードに設定する制御信号を出力する（ステップ２）。

次に、上記とは異なる電源供給信号又は負荷信号が制御回路６５に入力される（ステップ３）。ここでは、電源供給が不安定であるという情報を含む電源供給信号、又は、ユニットＸの負荷が大きいという情報を含む負荷信号であったとする。そうすると、制御回路６５は、ユニットＸを待機モードに設定する信号を出力する（ステップ４）。そして、次はステップ１に戻り、再びステップ１からステップ４までを繰り返す。

なお、本実施の形態では、ユニットＸと電源７１〜７３の間に配置されたスイッチ７４の制御により、複数の電源電位から最適な電源電位の選択を行って、モード（通常モード又は待機モード）の切り換えを行う形態について説明した。しかしながら、本発明はこの形態に制約されない。

例えば、複数の電源電位からの最適な電源電位の選択は、電源回路１１の内部の制御による方式を用いてもよい。この方式は、電源回路１１において、抵抗分割によって、複数の電源電位を発生させ、当該複数の電源電位をアナログバッファで増幅後、容量素子により安定化させて、複数の電源電位を出力する方式である。但し、この方式によると、制御用のスイッチや容量素子が必要であるため、それら素子のための回路面積が必要となってしまう。そこで、回路面積の増大を抑制するために、電源回路１１において抵抗分割によって複数の電源電位を発生させ、当該複数の電源電位から最適な電源電位を選択し、その最適な電源電位を増幅後、安定化させて、複数の電源電位を出力する方式を用いてもよい。

また、本実施の形態では、ユニットＸとクロック発生回路１２の間に配置されたスイッチ７５の制御により、モード（通常モード又は待機モード）の切り換えを行う形態について説明したが、本発明はこの形態に制約されない。クロック発生回路１２の内部の制御によって、モードの切り換えを行ってもよい。

また、本実施の形態では、電源供給信号／負荷信号（電源供給信号又は負荷信号）に基づいて、制御回路６５がモード（通常モード又は待機モード）の切り換えを行う形態について説明した。しかしながら、本発明はこの形態に制約されない。

電源供給信号／負荷信号を用いてモードの切り換えを行うのは変わらないが、制御回路６５はそれらの信号に基づいてモードの切り換えを行うのではなく、制御回路６５がそれらの信号（電源供給信号／負荷信号／イベント信号）を一定期間収集して、その結果に基づいて、モードの切り換えを行ってもよい。この動作について、図９を用いて説明する。

まず、制御回路６５は、電源供給信号／負荷信号／イベント信号（電源供給信号、負荷信号又はイベント信号）を収集する（ステップ１）。次に、一定期間（例えば１０００〜１００００サイクル）が経過したら、その期間に収集した信号に基づいて、モードを決定する（ステップ２）。モードが決定したら、モードの切り換えを行うユニットを選択し、そのユニットのモードの切り換えを行う。次に、ステップ１に戻って、上記の動作を繰り返す。

例えば、特定のＡＬＵにより整数演算を行ったイベントをイベント信号としたとき、そのイベント信号に基づき、モードの切り換えを行う場合について説明する。

まず、特定のＡＬＵが整数演算を行ったイベント信号をカウントする（ステップ１）。一定期間が経過したら、最初に定めた設定値とカウントした値を比較して、モードを決定する（ステップ２）。具体的には、カウントした値が、最初に定めた設定値以下であれば待機モード、設定値以上であれば通常モードを選択する。そして、特定のＡＬＵを、選択されたモードに切り換える。

また、別の例として、４つのレベルからなる電源供給信号に基づき、モードの切り換えを行う場合について説明する。まず、４つのレベルからなる電源供給信号を収集する（ステップ１）。一定期間が経過したら、レベルの平均値を算出し、その結果に基づいて、モードを決定する（ステップ２）。

例えば、平均値が４であれば全てのユニットを通常モードに設定する。平均値が３であれば複数のユニットから選択された１つ又は複数を待機モードに設定する。この際、例えば、複数のＡＬＵから選択された１つや、複数のＦＰＵから選択された１つを待機モードに設定する。また、平均値が２であれば、平均レベルが３のときに待機モードにした複数のユニットに加えて、例えば、命令キャッシュとデータキャッシュを待機モードに設定する。平均値が１であれば、必要なデータを不揮発性メモリに保存して、停電の処理を行う。

また、本発明は、電源供給信号／負荷信号に基づいて、モードの切り換えを行うことを特徴とするが、続いて、電源供給信号を発生する電源供給信号発生回路の構成とその動作について、図１０を用いて説明する。

電源供給信号発生回路は、電源発生回路６０１、６０２、抵抗素子６０３、参照電位発生回路６０４及び比較回路６０５を有する。電源発生回路６０１、６０２は、アンテナ１８に接続する。また、電源発生回路６０１、６０２の各々は、ダイオードとコンデンサを有し、複数の電源電位を発生する機能を有する。また、電源発生回路６０２は、アンテナ１８による電源供給レベルが低くても、安定な動作を実現する電源供給能力を有する。参照電位発生回路６０４は、抵抗とバッファを有し、抵抗分割により参照電位（以下Ｖｒｅｆと略記することがある）を生成し、アナログバッファにより増幅して出力する機能を有する。比較回路６０５は、差動増幅器を有し、２つのアナログ電位を比較する機能を有する。

電源発生回路６０２で発生する電源電位と、接地電位（ＧＮＤ）とは、抵抗素子６０３により電圧降下されて、電位Ｖ１〜Ｖｎが生成される。比較回路６０５は、電位Ｖ１〜Ｖｎと、参照電位（Ｖｒｅｆ）とを比較し、電源供給レベルの情報を含む電源供給信号（デジタル信号）を生成する。

電位Ｖ１〜Ｖｎは、電源発生回路６０２の電源供給能力と、抵抗素子６０３による電流消費量によって決まるアナログ電位である。例えば、ｎ＝３として、Ｖ１＞Ｖ２＞Ｖ３となるように各回路のパラメータを適宜選択すると、電力供給レベルは、高い順に（１、１、１）、（１、１、０）、（１、０、０）、（０、０、０）、の４段階の電源信号によって表現される。
つまり、アンテナ１８による電力供給レベルが高いと、抵抗素子６０３による電圧降下が小さく、Ｖ１〜Ｖ３は全てＶｒｅｆより高い電位となり（１、１、１）が出力される。一方、アンテナ１８による電力供給レベルが低いと、抵抗素子６０３による電圧降下が大きく、Ｖ１〜Ｖ３は全てＶｒｅｆより低い電位となり（０、０、０）が出力される。

なお、電源供給信号発生回路は、図１０に示す構成に制約されず、公知の電源発生回路、電位発生回路、比較回路の構成を適用してもよい。また、上記の構成では、１つの参照電位と、複数の電位Ｖ１〜Ｖｎとの比較を行ったが、本発明はこの構成に制約されない。例えば、複数の参照電位を生成して、複数の参照電位と、電圧降下させた電位Ｖとの比較を行って、電源供給レベルを判定してもよい。

上記構成を有する本発明は、電源供給信号に基づき、モードの切り換えを行うことで、アンテナによる電源供給に応じた、消費電力の最適化を行うことができる。また、イベント信号により求めた負荷信号に基づき、モードの切り換えを行うことで、ＣＰＵの動作状況に応じた、消費電力の最適化を行うことができる。従って、電源供給に関する動作マージンに優れた半導体装置を提供することができる。
（実施の形態２）

次に、メモリ１６の構成に特徴を有する半導体装置の構成について説明する。そこで、以下には、メモリ１６の構成について説明する。メモリ１６は、複数（ここでは４つの場合を例示）のメモリブロック３３〜３６、カラムデコーダ２１、セレクタ２２、データの入出力（書き込み／読み出し、書き込み又は読み出し）を行うリード／ライト回路２３、動作信号に基づいて動作する制御回路２４を有する（図１２参照）。

メモリブロック３３はメモリセルアレイ２９とロウデコーダ２５を有し、メモリブロック３４はメモリセルアレイ３０とロウデコーダ２６を有し、メモリブロック３５はメモリセルアレイ３１とロウデコーダ２７を有し、メモリブロック３６はメモリセルアレイ３２とロウデコーダ２８を有する。メモリセルアレイ２９は、ビット線Ｂａ１〜Ｂａｍ（ｍは自然数）とワード線Ｗａ１〜Ｗａｉ（ｉは自然数）を有し、メモリセルアレイ３０はビット線Ｂａ１〜Ｂａｍとワード線Ｗｂ１〜Ｗｂｊ（ｊは自然数）を有し、メモリセルアレイ３１はビット線Ｂｂ１〜Ｂｂｎ（ｎは自然数）とワード線Ｗｃ１〜Ｗｃｉを有し、メモリセルアレイ３２はビット線Ｂｂ１〜Ｂｂｎとワード線Ｗｄ１〜Ｗｄｊを有する。

複数のメモリセルアレイ２９〜３２の各々は、ビット線Ｂａｘ（１≦ｘ≦ｍ）、Ｂｂｘ（１≦ｘ≦ｎ）とワード線Ｗａｙ、Ｗｂｙ（１≦ｙ≦ｉ）、Ｗｃｙ、Ｗｄｙ（１≦ｙ≦ｊ）が絶縁体を介して交差する領域に記憶素子を有するメモリセル３７を複数有する。

記憶素子は、トランジスタ、容量素子及び抵抗素子から選択された１つ又は複数に相当する。ＳＲＡＭの場合、記憶素子は、６つのトランジスタ、５つのトランジスタ、４つのトランジスタと２つの抵抗素子、又は４つのトランジスタと１つの抵抗素子等の形態を挙げることができる。なお、記憶素子として６つのトランジスタ、又は４つのトランジスタと２つの抵抗素子を用いる場合には、各列に２本のビット線（１本はビット線、もう１本はビットバー線）を配置する。また、フラッシュメモリの場合、記憶素子は、電荷蓄積層を含むトランジスタに相当する。このように、メモリ１６は、記憶素子の構成に従って、ＳＲＡＭ、フラッシュメモリだけでなく、ＤＲＡＭ、ＦｅＲＡＭ、ＯＵＭ、ＭＲＡＭ、マスクＲＯＭ、ＰＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等に成りうる。なお、製造歩留まりや動作制御の観点から、複数のメモリセルアレイ２９〜３２の各々が含む全てのメモリセル３７の構成は同じである方が好適である。しかし、メモリセルアレイ単位で、メモリセル３７の構成が互いに異なっていてもよい。

上記構成を有するメモリ１６は、複数のメモリブロック３３〜３６の各々が含む複数のメモリセル３７において、同じ列に設けられた複数のメモリセル３７は、同じビット線Ｂａｘ、Ｂｂｘに接続する点を特徴とする。

上記特徴により、複数のメモリブロック３３〜３６が含む複数のメモリセル３７は、互いに同じカラムデコーダ２１に接続する。但し、カラムデコーダ２１の個数に制約はなく、メモリブロックの個数が増加した場合や、高速動作が必要な場合は、カラムデコーダを複数設けてもよい。例えば、メモリブロック３３、３５に対して１つのカラムデコーダを設けて、メモリブロック３４、３６に対して１つのカラムデコーダを設けてもよい。また、複数のメモリブロック３３〜３６の各々にカラムデコーダを設けても構わない。この場合には、複数のメモリブロック３３〜３６の各々でビット線を独立して設けることができる。

また、上記構成を有するメモリ１６は、複数のメモリブロック３３〜３６の各々において、ワード線Ｗａｙ、Ｗｂｙ、Ｗｃｙ、Ｗｄｙ（１≦ｙ≦ｉ、ｊ）が独立して設けられる点を特徴とする。そのため、複数のメモリブロック３３〜３６の各々は、互いに独立して動作するロウデコーダ２５〜２８を有する。つまり、複数のメモリブロック３３〜３６の各々の水平方向の走査は、互いに独立して動作する。

メモリブロックＸ（Ｘ＝３３〜３６、ここではＸ＝３３）が含むメモリセルアレイＹ（Ｙ＝２９〜３２、ここではＹ＝２９）は、スイッチ４３を介して、電源３９、４０に接続する（図１１（Ａ）参照）。電源３９の電源電位（以下、第１の電源電位、ＶＤＤ１と表記することがある）と、電源４０の電源電位（以下、第２の電源電位、ＶＤＤ２と表記することがある）は、ＶＤＤ１＞ＶＤＤ２を満たす。スイッチ４３は、制御回路２４から供給される第１の制御信号により制御される。

また、ロウデコーダＺ（Ｚ＝２５〜２８、ここではＺ＝２５）は、スイッチ４４を介して電源４１、４２に接続する。電源４１の電源電位（以下ＶＤＤと表記することがある）と、電源４２の電源電位（以下ＧＮＤと表記することがある）は、ＶＤＤ＞ＧＮＤを満たす。スイッチ４４は、制御回路２４から供給される第２の制御信号により制御される。

なお、電源３９と電源４１は互いに同じ電源電位であることがある。従って、互いに電源を共有してもよい。また、電源３９〜４２の電位は、電源回路１１で発生した電源電位であってもよいし、メモリ１６の内部に設けた電源回路を用いて発生させた電源電位であってもよい。

制御回路２４は、ＣＰＵ１４から供給される動作信号、又はリーダライタ１９を介して外部に設けられた専用回路から供給される動作信号、又はメモリの内部から発生する動作信号に基づき、メモリブロックＸに制御信号を供給する手段（機能）を有する。動作信号は、メモリブロックＸのモード（通常モード又は待機モード）の切り換えを指示する信号であり、制御回路２４は、当該動作信号に基づき、メモリブロックＸが含むスイッチ４３、４４に制御信号を供給する。そして、スイッチ４３、４４の接続により、メモリブロックＸは、通常モードと待機モードのどちらかのモードとなる。

なお、動作信号が含む情報は、例えば、メモリブロック毎に、一定期間のアクセス回数をカウントした結果に基づくものである。具体的には、一定期間のアクセス回数が設定値以下であれば、そのメモリブロックを待機モードに切り換えるという動作信号を出力する。このようなメモリブロック毎のアクセス回数のカウントは、ＣＰＵ１４が行ってもよいし、外部に設けられた専用回路が行ってもよいし、メモリ１６自身が行ってもよい。

通常モードとは、スイッチ４３を介して電源３９と導通状態であり、且つスイッチ４４を介して電源４１と導通状態の場合である。つまり、メモリセルアレイＹにＶＤＤ１が供給され、且つロウデコーダＺにＶＤＤが供給される状態である。ここでは、そのような状態を（ＶＤＤ１、ＶＤＤ）と表記する。

一方、待機モードは、メモリブロックＸの状態が、（１）スイッチ４３を介して電源３９と導通状態であり、且つスイッチ４４を介して電源４２と導通状態の場合（ＶＤＤ１、ＧＮＤ）、（２）スイッチ４３を介して電源４０と導通状態であり、且つスイッチ４４を介して電源４１と導通状態の場合（ＶＤＤ２、ＧＮＤ）、（３）スイッチ４３を介して電源４０と導通状態であり、且つスイッチ４４を介して電源４２と導通状態の場合（ＶＤＤ２、ＶＤＤ）のいずれかの場合である。

なお、メモリセル３７の構成が、揮発性の場合、メモリセルアレイＹに供給する電源電位を変えると、データが消失してしまう場合がある。従って、メモリセル３７が揮発性の場合、ＶＤＤ２は、データが消失しない電源電位に設定する。また、メモリセル３７が不揮発性の場合、ＶＤＤ２は接地電位（ＧＮＤともいう）に設定する。

上記構成を有するメモリ１６の動作は、図１１（Ｂ）のチャートのように示すことができる。まず、動作信号が制御回路２４に入力される。ここでは動作信号がメモリブロックＸを使用するという信号であったとする（ステップ１）。そうすると、制御回路２４は、メモリブロックＸを通常モードに設定する制御信号を出力する（ステップ２）。

次に、上記とは異なる動作信号が制御回路２４に入力される（ステップ３）。ここでは、動作信号がメモリブロックＸを使用しないという信号であったとする。そうすると、制御回路２４は、メモリブロックＸを待機モードに設定する制御信号を出力する（ステップ４）。そして、次はステップ１に戻り、再びステップ１からステップ４までを繰り返す。

なお、本実施の形態では、メモリブロックＸと電源３９〜４２の間に配置されたスイッチ４３、４４の制御により、複数の電源電位から最適な電源電位の選択を行って、モード（通常モード又は待機モード）の切り換えを行う形態について説明した。しかしながら、本発明はこの形態に制約されない。例えば、複数の電源電位からの最適な電源電位の選択は、電源回路１１の内部の制御による方式を用いてもよい。この方式は、電源回路１１において、抵抗分割によって、複数の電源電位を発生させ、当該複数の電源電位をアナログバッファで増幅後、容量素子により安定化させて、複数の電源電位を出力する方式である。但し、この方式によると、制御用のスイッチや容量素子が必要であるため、それら素子のための回路面積が必要となってしまう。そこで、回路面積の増大を抑制するために、電源回路１１において抵抗分割によって複数の電源電位を発生させ、当該複数の電源電位から最適な電源電位を選択し、その最適な電源電位を増幅後、安定化させて、複数の電源電位を出力する方式を用いてもよい。

なお、ＣＰＵ１４がある特定のプログラムを使用して通常動作を行う際は、数個のデータファイルへのみアクセスする場合が多い。このような場合、アクセスする実メモリは比較的狭い空間に局在することが多い。従って、アクセスする実メモリを、なるべく同じメモリブロック内に記憶するようにすれば、使用しないメモリブロックを増やすことができる。そして、使用しない全てのメモリブロックを待機モードに設定すれば、さらなる低消費電力化が実現する。従って、本発明のメモリ１６が含む複数のメモリブロックの各々において、アドレスがシーケンシャルに割り当てられるように、アドレスをデコードすることが好適である。

また、待機モードに設定したメモリブロックにアクセスした場合の対処方法として以下の２つの方法がある。
１つは、メモリブロックＸが待機モードにあり、データの読み出し／書き込みができる状態ではないという情報を含む信号を、アクセスしてきた回路（代表的にはＣＰＵ）に伝達する方法である。具体的には、メモリブロックＸと、アクセスする可能性がある回路の間に、専用の制御信号線を設ける。そして、待機モードのメモリブロックＸに、アクセスしてきた場合、まず、専用の制御信号をアサートし、アクセスしてきた相手に割り込みをかけて待機させる。並行して、アクセスのあったメモリブロックＸを通常モードに復帰させ、準備ができたら割り込みを解除する。

もう１つは、メモリブロックＸが準備できていることを保証する方法である。具体的には、ＣＰＵ１４がメモリブロックＸの容量の情報を有する。そして、各メモリブロックにアクセスする場合、或いは直前にアクセスしたメモリブロックから異なるメモリブロックにアクセスする場合などに、そのメモリブロックが待機モードでないか調べる手段（プログラムやハードウエア）を備える方法である。メモリブロックＸが待機モードであれば、メモリアクセスの命令を中止し、まず、メモリブロックＸを通常モードに復帰させる。

上記の通り、本発明は、メモリ１６を複数のメモリブロックに分割し、メモリブロックを１つの単位として、使用しないメモリブロックに対する電源供給を削減することで、低消費電力化を実現する。

本発明の半導体装置は、非接触でのデータの読み出しと書き込みが可能であることを特徴としており、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別されるが、いずれの方式を用いてもよい。データの伝送に用いるアンテナ１８は２通りの設け方があり、１つは複数の素子が設けられた基板８１上にアンテナ１８を設ける場合（図４（Ａ）（Ｃ）参照）、もう１つは複数の素子が設けられた基板８１上に端子部を設けて当該端子部に接続するようにアンテナ１８を設ける場合（図４（Ｂ）（Ｄ）参照）である。ここでは、基板８１上に設けられた複数の素子を素子群８０と呼ぶ。

前者の構成（図４（Ａ）（Ｃ））の場合、基板８１上に、素子群８０と、アンテナ１８として機能する導電膜を設ける。図示する構成では、ソース・ドレイン配線と同じレイヤーにアンテナ１８として機能する導電膜を設けている。しかしながら、本発明は上記構成に制約されずゲート電極と同じレイヤーにアンテナ１８を設けてもよいし、素子群８０を覆うように絶縁膜を設けて、当該絶縁膜上にアンテナ１８を設けてもよい。

後者の構成（図４（Ｂ）（Ｄ））の場合、基板８１上に、素子群８０と、端子部８５を設ける。図示する構成では、素子群８０から選択された半導体素子のソース・ドレイン配線を端子部８５として用いる。そして、端子部８５に接続するように、基板８１と、アンテナ１８が設けられた基板８２とを貼り合わせている。基板８１と基板８２の間には、導電性粒子８３と樹脂８４（このような導電性粒子８３と樹脂８４を含むものは異方性導電ペーストとよばれる）が設けられている。

素子群８０は、大きな面積の基板上に複数形成し、その後、分断することで完成させれば、安価なものを提供することができる。このときに用いる基板としては、石英基板、ガラス基板等が挙げられるが、面積に制約がないガラス基板を用いることが好適である。

素子群８０が含む複数のトランジスタは、複数の層に渡って設けられていてもよい。複数の層に渡る素子群８０を形成する際には、層間絶縁膜を用いるが、当該層間絶縁膜の材料として、エポキシ樹脂やアクリル樹脂等の樹脂材料、透過性を有するポリイミド樹脂等の樹脂材料、シロキサン系ポリマー等の重合によってできた化合物材料、水溶性ホモポリマーと水溶性共重合体を含む材料、無機材料を用いるとよい。

シロキサン系の化合物材料とは、珪素と酸素との結合で骨格構造が構成され置換基に少なくとも水素を含む材料、又は、置換基にフッ素、アルキル基、又は芳香族炭化水素のうち少なくとも１種を有する材料が挙げられる。また、層間絶縁膜の材料として、層間で発生する寄生容量の減少を目的として、低誘電率（ｌｏｗ−ｋ）材料を用いるとよい。寄生容量が減少すれば、高速の動作を実現し、また、低消費電力化を実現する。

素子群８０が含む複数のトランジスタは、非晶質半導体、微結晶半導体、多結晶半導体、有機半導体等のいずれの半導体を活性層として用いてもよいが、特に、良好な特性のトランジスタを得るために、金属元素を触媒として結晶化した活性層、レーザ照射法により結晶化した活性層を用いるとよい。また、プラズマＣＶＤ法により、ＳｉＨ₄とＦ₂ガス、ＳｉＨ₄とＨ₂ガス（＋Ａｒガス）を用いて形成した半導体層や、前記半導体層にレーザ照射を行ったものを活性層として用いるとよい。

また、素子群８０が含む複数のトランジスタは、２００度から６００度の温度（好適には３５０度から５００度）で結晶化した結晶質半導体層（低温ポリシリコン層）や、６００度以上の温度で結晶化した結晶質半導体層（高温ポリシリコン層）を用いることができる。なお、基板上に高温ポリシリコン層を作成する場合は、ガラス基板だけでなく、石英基板を使用してもよい。

素子群８０が含むトランジスタの活性層（特にチャネル形成領域）には、１×１０¹⁹ａｔｏｍｓ／ｃｍ³〜１×１０²²ａｔｏｍｓ／ｃｍ³の濃度、好適には１×１０¹⁹ａｔｏｍｓ／ｃｍ³〜５×１０²⁰ａｔｏｍｓ／ｃｍ³の濃度で、水素又はハロゲン元素を添加するとよい。そうすると、欠陥の少ないため、クラックが生じにくい活性層を得ることができる。

また、素子群８０が含むトランジスタを包むように、又は素子群８０自身を包むように、アルカリ金属等の汚染物質をブロックするバリア膜を設けるとよい。そうすると、汚染されることがなく、信頼性が向上した素子群８０を提供することができる。なおバリア膜とは、窒化珪素膜、窒化酸化珪素膜又は酸化窒化珪素膜等である。

また、素子群８０が含むトランジスタの活性層の厚さは、２０ｎｍ〜２００ｎｍ、好ましくは４０ｎｍ〜１７０ｎｍ、さらに好ましくは４５ｎｍ〜５５ｎｍ、１４５ｎｍ〜１５５ｎｍ、さらに好ましくは５０ｎｍ、１５０ｎｍとするとよい。そうすると、折り曲げても、クラックが生じにくい素子群８０を提供することができる。

また、素子群８０が含むトランジスタの活性層を構成する結晶は、キャリアの流れる方向（チャネル長方向）と平行に延びる結晶粒界を有するように形成するとよい。このような活性層は、連続発振レーザ（ＣＷＬＣ）や、１０ＭＨｚ以上、好ましくは６０〜１００ＭＨｚで動作するパルスレーザで形成するとよい。

また、素子群８０が含むトランジスタのＳ値（サブスレッシュホールド値）は０．３５Ｖ／ｄｅｃ以下（好ましくは０．０９〜０．２５Ｖ／ｄｅｃ）、移動度１０ｃｍ²／Ｖｓ以上の特性を有するとよい。このような特性は、活性層を、連続発振レーザや、１０ＭＨｚ以上で動作するパルスレーザで形成すれば、実現する。

また、素子群８０は、リングオシレータレベルで１ＭＨｚ以上、好適には１０ＭＨｚ以上（３〜５Ｖにて）の特性を有する。又は、ゲートあたりの周波数特性を１００ｋＨｚ以上、好適には１ＭＨｚ以上（３〜５Ｖにて）を有する。換言すると、素子群８０は、リングオシレータのゲート１段あたりの遅延時間を１μｓｅｃ以下、好適には１００ｎｓｅｃ以下（３〜５Ｖにて）の特性を有する。

アンテナ１８は、金、銀、銅などのナノ粒子を含む導電性ペーストにより、液滴吐出法を用いて形成するとよい。液滴吐出法は、インクジェット法やディスペンサ方式等の液滴を吐出してパターンを形成する方式の総称であり、材料の利用効率の向上等の利点を有する。

また、素子群８０はガラスや石英からなる基板８１上に設ける。基板８１上の素子群８０をそのまま使用してもよいが、付加価値をつけるために、基板８１上の素子群８０を剥離し（図５（Ａ）参照）、当該素子群８０をフレキシブル基板８６に貼り合わせてもよい（図５（Ｂ）参照）。フレキシブル基板８６は、可撓性を有し、例えば、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン等のプラスチック基板、ポリテトラフルオロエチレンからなる基板又はセラミック基板等が挙げられる。

基板８１からの素子群８０の剥離は、あらかじめ基板８１と素子群８０との間に剥離層を設けておいて、剥離層をエッチング剤により除去することで行う方法か、又は、剥離層をエッチング剤により部分的に除去し、その後、基板８１と素子群８０とを物理的に剥離する方法を用いればよい。なお、物理的手段によって剥離されるとは、外部からストレスが与えられて剥離されることを指し、例えば、ノズルから吹き付けられるガスの風圧や超音波等からストレスを与えられて剥離することである。

基板８１からの素子群８０の剥離は、（１）耐熱性の高い基板８１と素子群８０の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、当該素子群８０を剥離する方法、（２）耐熱性の高い基板８１と素子群８０の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより当該非晶質珪素膜を除去することで、当該素子群８０を剥離する方法、（３）素子群８０が形成された耐熱性の高い基板８１を機械的に削除又は溶液やＣｌＦ₃等のガスによるエッチングで除去することで、当該素子群８０を切り離す方法等を用いればよい。また、剥離した素子群８０のフレキシブル基板８６への貼り付けは、市販の接着剤を用いればよく、例えば、エポキシ樹脂系接着剤や樹脂添加剤を用いた接着材等を用いればよい。

上記のように、素子群８０をフレキシブル基板８６に貼り合わせると、厚さが薄く、軽く、落下しても割れにくい半導体装置を提供することができる（図５（Ｃ）参照）。また、安価なフレキシブル基板８６を用いると、安価な半導体装置を提供することができる。さらに、フレキシブル基板８６は可撓性を有するため、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。例えば、薬の瓶のような曲面上に、本発明の半導体装置の一形態である無線タグ２０を密着して貼り合わせることができる（図５（Ｄ）参照）。さらに、基板８１を再利用すれば、半導体装置の低コスト化を実現する。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。

本実施例は、剥離プロセスを用いて、フレキシブルな無線タグを構成する場合について説明する（図８（Ａ）参照）。無線タグは、フレキシブルな保護層２３０１と、アンテナ２３０４を含むフレキシブルな保護層２３０３と、剥離プロセスにより形成する素子群２３０２とを有する。保護層２３０３上に形成されたアンテナ２３０４は、素子群２３０２に電気的に接続する。図示する構成では、アンテナ２３０４は保護層２３０３上にのみ形成されているが、本発明はこの構成に制約されず、アンテナ２３０４を保護層２３０１上にも形成してもよい。なお、素子群２３０２と、保護層２３０１、２３０３との間には、窒化珪素膜等からなるバリア膜を形成するとよい。そうすると、素子群２３０２が汚染されることなく、信頼性を向上させた無線タグを提供することができる。

アンテナ２３０４は、銀、銅、またはそれらでメッキされた金属であることが望ましい。素子群２３０２とアンテナ２３０４とは、異方性導電膜を用いてＵＶ処理又は超音波処理を行うことで接続するが、本発明はこの方法に制約されず、様々な方法を用いることができる。

保護層２３０１、２３０３に挟まれた素子群２３０２の厚さは、５μｍ以下、好ましくは０．１μｍ〜３μｍの厚さを有するように形成するとよい（断面構造を示す図８（Ｂ）参照）。また、保護層２３０１、２３０３を重ねたときの厚さをｄとしたとき、保護層２３０１、２３０３の厚さは、好ましくは（ｄ／２）±３０μｍ、さらに好ましくは（ｄ／２）±１０μｍとする。また、保護層２３０１、２３０３の厚さは１０μｍ〜２００μｍであることが望ましい。さらに、素子群２３０２の面積は５ｍｍ角（２５ｍｍ²）以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角（０．０９ｍｍ²〜１６ｍｍ²）の面積を有するとよい。

保護層２３０１、２３０３は、有機樹脂材料で形成されているため、折り曲げに対して強い特性を有する。また、剥離プロセスにより形成した素子群２３０２自体も、単結晶半導体に比べて、折り曲げに対して強い特性を有する。そして、素子群２３０２と、保護層２３０１、２３０３とは空隙がないように、密着させることができるため、完成した無線タグ自体も折り曲げに対して強い特性を有する。このような保護層２３０１、２３０３で囲われた素子群２３０２は、他の個体物の表面または内部に配置しても良いし、紙の中に埋め込んでも良い。

剥離プロセスにより形成する素子群を、曲面を有する基板に貼る場合について説明する（図８（Ｃ）参照）。図面では、剥離プロセスにより形成する素子群から選択された１つのトランジスタを図示する。このトランジスタは、電流が流れる方向に直線状である。換言すると、このトランジスタは、電流が流れる方向と、基板が弧を描く方向が垂直になるように配置される。つまり、ドレイン電極２３０５〜ゲート電極２３０７〜ソース電極２３０６の位置は直線状である。そして、電流が流れる方向と、基板が弧を描く方向は垂直に配置される。このような配置にすれば、基板が折り曲げられて、弧を描いても、応力の影響が少なく、素子群が含むトランジスタの特性の変動を抑制することができる。

また、応力を起因とした、トランジスタなどのアクティブ素子の破壊を防止するために、アクティブ素子の活性領域（シリコンアイランド部分）の面積は、基板全体の面積に対して、５％〜５０％（好ましくは５〜３０％）にすることが望ましい。ＴＦＴなどのアクティブ素子の存在しない領域には、下地絶縁膜材料、層間絶縁膜材料及び配線材料が主として設けられる。トランジスタ等の活性領域以外の面積は、基板全体の面積の６０％以上であることが望ましい。このようにすると、曲げやすく、しかしながら高い集積度を有する半導体装置を提供することができる。

本発明の半導体装置の用途は広範にわたるが、例えば、本発明の半導体装置の一形態である無線タグは、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（図６（Ａ）参照）。証書類とは、運転免許証、住民票等を指す（図６（Ｂ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す（図６（Ｃ）参照）。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図６（Ｄ）参照）。書籍類とは、書物、本等を指す（図６（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図６（Ｆ）参照）。身の回り品とは、鞄、眼鏡等を指す（図６（Ｇ）参照）。乗物類とは、自転車等の車両、船舶等を指す（図６（Ｈ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビ受像機（テレビ装置、薄型テレビ受像機、テレビジョン装置、薄型テレビジョン装置）、携帯電話等を指す。紙幣、硬貨、有価証券類、証書類、無記名債券類等に無線タグを設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等に無線タグを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に無線タグを設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。無線タグの設け方としては、物品の表面に貼ったり、物品に埋め込んだりするとよい。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。

このように、物の管理や流通のシステムに応用することで、システムの高機能化を図ることができる。例えば、表示部９４を含む携帯端末の側面にリーダライタ９５を設けて、品物９７の側面に本発明の半導体装置の一形態である無線タグ９６を設ける場合が挙げられる（図７（Ａ）参照）。この場合、リーダライタ９５に無線タグ９６をかざすと、表示部９４に品物９７の原材料や原産地、流通過程の履歴等の情報が表示されるシステムになっている。従来であれば、品物９７の情報は、ラベルに記載された情報に限られてしまうが、無線タグ９６を設けることにより、より多くの情報を得ることができる。また、別の例として、ベルトコンベアの脇にリーダライタ９５を設ける場合が挙げられる（図７（Ｂ）参照）。この場合、品物９７の検品を簡単に行うことができる。本実施例は、上記の実施の形態、実施例と自由に組み合わせることができる。

本発明の半導体装置を説明する図（実施の形態１）。 本発明の半導体装置を説明する図（実施の形態１）。 本発明の半導体装置を説明する図（実施の形態１）。 本発明の半導体装置を説明する図（実施例１）。 本発明の半導体装置を説明する図（実施例１）。 本発明の半導体装置の使用形態を説明する図（実施例３）。 本発明の半導体装置の使用形態を説明する図（実施例３）。 本発明の半導体装置の使用形態を説明する図（実施例２）。 本発明の半導体装置を説明する図（実施の形態１）。 本発明の半導体装置を説明する図（実施の形態１）。 本発明の半導体装置を説明する図（実施の形態２）。 本発明の半導体装置を説明する図（実施の形態２）。

Claims (20)

1. 複数のユニット及び制御回路を含む中央処理回路、アンテナ、電源回路及びクロック発生回路を有し、
   前記制御回路は、前記アンテナによる電源供給の情報を含む電源供給信号に基づき、前記複数のユニットから選択された一つ又は複数に供給する電源を停止する第１の制御信号、前記複数のユニットから選択された一つ又は複数に供給する電源電位を変える第２の制御信号、前記複数のユニットから選択された一つ又は複数に対するクロック信号の供給を停止する第３の制御信号から選択された一つ又は複数を、前記電源回路と前記クロック発生回路の一方又は両方に出力することを特徴とする半導体装置。
2. 複数のユニット及び制御回路を含む中央処理回路、アンテナ、電源回路、クロック発生回路、前記複数のユニットと前記電源回路の間に設けられた第１のスイッチ及び前記複数のユニットと前記クロック発生回路との間に設けられた第２のスイッチを有し、
   前記制御回路は、前記アンテナによる電源供給の情報を含む電源供給信号に基づき、前記複数のユニットから選択された一つ又は複数に供給する電源を停止する第１の制御信号、前記複数のユニットから選択された一つ又は複数に供給する電源電位を変える第２の制御信号、前記複数のユニットから選択された一つ又は複数に対するクロック信号の供給を停止する第３の制御信号から選択された一つ又は複数を、前記第１のスイッチと前記第２のスイッチの一方又は両方に出力することを特徴とする半導体装置。
3. 複数のユニット及び制御回路を含む中央処理回路、アンテナ、電源回路及びクロック発生回路を有し、
   前記制御回路は、前記複数のユニットの各々から供給されるイベント信号により求めた負荷信号に基づき、前記複数のユニットから選択された一つ又は複数に供給する電源を停止する第１の制御信号、前記複数のユニットから選択された一つ又は複数に供給する電源電位を変える第２の制御信号、前記複数のユニットから選択された一つ又は複数に対するクロック信号の供給を停止する第３の制御信号から選択された一つ又は複数を、前記電源回路と前記クロック発生回路の一方又は両方に出力することを特徴とする半導体装置。
4. 複数のユニット及び制御回路を含む中央処理回路、アンテナ、電源回路、クロック発生回路、前記複数のユニットと前記電源回路の間に設けられた第１のスイッチ及び前記複数のユニットと前記クロック発生回路との間に設けられた第２のスイッチを有し、
   前記制御回路は、前記複数のユニットの各々から供給されるイベント信号により求めた負荷信号に基づき、前記複数のユニットから選択された一つ又は複数に供給する電源を停止する第１の制御信号、前記複数のユニットから選択された一つ又は複数に供給する電源電位を変える第２の制御信号、前記複数のユニットから選択された一つ又は複数に対するクロック信号の供給を停止する第３の制御信号から選択された一つ又は複数を、前記第１のスイッチと前記第２のスイッチの一方又は両方に出力することを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一項において、
   ガラス基板を有し、
   前記複数のユニット及び前記制御回路は、前記ガラス基板上に設けられることを特徴とする半導体装置。
6. 請求項１乃至請求項４のいずれか一項において、
   フレキシブル基板を有し、
   前記複数のユニット及び前記制御回路は、前記フレキシブル基板上に設けられることを特徴とする半導体装置。
7. 請求項１乃至請求項４のいずれか一項において、
   前記複数のユニットは、バスインターフェイス、データキャッシュ、命令デコーダ、リザベーションステーション、命令キャッシュ、整数演算ユニット、浮動小数点ユニット、ブランチユニット、ロード／ストアユニット及び汎用レジスタから選択された複数であることを特徴とする半導体装置。
8. 請求項１乃至請求項４のいずれか一項において、
   前記複数のユニットは、パイプラインユニット、周辺メモリコントローラ及び周辺バスコントローラから選択された複数であることを特徴とする半導体装置。
9. 複数のメモリブロック、制御回路及び電源回路を有し、
   前記複数のメモリブロックの各々は、ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルを複数有するメモリセルアレイと、前記ワード線に接続するロウデコーダとを有し、
   前記制御回路は、前記複数のメモリブロックの動作情報を含む動作信号に基づき、前記メモリセルアレイに供給する電源電位を変える第１の制御信号と、前記ロウデコーダに供給する電源電位を停止する第２の制御信号の一方又は両方を、前記電源回路に出力することを特徴とする半導体装置。
10. 複数のメモリブロック、制御回路、電源回路及び前記複数のメモリブロックと前記電源回路の間に設けられたスイッチを有し、
    前記複数のメモリブロックの各々は、ビット線とワード線が絶縁体を介して交差する領域に記憶素子を含むメモリセルを複数有するメモリセルアレイと、前記ワード線に接続するロウデコーダとを有し、
    前記制御回路は、前記複数のメモリブロックの動作情報を含む動作信号に基づき、前記メモリセルアレイに供給する電源電位を変える第１の制御信号と、前記ロウデコーダに供給する電源電位を停止する第２の制御信号の一方又は両方を、前記スイッチに出力することを特徴とする半導体装置。
11. 請求項９又は請求項１０において、
    前記動作信号を出力する中央処理回路を有することを特徴とする半導体装置。
12. 請求項９又は請求項１０において、
    前記動作信号を出力する専用回路を有することを特徴とする半導体装置。
13. 請求項９又は請求項１０において、
    ガラス基板を有し、
    前記複数のメモリブロック及び前記制御回路は、前記ガラス基板上に設けられることを特徴とする半導体装置。
14. 請求項９又は請求項１０において、
    フレキシブル基板を有し、
    前記複数のメモリブロック及び前記制御回路は、前記フレキシブル基板上に設けられることを特徴とする半導体装置。
15. 請求項９又は請求項１０において、
    前記複数のメモリブロックの各々が含む複数のメモリセルであって、同じ列に設けられた前記複数のメモリセルは、同じビット線に接続することを特徴とする半導体装置。
16. 請求項９又は請求項１０において、
    前記複数のメモリブロックの各々が含む複数のメモリセルは、同じカラムデコーダに接続することを特徴とする半導体装置。
17. 請求項９又は請求項１０において、
    前記複数のメモリブロックの各々は、互いに独立して動作するカラムデコーダを有することを特徴とする半導体装置。
18. 請求項９又は請求項１０において、
    前記ビット線は、前記複数のメモリブロックの各々で独立して設けられることを特徴とする半導体装置。
19. 請求項９又は請求項１０において、
    前記ワード線は、前記複数のメモリブロックの各々で独立して設けられることを特徴とする半導体装置。
20. 請求項９又は請求項１０において、
    前記複数のメモリブロックの各々は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）又はフラッシュメモリであることを特徴とする半導体装置。