JP2005236784A

JP2005236784A - Ｐｌｌ回路

Info

Publication number: JP2005236784A
Application number: JP2004044921A
Authority: JP
Inventors: Yasuo Oba; 康雄大場; Makoto Ikuma; 誠生熊
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-02-20
Filing date: 2004-02-20
Publication date: 2005-09-02
Also published as: US20050184810A1; US7126430B2

Abstract

【課題】複数の入力信号に対して特性ばらつき，温度依存性の少ないＰＬＬ回路を提供し、複数の周波数を扱う場合においてコストダウンを図る。
【解決手段】基準周波数信号を入力とするＰＬＬ回路部１０２で電圧制御発振器７の周波数を安定化させる。また、電圧制御発振器７の周波数制御電圧と同じ制御電圧を、電圧制御発振器７と同じ構成の電圧制御発振器３に入力してＰＬＬ回路部１００を構成する。ＰＬＬ回路部１０２では基準周波数信号および電圧制御発振器７の出力に可変分周器１０，８を設ける。ＰＬＬ回路部１００への入力信号に応じて電圧制御発振器３，７の自走周波数を切り替えるとともに可変分周器１０，８の分周比を切り替える。これにより複数の入力信号、基準周波数信号源に対して温度依存性、ばらつき依存性の少ないＰＬＬ回路を構成する。
【選択図】図１

Description

本発明は、半導体集積回路に内蔵され自走周波数ばらつきの少ない電圧制御発振器を使用したＰＬＬ回路に関するものである。

近年、テレビジョン受信機などの低価格に伴い、外付け部品、調整コストの削減が要望されており、従来集積回路への完全内蔵化が難しかった発振器についても集積化が進み、要求される特性も上がってきている。

その中で特に、ＰＬＬ回路を構成する電圧制御発振器の自走周波数の安定度は構成するＰＬＬ回路の特性に大きく影響し、場合によってはロック外れの現象が起きるため自走周波数を安定化させることが特に重要である。

さらに、応用システムによって適用周波数が複数になる場合があり、自走周波数の切り替えを可能にし、かつ自走周波数の安定化が図れるシステムが必要となる。例えばテレビジョン受信機の映像検波回路においては、映像中間周波数が日本国内では５８．７５ＭＨｚ，米国内では４５．７５ＭＨｚと異なり、製造コストダウンのため同一集積回路内で２種類の入力周波数に対応する必要がある。また、基準周波数信号源としても複数の周波数、たとえばテレビジョン受信機の場合には４ＭＨｚと３．５８ＭＨｚ等に対応する必要がある。

以下、従来の周波数安定化が図れるＰＬＬ回路について、図４にしたがって説明する。

従来のＰＬＬ回路は、第１および第２のＰＬＬ回路部１００，１０１で構成される。第１のＰＬＬ回路部１００は、第１の位相検波器１と、第１の低域通過フィルタ２と、第１の電圧制御発振器３とで構成される。第２のＰＬＬ回路部１０１は、第２の電圧制御発振器７と、第２の位相検波器９と、第２の低域通過フィルタ６と、第１および第２の電圧制御発振器３，７に周波数制御電圧を供給する周波数制御回路５とで構成される。

以上のように構成された従来のＰＬＬ回路の動作を説明する。図４において、電圧制御発振器３の出力は位相検波器１に入力され、信号入力端子１１から入力される入力信号との位相比較が行われる。そして、位相比較器１による位相比較結果は、低域通過フィルタ２で平滑化されて周波数制御電圧となり、電圧制御発振器３へフィードバックされる。これによって、信号入力端子１１の入力信号の周波数と電圧制御発振器３の周波数とが等しくなるように動作し、ＰＬＬ回路部１００が構成される。このとき、信号入力端子１１への入力信号と電圧制御発振器３の出力信号とは９０度位相差となる。

一方、基準周波数信号入力端子１３から入力された基準周波数信号は、位相検波器９に入力され、電圧制御発振器７の出力との周波数差（位相差）が検出される。位相検波器９の出力は低域通過フィルタ６に入力される。この基準周波数信号には通常、周波数安定度の優れた水晶発振器等の出力が使用される。低域通過フィルタ６は、位相検波器９の出力を平滑化し、周波数制御回路５を通して周波数制御電圧として電圧制御発振器７へ供給される。これによって、電圧制御発振器７の周波数が基準周波数信号の周波数に等しくなるように動作し、ＰＬＬ回路部１０１が構成される。

ここで、電圧制御発振器３と電圧制御発振器７とは、同等の回路構成、同等の素子を使用して構成され、周波数制御回路５は電圧制御発振器３および電圧制御発振器７への周波数制御電圧を出力する回路をそれぞれ同等の回路構成、同等の素子を使用して構成される。

次に、周波数制御回路５の動作について図５の例を用いて説明する。図５において、２２は低域通過フィルタ６の出力が入力される端子、２３は電源端子、２４は基準電圧端子で低域通過フィルタ６の出力で電圧制御発振器３および７の発振周波数範囲が所望の周波数範囲となるように設定される。２５および２６は周波数制御回路５の出力で電圧制御発振器３および７にそれぞれ接続される。２７は接地端子である。また、Ｉ１およびＩ２は定電流源、Ｑ４およびＱ５は電圧を電流に変換する差動アンプを構成するＰＮＰトランジスタ、Ｑ１、Ｑ２およびＱ３はカレントミラー回路を構成するＮＰＮトランジスタ、Ｒ１，Ｒ２、Ｒ３およびＲ４は抵抗である。

この周波数制御回路において、端子２２に入力される低域通過フィルタ出力は基準電圧端子２４の基準電圧と比較され、周波数制御電流となってＮＰＮトランジスタＱ１，抵抗Ｒ１に入力される。この電圧電流変換の利得ｇｍは抵抗Ｒ４で決定される。ＮＰＮトランジスタＱ１，抵抗Ｒ１に入力された制御電流はカレントミラー回路を構成するＮＰＮトランジスタＱ２，Ｑ３によって端子２５，２６から電圧制御発振器３および７に供給され周波数の制御が行われる。

電圧制御発振器７の出力周波数は基準周波数信号入力端子１３から入力される基準周波数の信号と位相比較器９で位相比較をされＰＬＬ回路部１０１によって基準周波数信号に同期するため、温度の変化、半導体生産工程での工程ばらつきがある場合にも基準周波数からのずれに対して補正電流が図５のトランジスタＱ３から供給され、温度、工程ばらつきに依存しない非常に安定したものとなる。

ところで、ＮＰＮトランジスタＱ２とＱ３、抵抗Ｒ２とＲ３を同等の素子で構成し、電圧制御発振器３および７についても同等の素子、構成を持つようにすれば電圧制御発振器３は電圧制御発振器７と同等な補正電流が図５のＮＰＮトランジスタＱ２から供給されることになり、温度変化および工程ばらつきがある場合にも電圧制御発振器３の自走周波数は非常に安定したものとなる。

一方、信号入力端子１１から入力される入力信号に対するＰＬＬ回路１００は電圧制御発振器３の自走周波数が安定している状態で、低域通過フィルタ２からの周波数制御電流によってロックすることになり、温度変化、工程ばらつきがあってもロックはずれのない安定した動作が可能となる。

この構成により、電圧制御発振器３の発振周波数は電圧制御発振器７の発振周波数と同等の温度依存性、ばらつき依存性をもった周波数制御電圧で制御されることになる。電圧制御発振器７の発振周波数はＰＬＬ回路部１０１により基準周波数に等しくなり、温度依存性、素子ばらつきへの依存性が極めて少ない。したがって、電圧制御発振器７と同様の周波数制御電圧によって制御される電圧制御発振器３の自走周波数は温度変動、量産時の変動が極めて少なく安定化が可能である。
特開平１０−２５６８９９号公報

しかしながら、図４のように構成される従来のＰＬＬ回路では複数の入力周波数または基準周波数信号源に対応することができない。そのため、テレビジョン受信機等に応用するには適用周波数に応じて異なった周波数の電圧制御発振器、基準周波数信号源をもつＰＬＬ回路を用意する必要がありコストダウンを考える上で極めて不利になる。

本発明は上記従来の問題を解決するもので１組の回路で複数の周波数に対応できるＰＬＬ回路を提供することを目的とする。

上記課題を解決するために、第１の発明のＰＬＬ回路は、第１の電圧制御発振器と、入力信号と第１の電圧制御発振器の出力との位相差を検出する第１の位相比較器と、第１の位相比較器の出力を入力し第１の電圧制御発振器に周波数制御電圧を供給する第１のフィルタと、基準周波数信号源からの基準周波数信号を分周する第１の可変分周器と、第１の電圧制御発振器と同等の素子と構成からなる第２の電圧制御発振器と、第２の電圧制御発振器の出力を分周する第２の可変分周器と、第１の可変分周器と第２の可変分周器の出力の位相差を検出する第２の位相比較器と、第２の位相比較器の出力が入力される第２のフィルタと、第２のフィルタの出力が入力され、第１の電圧制御発振器と第２の電圧制御発振器の周波数をそれぞれ同じ構成の回路で制御する周波数制御回路と、周波数切り替え信号を入力し、第１の電圧制御発振器と第２の電圧制御発振器の周波数をそれぞれ同じ構成の回路で切り替える周波数切り替え回路とを備えている。そして、周波数切り替え信号による第１の電圧制御発振器の周波数と第２の電圧制御発振器の周波数の切り替え時に、第１の可変分周器と第２の可変分周器の分周比のいずれか少なくとも一方を周波数切り替え信号に応じて切り替えるようにしている。

この構成によれば、周波数切り替え信号によって第１の電圧制御発振器と第２の電圧制御発振器の周波数を切り替えるとともに、第１の可変分周器と第２の可変分周器の分周比のいずれか少なくとも一方を周波数切り替え信号に応じて切り替えるようにしているので、１組の回路で、複数の周波数に対応することができ、複数の周波数を扱う場合においてコストダウンを図ることができる。

上記第１の発明の構成においては、基準周波数信号源の周波数の切り替えに応じて第１の可変分周器および第２の可変分周器の分周比のいずれか少なくとも一方を切り替えるようにしてもよい。

この構成によれば、１組の回路で複数の基準周波数信号に対応することができ、複数の周波数を扱う場合においてコストダウンを図ることができる。

第２の発明のＰＬＬ回路は、第１の電圧制御発振器と、第１の電圧制御発振器の出力を入力し９０度位相差のある第１および第２の信号を出力する移相器と、移相器の第１の信号と映像中間周波信号の位相差を検出する第１の位相比較器と、第１の位相比較器の出力を入力し第１の電圧制御発振器に周波数制御電圧を供給する第１のフィルタと、映像中間周波信号と移相器の第２の信号を入力し同期検波する映像検波器と、基準周波数信号源からの基準周波数信号を分周する第１の可変分周器と、第１の電圧制御発振器と同等の素子と構成からなる第２の電圧制御発振器と、第２の電圧制御発振器の出力を分周する第２の可変分周器と、第１の可変分周器と第２の可変分周器の出力の位相差を検出する第２の位相比較器と、第２の位相比較器の出力が入力される第２のフィルタと、第２のフィルタの出力が入力され、第１の電圧制御発振器と第２の電圧制御発振器の周波数をそれぞれ同じ構成の回路で制御する周波数制御回路と、周波数切り替え信号を入力し、第１の電圧制御発振器と第２の電圧制御発振器の周波数をそれぞれ同じ構成の回路で切り替える周波数切り替え回路とを備えている。そして、周波数切り替え信号による第１の電圧制御発振器の周波数と第２の電圧制御発振器の周波数の切り替え時に、第１の可変分周器と第２の可変分周器の分周比のいずれか少なくとも一方を周波数切り替え信号に応じて切り替えるようにしている。

この構成によれば、周波数切り替え信号によって第１の電圧制御発振器と第２の電圧制御発振器の周波数を切り替えるとともに、第１の可変分周器と第２の可変分周器の分周比のいずれか少なくとも一方を周波数切り替え信号に応じて切り替えるようにしているので、１組の回路で、複数の周波数に対応することができ、複数の周波数を扱う場合においてコストダウンを図ることができる。また、映像中間周波信号の同期検波を行うことができる。

上記第２の発明の構成においては、基準周波数信号源の周波数の切り替えに応じて第１の可変分周器および第２の可変分周器の分周比のいずれか少なくとも一方を切り替えるようにしてもよい。

また、上記第２の発明の構成においては、第１の電圧制御発振器の周波数と第２の電圧制御発振器の自走周波数の差を補正する周波数調整手段をさらに設けてもよい。

この構成によれば、第１および第２の電圧制御発振器の製造時等の特性をばらつきを補正することができ、より高精度なＰＬＬ動作が可能となる。

第１の発明のＰＬＬ回路では、基準周波数信号を使用したＰＬＬ動作により安定化した第２の電圧制御発振器の周波数を切り替えることにより、同じ周波数制御電圧により制御される第１の電圧制御発振器の異なる２つ以上の周波数に対応し、その周波数を安定化することができ、優れた特性のＰＬＬ回路を得ることが可能である。

また、基準周波数信号を使用したＰＬＬ動作により安定化した第２の電圧制御発振器で基準周波数信号の周波数を切り替える場合においても、同じ周波数制御電圧により制御される第１の電圧制御発振器の異なる２つ以上の基準周波数に対応し、その周波数を安定化することができ、優れた特性のＰＬＬ回路を得ることが可能である。

第２の発明のＰＬＬ回路では、基準周波数信号を使用したＰＬＬ動作により安定化した第２の電圧制御発振器の周波数を切り替えることにより、映像検波器に使用され同じ周波数制御電圧により制御される第１の電圧制御発振器の異なる２つ以上の周波数に対応し、その周波数を安定化することができ、優れた特性の映像検波回路を実現できる。

また、基準周波数信号を使用したＰＬＬ動作により安定化した第２の電圧制御発振器で基準周波数信号の周波数を切り替える場合においても、映像検波器に使用され同じ周波数制御電圧により制御される制御される第１の電圧制御発振器の異なる２つ以上の周波数に対応し、その周波数を安定化することができ、優れた特性の映像検波回路を実現できる。

さらに、基準周波数信号を使用したＰＬＬ動作により安定化した第２の電圧制御発振器の周波数を切り替えることにより、映像検波器に使用され同じ周波数制御電圧により制御される第１の電圧制御発振器の異なる２つ以上の周波数に対応し、その周波数を安定化させることができ、その上第２の電圧制御発振器の発振周波数を調整することにより周波数確度の高いＰＬＬ回路が得ることが可能になる。

以下、本発明の実施の形態を、図面を参照しながら説明する。

（実施の形態１）
以下、本発明の実施の形態１におけるＰＬＬ回路について、図１を用いて説明する。

図１は本発明の実施の形態１におけるＰＬＬ回路の構成を示すブロック図であり、従来例と同一部分は同一符号を用いている。

このＰＬＬ回路は、第１および第２のＰＬＬ回路部１００，１０２で構成される。第１のＰＬＬ回路部１００は、第１の位相検波器１と、第１の低域通過フィルタ２と、第１の電圧制御発振器３とで構成される。第２のＰＬＬ回路部１０２は、第２の電圧制御発振器７と、第２の位相検波器９と、第２の低域通過フィルタ６と、第１および第２の電圧制御発振器３，７に周波数制御電圧を供給する周波数制御回路５と、第１の可変分周器１０と、第２の可変分周器８と、周波数切り替え回路４とで構成される。

また、周波数切り替え回路４も、周波数切り替え信号を入力し、電圧制御発振器３と電圧制御発振器７の周波数をそれぞれ同じ構成の回路で切り替える。

以上のように構成された本発明の実施の形態１のＰＬＬ回路の動作を説明する。

図１において、電圧制御発振器３の出力は位相検波器１に入力され、信号入力端子１１から入力される入力信号との位相比較が行われる。そして、位相比較器１による位相比較結果は、低域通過フィルタ２で平滑化されて周波数制御電圧となり、電圧制御発振器３へフィードバックされる。これによって、信号入力端子１１の入力信号の周波数と電圧制御発振器３の周波数とが等しくなるように動作し、ＰＬＬ回路部１００が構成される。このとき、信号入力端子１１への入力信号と電圧制御発振器３の出力信号とは９０度位相差となる。

一方、図１において、基準周波数信号入力端子１３から入力された基準周波数信号は、可変分周器１０に入力され、所望の比較周波数ｆｒｅｆが得られるように分周された後、位相検波器９に入力される。このときの可変分周器１０の分周比を１／ｍとする。

また、電圧制御発振器７の出力は、可変分周器８へ入力され、比較周波数ｆｒｅｆが得られるように分周されて位相検波器９に入力される。このときの可変分周器８の分周比を１／ｎとする。

位相検波器９では、可変分周器１０，８の出力信号の周波数差（位相差）を検出し、その周波数差に応じた出力が低域通過フィルタ６に入力される。この基準周波数信号としては、通常、周波数安定度の優れた水晶発振器等の出力が使用される。

低域通過フィルタ６は、位相検波器９の出力を平滑化し周波数制御回路５を通して周波数制御電圧として電圧制御発振器７へ供給する。これによって、電圧制御発振器７の周波数が基準周波数信号周波数の（ｎ／ｍ）倍に等しくなるように動作し、ＰＬＬ回路部１０２が構成される。

周波数切り替え回路４では、電圧制御発振器３および電圧制御発振器７の自走周波数を、周波数切り替え信号入力端子１２から入力される周波数切り替え信号によって所望の第１の周波数に設定する。可変分周器８の分周比（１／ｎ）は、分周比制御端子２１からの信号により出力周波数が比較周波数ｆｒｅｆに等しくなるように設定される。また、可変分周器１０は分周比制御端子１４の信号により出力周波数が比較周波数ｆｒｅｆとなるように分周比（１／ｍ）を設定しておく。

また、電圧制御発振器３と電圧制御発振器７とは同等の回路構成、同等の素子を使って構成される。周波数制御回路５は電圧制御発振器３および電圧制御発振器７への周波数制御電圧を出力する回路がそれぞれ同等の回路構成、同等の素子を使用して構成される。

この構成により、電圧制御発振器３の発振周波数は電圧制御発振器７の発振周波数と同等の温度依存性、ばらつき依存性を持った周波数制御電圧で制御されることになる。電圧制御発振器７の発振周波数は、ＰＬＬ回路部１０２により基準周波数の（ｎ／ｍ）倍に等しくなり、温度依存性、素子ばらつきへの依存性は極めて少ないため、同様の周波数制御電圧によって制御される電圧制御発振器３の自走周波数は温度変動、量産時の変動が極めて少なく、その安定化が可能である。

したがって、ＰＬＬ回路部１００で動作する電圧制御発振器３の自走周波数の変化が少ないため、ＰＬＬ回路部１００は優れた特性をもつことができる。

つぎに、異なった入力周波数に対応する場合、周波数切り替え信号入力端子１２から入力される周波数切り替え信号によって電圧制御発振器３および電圧制御発振器７の自走周波数を第２の周波数に切り替え、この周波数に応じて分周比制御端子２１の信号により可変分周器８の分周比（１／ｎ’）を出力周波数が比較周波数ｆｒｅｆに等しくなるように設定する。この分周比の切り替えを簡単に構成する方法としては図１の可変分周器８に示すように電圧制御発振器７の出力信号を所望の分周比の得られる複数の分周器に入力し、複数の分周器の出力を切り替えることで可能となる。また、任意の分周比が切り替えられるプログラマブル分周器を用いることでも実現が可能である。

この構成により、上記第１の入力周波数の場合と同じく第２の入力周波数でも、電圧制御発振器３の発振周波数は電圧制御発振器７の発振周波数と同等の温度依存性、ばらつき依存性を持った周波数制御電圧に制御されることになる。電圧制御発振器７の発振周波数は、ＰＬＬ回路部１０２により基準周波数の（ｎ’／ｍ）倍に等しくなり、温度依存性、素子ばらつきへの依存性は極めて少ないため、同様の周波数制御電圧によって制御される電圧制御発振器３の自走周波数は温度変動、量産時の変動の極めて少なく、その安定化が可能である。

例えば、第１の入力周波数を５８．７５ＭＨｚとし、第２の入力周波数を４５．７５ＭＨｚとし、基準周波数信号源の周波数を４ＭＨｚとして、本発明の実施の形態１のＰＬＬ回路を構成するには、以下のように設定される。第１の入力周波数については、電圧制御発振器３および電圧制御発振器７の自走周波数を５８．７５ＭＨｚとし、比較周波数ｆｒｅｆを２５０ｋＨｚ、可変分周器８の分周比をｎ＝２３５、可変分周器１０の分周比をｍ＝１６とする。また、第２の入力周波数については、電圧制御発振器３および電圧制御発振器７の自走周波数を４５．７５ＭＨｚとし、比較周波数ｆｒｅｆを２５０ｋＨｚ、可変分周器８の分周比をｎ＝１８３、可変分周器１０の分周比をｍ＝１６とする。このようにすれば、本発明の実施の形態１のＰＬＬ回路が構成できる。

つぎに、電圧制御発振器７に対して入力周波数と異なった自走周波数を設定する場合について説明する。第１の入力周波数に対しては、電圧制御発振器７の自走周波数を５５ＭＨｚ、比較周波数ｆｒｅｆを１ＭＨｚとすれば、可変分周器８の分周比をｎ＝５５に、可変分周器１０の分周比をｍ＝４に設定する。また、第２の入力周波数に対しては、自走周波数を５０ＭＨｚ、比較周波数ｆｒｅｆを１ＭＨｚ、可変分周器の分周比をｎ’＝５０、可変分周器１０の分周比をｍ＝４とする。このようにすれば、本発明の実施の形態１のＰＬＬ回路が構成できる。

ここで、電圧制御発振器３と電圧制御発振器７の自走周波数は異なった周波数に設定することは可能であるが、量産時の素子の相対ばらつきにより２つの電圧制御発振器３，７の自走周波数の温度依存性には相対ばらつきが生じることがある。相対ばらつきを少なくするためには、２つの電圧制御発振器３，７の自走周波数は等しくするか近い値をとることが望ましい。

つぎに、図１に示すこの実施の形態１のＰＬＬ回路において、基準周波数信号入力端子１３から入力する基準周波数信号の周波数を第１の基準周波数と第２の基準周波数とに切り替えて動作させる場合、第１の基準周波数を使用する場合には、分周比制御端子１４の信号により可変分周器１０の分周比を第１の分周比（１／ｍ）と設定し、第２の基準周波数を使用する場合には第２の分周比（１／ｍ’）と設定することによって、基準周波数が変わっても比較周波数ｆｒｅｆを一定にすることができ、前述のごとく安定したＰＬＬ回路を構成することができる。この分周比の切り替えを簡単に構成する方法としては図１の可変分周器１０に示すように基準周波数信号を所望の分周比が得られる複数の分周器に入力し、複数の分周器の出力を切り替えることで可能となる。また、任意の分周比が切り替えられるプログラマブル分周器を用いることでも実現が可能である。

例えば、入力周波数を４５．７５ＭＨｚとし、比較周波数を１０ｋＨｚとし、基準周波数を４ＭＨｚか、３．５８ＭＨｚかに切り替える場合には、以下のように設定される。基準周波数４ＭＨｚに対しては、可変分周器１０の分周比をｍ＝４００とし、可変分周器８の分周比をｎ＝４５７５とする。また、基準周波数３．５８ＭＨｚに対しては、可変分周器１０の分周比をｍ’＝３５８、可変分周器８の分周比をｎ＝４５７５とする。このようにすれば、本発明の実施の形態１のＰＬＬ回路を構成できる。

なお、場合によっては可変分周器８，１０の両方の分周比を切り替える場合がある。

（実施の形態２）
以下、本発明の実施の形態２におけるＰＬＬ回路について、図２を用いて説明する。

図２は本発明の実施の形態２におけるＰＬＬ回路の構成を示すブロック図であり、実施の形態１と同じ部分は同じ番号を付けている。

このＰＬＬ回路は、第１および第２のＰＬＬ回路部１０３，１０４で構成される。第１のＰＬＬ回路部１０３は、第１の位相検波器１と、第１の低域通過フィルタ２と、第１の電圧制御発振器３と、移相器１５とで構成される。第２のＰＬＬ回路部１０４は、第２の電圧制御発振器７と、第２の位相検波器９と、第２の低域通過フィルタ６と、第１および第２の電圧制御発振器３，７に周波数制御電圧を供給する周波数制御回路５と、第１の可変分周器１０と、第２の可変分周器８と、周波数切り替え回路４とで構成される。

以上のように構成された本発明の実施の形態２のＰＬＬ回路の動作を説明する。

図２において、電圧制御発振器３の出力は移相器１５に入力され、移相器１５では互いに９０度位相差をもった第１の信号ａとおよび第２の信号ｂとが出力される。このうち、第１の信号ａは位相検波器１に入力され、信号入力端子１１から入力される映像中間周波信号との位相比較が行われる。そして、位相比較器１による位相比較結果は、低域通過フィルタ２で平滑化されて周波数制御電圧となり、電圧制御発振器３へフィードバックされる。これによって、信号入力端子１１の入力信号と電圧制御発振器３の周波数とが等しくなるように動作し、ＰＬＬ回路部１０３が構成される。このとき、信号入力端子１３への入力信号である映像中間周波信号と移相器１５の出力信号ａとは９０度の位相差を有することとなる。

一方、移相器１５の第２の出力ｂは、映像中間周波信号とともに映像検波器１６へ入力される。これらの２信号を同相にするために、出力信号ａ，ｂの位相差が９０度になるように移相器１５を構成すれば、映像検波器１６は同期検波器として動作する。

一方、図２において、基準周波数信号入力端子１３から入力された基準周波数信号は、可変分周器１０に入力され、所望の比較周波数ｆｒｅｆに分周された後、位相検波器９に入力される。このときの可変分周器１０の分周比を１／ｍとする。

また、電圧制御発振器７の出力は、可変分周器８へ入力され、比較周波数ｆｒｅｆが得られるように分周されて位相検波器９へ入力される。このときの可変分周器８の分周比を１／ｎとする。

低域通過フィルタ２は、位相検波器９の出力を平滑化し周波数制御回路５を通して周波数制御電圧として電圧制御発振器７へ供給する。これによって、電圧制御発振器７の周波数が基準周波数信号の周波数の（ｎ／ｍ）倍に等しくなるように動作し、ＰＬＬ回路部１０４が構成される。

周波数切り替え回路４では、電圧制御発振器３および電圧制御発振器７の自走周波数を、周波数切り替え信号入力端子１２から入力される周波数切り替え信号によって所望の第１の周波数に設定する。可変分周器８の分周比（１／ｎ）は、分周比制御端子１５からの信号により出力周波数が比較周波数ｆｒｅｆに等しくなるように設定される。また、可変分周器１０は分周比制御端子１４の信号により出力周波数が比較周波数ｆｒｅｆとなるように分周比（１／ｍ）を設定しておく。

この構成により、電圧制御発振器３の発振周波数は電圧制御発振器７の発振周波数と同等の温度依存性、ばらつき依存性を持った周波数制御電圧に制御されることになる。電圧制御発振器７の発振周波数は、ＰＬＬ回路部１０４により基準周波数の（ｎ／ｍ）倍に等しくなり、温度依存性、素子ばらつきへの依存性は極めて少ないため、同様の周波数制御電圧によって制御される電圧制御発振器３の発振周波数は温度変動、量産時の変動が極めて少なく、その安定化が可能である。

通常、テレビジョン映像検波回路に使用されるＰＬＬ回路は、よい映像特性を確保するために極めて高い安定度が要求されるので、本発明のＰＬＬ回路を採用することにより、優れた特性の映像検波器を構成できることになる。

つぎに、異なった入力周波数に対応する場合、周波数切り替え信号入力端子１２から入力される周波数切り替え端子によって電圧制御発振器３および電圧制御発振器７の自走周波数を第２の周波数に切り替え、この周波数に応じて分周比制御端子２１の信号により可変分周器８の分周比（１／ｎ’）を出力周波数が比較周波数ｆｒｅｆに等しくなるように設定する。

この構成により、上記第１の入力周波数の場合と同じく第２の入力周波数でも、電圧制御発振器３の発振周波数は電圧制御発振器７の発振周波数と同等の温度依存性、ばらつき依存性を持った周波数制御電圧に制御されることになる。電圧制御発振器７の発振周波数は、ＰＬＬ回路部１０４により基準周波数の（ｎ’／ｍ）倍に等しくなり、温度依存性、素子ばらつきへの依存性は極めて少ないため、同様の周波数制御電圧によって制御される電圧制御発振器３の発振周波数（自走周波数）は温度変動、量産時の変動の極めて少なく、その安定化が可能である。

例えば、第１の入力周波数を５８．７５ＭＨｚとし、第２の入力周波数を４５．７５ＭＨｚとし、基準周波数信号源の周波数を４ＭＨｚとして、本発明の実施の形態２のＰＬＬ回路を構成するには、以下のように設定される。第１の入力周波数については、電圧制御発振器３および電圧制御発振器７の自走周波数を５８．７５ＭＨｚとし、比較周波数ｆｒｅｆを２５０ｋＨｚ、可変分周器８の分周比をｎ＝２３５、可変分周器１０の分周比をｍ＝１６とする。また、第２の入力周波数については、電圧制御発振器３および電圧制御発振器７の自走周波数を４５．７５ＭＨｚとし、比較周波数ｆｒｅｆを２５０ｋＨｚ、可変分周器８の分周比をｎ’＝１８３、可変分周器１０の分周比をｍ＝１６とする。このようにすれば、本発明の実施の形態２のＰＬＬ回路が構成できる。

つぎに、電圧制御発振器７に対して入力周波数と異なった自走周波数を設定する場合について説明する。第１の入力周波数に対しては、電圧制御発振器７の自走周波数を５５ＭＨｚ、比較周波数ｆｒｅｆを１ＭＨｚとすれば、可変分周器８の分周比をｎ＝５５に、可変分周器１０の分周比をｍ＝４に設定する。また、第２の入力周波数に対しては、自走周波数を５０ＭＨｚ、比較周波数ｆｒｅｆを１ＭＨｚ、可変分周器の分周比をｎ’＝５０、可変分周器１０の分周比をｍ＝４とする。このようにすれば、本発明の実施の形態２のＰＬＬ回路が構成できる。

ここで、電圧制御発振器３と電圧制御発振器７の自走周波数は異なった周波数に設定することは可能であるが、量産時の素子の相対ばらつきにより２つの電圧制御発振器３，７の自走周波数の温度依存性には相対ばらつきが生じることがある。相対ばらつきがすくなくするためには、２つの電圧制御発振器３，７の自走周波数は等しくするか近い値をとることが望ましい。

つぎに、図２に示すこの実施の形態２のＰＬＬ回路において、基準周波数信号入力端子１３から入力する基準周波数信号の周波数を第１の基準周波数と第２の基準周波数とに切り替えて動作させる場合、第１の基準周波数を使用する場合には、分周比制御端子１４の信号により可変分周器１０の分周比を第１の分周比（１／ｍ）と設定し、第２の基準周波数を使用する場合には第２の分周比（１／ｍ’）を設定することによって、基準周波数が変わっても比較周波数ｆｒｅｆを一定にすることができ、前述のごとく安定したＰＬＬ回路を構成することができる。

例えば、入力周波数を４５．７５ＭＨｚとし、比較周波数を１０ｋＨｚとし、基準周波数を４ＭＨｚか、３．５８ＭＨｚかに切り替える場合には、以下のように設定される。基準周波数４ＭＨｚに対しては、可変分周器１０の分周比をｍ＝４００とし、可変分周器８の分周比をｎ＝４５７５とする。また、基準周波数３．５８ＭＨｚに対しては、可変分周器１０の分周比をｍ’＝３５８、可変分周器１０の分周比をｎ＝４５７５とする。このようにすれば、本発明の実施の形態２のＰＬＬ回路を構成できる。

（実施の形態３）
以下、本発明の実施の形態３におけるＰＬＬ回路について、図３を用いて説明する。

図３は本発明の実施の形態３におけるＰＬＬ回路の構成を示すブロック図であり、実施の形態２と同じ部分は同じ番号を付けている。

このＰＬＬ回路は、第１および第２のＰＬＬ回路部１０３，１０４と周波数調整回路１０５とで構成される。第１のＰＬＬ回路部１０３は、第１の位相検波器１と、第１の低域通過フィルタ２と、第１の電圧制御発振器３と、移相器１５とで構成される。第２のＰＬＬ回路部１０４は、第２の電圧制御発振器７と、第２の位相検波器９と、第２の低域通過フィルタ６と、第１および第２の電圧制御発振器３，７に周波数制御電圧を供給する周波数制御回路５と、第１の可変分周器１０と、第２の可変分周器８と、周波数切り替え回路４とで構成される。周波数調整回路１０５は、第２の周波数制御回路１８と、ＤＡ変換器１９と、記憶装置２０とで構成される。

以上のように構成された本発明のＰＬＬ回路の動作を説明する。

図３において、図２と同じ部分であるＰＬＬ回路部１０３および１０４は図２について説明したように動作する。この実施の形態では、電圧制御発振器３と電圧制御発振器７とは同等の回路構成、同等の素子を使って構成され、周波数制御回路５は電圧制御発振器３および電圧制御発振器７への周波数制御電圧を出力する回路がそれぞれ同等の回路構成、同等の素子を使用して構成される。そのため、自走周波数は安定化する。ところが、量産上の素子ばらつきにより２つの電圧制御発振器３，７の自走周波数に相対ばらつきを生じる。この相対ばらつきは集積回路の生産工程における相対ばらつきの精度に依存する。

通常、このばらつきは最大１％程度であるが、精度の高い周波数精度を要求される場合、この相対精度のばらつきを低減する必要がある。

本発明の実施の形態３では、電圧制御発振器３に周波数調整回路１０５を付加し、相対制度を低減するようにしている。具体的には、発振周波数を測定しながら、記憶装置２０、ＤＡ変換器１９を調整してビットデータを記憶装置２０に記憶させておき、周波数制御回路１８を通してＤＡ変換器１９の出力で電圧制御発振器７の周波数と電圧制御発振器３の周波数誤差を補正する。これによって、精度の高い電圧制御発振器３を得ることができ、高い周波数精度が必要なＰＬＬ回路を構成できる。

本発明にかかるＰＬＬ回路は、１組の回路で、複数の周波数に対応することができ、複数の周波数を扱う場合においてコストダウンを図ることができるという効果を有し、テレビジョン受信器の映像検波器等として有用である。

本発明の実施の形態１におけるＰＬＬ回路の構成を示すブロック図である。本発明の実施の形態２におけるＰＬＬ回路の構成を示すブロック図である。本発明の実施の形態３におけるＰＬＬ回路の構成を示すブロック図である。ＰＬＬ回路の先行技術の構成を示すブロック図である。周波数制御回路の構成を示す回路図である。

符号の説明

１位相比較器（ＰＤ）
２低域通過フィルタ（ＬＰＦ）
３電圧制御発振器（ＶＣＯ）
４周波数切り替え回路（ＳＷ）
５周波数制御回路（ｆｃｏｎ）
６低域通過フィルタ（ＬＰｆ）
７電圧制御発振器（ＶＣＯ）
８可変分周器（ＤＩＶ）
９位相比較器（ＰＤ）
１０可変分周器（ＤＩＶ）
１１信号入力端子
１２周波数切り替え信号入力端子
１３基準周波数信号入力端子
１４分周比制御端子
１５移相器（ＰＳ）
１６映像同期検波器（ＶＤＥＴ）
１７映像信号出力端子
１８周波数制御回路（ｆｃｏｎ）
１９ＤＡ変換器（ＤＡＣ）
２０記憶装置（ＭＥＭ）
２１分周比制御端子
２２周波数制御電圧入力端子
２３電源端子
２４基準電圧端子
２５周波数制御回路出力端子
２６周波数制御回路出力端子
２７接地端子
１００、１０１、１０２，１０３，１０４，１０５、ＰＬＬ回路部
ａ移相器出力
ｂ移相器出力
Ｑ１，Ｑ２、Ｑ３ＮＰＮトランジスタ
Ｑ４，Ｑ５ＰＮＰトランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ４抵抗
Ｉ１，Ｉ２定電流源

Claims

第１の電圧制御発振器と、
入力信号と前記第１の電圧制御発振器の出力との位相差を検出する第１の位相比較器と、
前記第１の位相比較器の出力を入力し前記第１の電圧制御発振器に周波数制御電圧を供給する第１のフィルタと、
基準周波数信号源からの基準周波数信号を分周する第１の可変分周器と、
前記第１の電圧制御発振器と同等の素子と構成からなる第２の電圧制御発振器と、
前記第２の電圧制御発振器の出力を分周する第２の可変分周器と、
前記第１の可変分周器と前記第２の可変分周器の出力の位相差を検出する第２の位相比較器と、
前記第２の位相比較器の出力が入力される第２のフィルタと、
前記第２のフィルタの出力が入力され、前記第１の電圧制御発振器と前記第２の電圧制御発振器の周波数をそれぞれ同じ構成の回路で制御する周波数制御回路と、
周波数切り替え信号を入力し、前記第１の電圧制御発振器と前記第２の電圧制御発振器の周波数をそれぞれ同じ構成の回路で切り替える周波数切り替え回路とを備え、
前記周波数切り替え信号による前記第１の電圧制御発振器の周波数と前記第２の電圧制御発振器の周波数の切り替え時に、前記第１の可変分周器と第２の可変分周器の分周比のいずれか少なくとも一方を前記周波数切り替え信号に応じて切り替えるようにしたＰＬＬ回路。
前記基準周波数信号源の周波数の切り替えに応じて前記第１の可変分周器および前記第２の可変分周器の分周比のいずれか少なくとも一方を切り替えるようにした請求項１記載のＰＬＬ回路。
第１の電圧制御発振器と、
前記第１の電圧制御発振器の出力を入力し９０度位相差のある第１および第２の信号を出力する移相器と、
前記移相器の第１の信号と映像中間周波信号の位相差を検出する第１の位相比較器と、
前記第１の位相比較器の出力を入力し前記第１の電圧制御発振器に周波数制御電圧を供給する第１のフィルタと、
前記映像中間周波信号と前記移相器の第２の信号を入力し同期検波する映像検波器と、
基準周波数信号源からの基準周波数信号を分周する第１の可変分周器と、
前記第１の電圧制御発振器と同等の素子と構成からなる第２の電圧制御発振器と、
前記第２の電圧制御発振器の出力を分周する第２の可変分周器と、
前記第１の可変分周器と前記第２の可変分周器の出力の位相差を検出する第２の位相比較器と、
前記第２の位相比較器の出力が入力される第２のフィルタと、
前記第２のフィルタの出力が入力され、前記第１の電圧制御発振器と前記第２の電圧制御発振器の周波数をそれぞれ同じ構成の回路で制御する周波数制御回路と、
周波数切り替え信号を入力し、前記第１の電圧制御発振器と前記第２の電圧制御発振器の周波数をそれぞれ同じ構成の回路で切り替える周波数切り替え回路とを備え、
前記周波数切り替え信号による前記第１の電圧制御発振器の周波数と前記第２の電圧制御発振器の周波数の切り替え時に、前記第１の可変分周器と第２の可変分周器の分周比のいずれか少なくとも一方を前記周波数切り替え信号に応じて切り替えるようにしたＰＬＬ回路。
前記基準周波数信号源の周波数の切り替えに応じて前記第１の可変分周器および前記第２の可変分周器の分周比のいずれか少なくとも一方を切り替えるようにした請求項３記載のＰＬＬ回路。
前記第１の電圧制御発振器の周波数と前記第２の電圧制御発振器の自走周波数の差を補正する周波数調整手段をさらに備えた請求項３記載のＰＬＬ回路。