JP2005236391A - 可変減衰回路 - Google Patents

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Abstract

【課題】 波形歪みや相互変調歪みが小さく、耐電力に優れた可変減衰回路を提供する。
【解決手段】 信号を複数の経路に分配する分配器と、前記複数の経路を通ってきた信号を合成する合成器と、前記経路の少なくとも一つに挿入された可変容量コンデンサCtとを具備する可変減衰回路Atにおいて、可変容量コンデンサCtは、入力端子と出力端子との間に、印加電圧により誘電率が変化する薄膜誘電体層を用いた複数の可変容量素子C1〜C5が直流的に並列接続され、かつ高周波的に直列接続されている可変減衰回路Atである。バイアス信号による可変容量コンデンサCtの容量変化率を最大限に利用して減衰量を最大限に可変することができ、かつ、波形歪みや相互変調歪みが小さく、耐電力に優れた可変減衰回路Atとすることができる。
【選択図】 図1

Description

本発明は、マイクロ波帯およびミリ波帯等の通信機器、あるいは可変ビームアンテナや増幅器等の高周波回路に使用され、信号を減衰させる減衰回路として、印加電圧により誘電率が変化する誘電体層を有して容量を変化させることができる可変容量コンデンサを用い、その容量が変化することにより減衰量を変化させることができる、可変容量コンデンサを用いた可変減衰回路に関するものであり、特に、耐電力,低歪み等の特性に優れ,取扱いが容易な可変減衰回路に関するものである。
信号を複数の経路に分配する分配器と、複数の経路を通ってきた信号を合成する合成器と、可変容量ダイオードとを組み合わせ、分配された各経路の信号の位相差により応じて信号を打ち消させ、信号を減衰させる可変減衰回路が知られている(例えば、特許文献1を参照。)。
特開平6−177694号公報
しかしながら、可変容量ダイオードを使用した従来の可変減衰回路は、可変容量ダイオードの耐電力が低く、また容量の非線形性に起因する歪み特性が大きいという問題点があった。
また、可変容量ダイオードを使用した従来の可変減衰回路では、可変容量ダイオードの高周波での損失が大きいため、例えば受信回路に可変減衰回路を使用した場合において、受信信号のレベルが小さく、信号を減衰させたくない場合でも信号を減衰させてしまうという問題点があった。
しかも、可変容量ダイオードを使用した可変減衰回路においては、図9に等価回路図で示すように、バイアス信号は可変容量ダイオード201に対してバイアス供給回路Gを介してバイアス端子Vにより供給されるため、可変減衰回路にチョークコイルL1,L2で構成される独立したバイアス供給回路Gが必要であった。このため、バイアス供給回路Gを設計する必要があり、その調整にも手間が必要となり、さらに、可変減衰回路とバイアス供給回路Gとが別々に構成されているため、全体として大型化してしまうという問題点があった。
またさらに、可変容量ダイオードを使用した可変減衰回路においては、可変容量ダイオード201には印加電圧に対する極性があるため、設計時のみならず実装時にも極性に対して注意が必要であり、実装に際して手間もかかるという問題点があった。
なお、図9において、T11,T12,T13,T21,T22,T23はλ/4伝送線路、R101,R102は抵抗、C101,C102は直流制限容量素子、Iは入力信号端子、Oは出力信号端子である。
本発明は以上のような従来の技術における問題点に鑑みて案出されたものであり、その目的は、耐電力,低歪み等の特性に優れた、特性の安定した可変減衰回路を提供することにある。
また、本発明の別の目的は、可変容量素子に対する独立したバイアス供給回路を不要とし、取扱いが容易な可変減衰回路を提供することにある。
本発明の可変減衰回路は、信号を複数の経路に分配する分配器と、前記複数の経路を通ってきた信号を合成する合成器と、前記経路の少なくとも一つに挿入された可変容量コンデンサとを具備する可変減衰回路において、前記可変容量コンデンサは、入力端子と出力端子との間に、印加電圧により誘電率が変化する薄膜誘電体層を用いた複数の可変容量素子が直流的に並列接続され、かつ高周波的に直列接続されていることを特徴とするものである。
また、本発明の可変減衰回路は、上記構成において、前記可変容量コンデンサは、複数の前記可変容量素子の電極に接続された、抵抗成分およびインダクタ成分の少なくとも一方を含むバイアス供給回路を有することを特徴とするものである。
本発明の可変減衰回路によれば、信号を複数の経路に分配する分配器と、前記複数の経路を通ってきた信号を合成する合成器と、前記経路の少なくとも一つに挿入された可変容量コンデンサとを具備する可変減衰回路において、可変容量コンデンサは、入力端子と出力端子との間に、印加電圧により誘電率が変化する薄膜誘電体層を用いた複数の可変容量素子が直流的に並列接続され、かつ高周波的に直列接続されているものであることから、可変容量コンデンサは複数の可変容量素子が直流的に並列接続されているため、各々の可変容量素子に所定のバイアス信号を印加することができ、これにより、バイアス信号による各々の可変容量素子の容量変化率を最大限に利用して信号の位相を調整することができ、この信号を他の経路を通ってきた信号と合成することによって所望の任意の減衰量を得ることができる。
また、本発明の可変減衰回路によれば、可変容量コンデンサは複数の可変容量素子が高周波的に直列接続されているため、可変容量素子に印加される高周波電圧が各々の可変容量素子に分圧されるので、個々の可変容量素子に印加される高周波電圧は分圧されて減少することとなり、これによって、可変容量コンデンサの高周波信号に対する容量変動を小さく抑えることができる。このため、可変減衰回路の波形歪みや相互変調歪み等を大幅に抑制することができる。しかも、複数の可変容量素子が高周波的に直列接続されているため、可変容量素子の誘電体層の膜厚を厚くしたのと同じ効果が得られ、可変容量コンデンサの損失抵抗による単位体積当たりの発熱量を小さくすることができる。この結果、可変減衰回路の耐電力を向上させることができる。
また、本発明の可変減衰回路によれば、可変容量コンデンサに印加電圧により誘電率が変化する薄膜誘電体層を用いた可変容量素子を用いていることによって、可変容量素子として障壁容量を用いた可変容量ダイオードを用いた場合に比べ、高周波でも可変容量コンデンサにおける損失を少なくすることができるため、可変減衰回路の減衰量の最小値をより小さな値にまで精度よく制御することができる。
さらに、本発明の可変減衰回路によれば、可変容量コンデンサが、複数の可変容量素子の電極に接続された、抵抗成分およびインダクタ成分の少なくとも一方を含むバイアス供給回路を有しているときには、従来の可変減衰回路のように外部の配線基板に実装していた独立したバイアス供給回路が不要となり、可変減衰回路の小型化が図れるとともに、可変減衰回路の取扱いが容易となる。
以上により、本発明によれば、波形歪みや相互変調歪みが小さく、耐電力に優れ安定した可変減衰回路を提供することができる。また、独立したバイアス供給回路を不要とし、小型で取り扱いが容易な可変減衰回路を提供することができる。
以下、本発明の可変減衰回路について図面を参照しつつ詳細に説明する。
図1〜図4は、それぞれ本発明の可変減衰回路の実施の形態の一例を示すものであり、図1は、ウィルキンソン型分配器および合成器と、分配された経路の1つに挿入された5個の可変容量素子を有する可変容量コンデンサとを具備する可変減衰回路の等価回路図である。また、図2〜図4は5つの可変容量素子を有する可変容量コンデンサの例を示すものであり、図2は透視状態の平面図、図3は作製途中の状態を示す平面図、図4は図2のA−A’線断面図である。
図1に示す等価回路図において、符号C1,C2,C3,C4,C5はいずれも可変容量素子であり、B11,B12,B13は抵抗成分およびインダクタ成分の少なくとも一方を含む第1バイアスライン(同図では、抵抗成分R11,R12,R13を含むものを示す。)であり、B21,B22,B23は抵抗成分およびインダクタ成分の少なくとも一方を含む第2バイアスライン(同図では、抵抗成分R21,R22,R23を含むものを示す。)である。
このような構成の可変容量コンデンサCtにおいては、可変容量コンデンサCtの入力端子と出力端子との間には、高周波信号が、直列接続された可変容量素子C1,C2,C3,C4,C5を介して流れることになる。このとき、第1バイアスラインB11,B12,B13および第2バイアスラインB21,B22,B23の抵抗成分R11,R12,R13およびR21,R22,R23は、可変容量素子C1,C2,C3,C4,C5の高周波信号の周波数領域でのインピーダンスに対して大きなインピーダンス成分となっており、高周波帯のインピーダンスに悪影響を与えない。
また、可変容量素子C1の容量成分を制御するバイアス信号は、バイアス端子V1からインダクタンスLを介して供給され、可変容量素子C1を介してバイアス端子V2(図ではグランド)に流れる。この可変容量素子C1に印加される電圧に応じて、可変容量素子C1は所定の誘電率となり、その結果、所望の容量成分が得られることになる。可変容量素子C2,C3,C4,C5についても、これらは第1バイアスラインB11,B12,B13および第2バイアスラインB21,B22,B23を介して直流的に並列接続されているので、同様に直流的に同じ大きさのバイアス信号が印加され、所定の容量成分を得ることができる。
その結果、可変容量素子C1,C2,C3,C4,C5の容量を所望の値に制御するための直流バイアス信号を、安定してそれぞれ別々に可変容量素子C1,C2,C3,C4,C5に供給することができ、バイアス信号の印加による可変容量素子C1,C2,C3,C4,C5の薄膜誘電体層における誘電率を所望通りに変化させることができ、よって容量成分の制御が容易な可変容量コンデンサCtとなっている。これにより、可変容量コンデンサCtによって位相を調整することができ、これを用いた本発明の可変減衰回路によって所望の減衰量を得ることができる。
また、可変容量素子C1,C2,C3,C4,C5に入力される高周波信号は、抵抗成分R11,R12,R13およびR21,R22,R23が高周波信号の周波数領域でのインピーダンスに対して大きなインピーダンス成分となっていることから、第1バイアスラインB11,B12,B13および第2バイアスラインB21,B22,B23を介して漏れることがない。これによっても、バイアス信号が安定して可変容量素子C1,C2,C3,C4,C5に独立に印加されるようになっており、その結果、バイアス信号による各々の可変容量素子C1,C2,C3,C4,C5の容量変化率を最大限に利用することができるものとなっている。
つまり、可変容量コンデンサCtにおいては、N個(Nは2以上の整数)、ここでは5個の可変容量素子C1,C2,C3,C4,C5は、高周波的には直列接続された可変容量素子と見ることができる。
従って、これら直列接続された可変容量素子C1,C2,C3,C4,C5に印加される高周波電圧は各々の可変容量素子C1,C2,C3,C4,C5に分圧されるので、個々の可変容量素子C1,C2,C3,C4,C5に印加される高周波電圧は減少することとなる。このことから、高周波信号に対する容量変動は小さく抑えることができ、可変減衰回路として、波形歪みや相互変調歪み等を抑制することができる。
また、可変容量素子C1,C2,C3,C4,C5を直列接続したことにより、高周波的には容量素子の誘電体層の層厚を厚くしたのと同じ効果があり、可変容量コンデンサの損失抵抗による単位体積当りの発熱量を小さくすることができ、可変減衰回路として、耐電力を向上することができる。
なお、図1に示す可変容量コンデンサCtのように奇数個の可変容量素子を用いるときには、可変容量コンデンサCtの信号端子とバイアス端子とを共通にすることができ、一般のコンデンサと同等に扱うことができるものとなる。
図1に示す等価回路図において、符号Iは入力信号端子であり、Oは出力信号端子であり、入出力インピーダンスZを50Ωとすると、T11,T13,T21,T23は特性インピーダンス70.7Ω(=Z・√2=50Ω・√2)のλ/4伝送線路であり、R101,R102は100Ω(=Z・2=50Ω・2)の抵抗であり、T12,T22は特性インピーダンス50Ω(=Z)の伝送線路であり、Ctは可変容量コンデンサであり、L1,L2は制御電圧(バイアス信号)を供給するためのRF阻止用インダクタンス成分を含むチョークコイルであり、C101,C102は直流制限容量素子である。これらにより、可変減衰回路Atが構成されている。
T11,T21,R101によって分配器を構成しており、入力信号をT11からT13への経路(以下、T1経路と呼ぶ。)とT21からT23への経路(以下、T2経路と呼ぶ。)に等分に分配している。また、T13,T23,R102によって合成器を構成しており、T1経路の可変容量コンデンサCtの容量を印加電圧により調整することで、T1経路を通ったT1出力信号の位相を調整することができ、T1出力信号とT2経路を通ったT2出力信号との位相差によって、合成した出力信号レベルを所望のレベルに減衰させる可変減衰回路Atとなっている。つまり、印加電圧にて可変容量コンデンサCtの容量値を調整するだけで、可変減衰回路Atによる信号の減衰量を所望の減衰量に変化させることができる。
例えば、図1の等価回路図において、T12,T22の電気長を同じにし、T1経路の電気長とT2経路の電気長とが同じとなるような可変容量コンデンサCtの初期値をCtとすると、T1出力信号とT2出力信号との位相差は生じない(同相)ため、出力信号は減衰しない(最小減衰量)。これに対し、可変容量コンデンサCtの容量値を印加電圧にてCtに調整すると、T1出力信号とT2出力信号との位相差が生じるため、減衰量が印加電圧に応じて変化(増加)する。
また、図1の等価回路図において、T12,T22の電気長差をλ/2とし、T1経路の電気長とT2経路の電気長との差がλ/2となるような可変容量コンデンサCtの初期値をCtとすると、T1出力信号とT2出力信号との位相差は180度となる(逆相)ため、出力信号は大きく減衰する(最大減衰量)。可変容量コンデンサCtの容量値を印加電圧にてCtに調整すると、T1出力信号とT2出力信号との位相差が減少するため、減衰量が印加電圧に応じて変化(減少)することとなり、これによって可変減衰回路Atとして機能するものとなる。
なお、所望の減衰量によっては、可変減衰回路Atによってその減衰量が得られる範囲となるようにT12,T22の伝送線路長を調整しても構わない。
ここでは本発明の可変減衰回路Atについての一例を示したが、本発明の要旨を逸脱しない範囲内であれば、目的に応じて可変減衰回路Atの構成を、可変容量コンデンサCtを伝送線路とグランドとの間に接続した構成や、伝送線路に対して並列接続した構成や、多段構成等のように変形して用いることができる。
次に、本発明の可変減衰回路Atを構成する可変容量コンデンサCtの作製方法の例について説明する。
図2は本発明の可変減衰回路Atにおける可変容量コンデンサCtについて、5つの可変容量素子C1〜C5を有する可変容量コンデンサCtの例を示す透視状態の平面図であり、図3は図2に示す可変容量コンデンサCtの作製途中の状態を示す平面図であり、図4は図2に示す可変容量コンデンサCtのA−A’線断面図である。
図2〜図4において、1は支持基板、2は下部電極層、31,32,33,34は導体ライン、4は薄膜誘電体層、5は上部電極層、61,62,63,64,65,66は薄膜抵抗、7は絶縁層、8は引き出し電極層、9は保護層、10は半田拡散防止層である。なお、この半田拡散防止層10と半田端子部111および112とで、それぞれ第1信号端子(入力端子)および第2信号端子(出力端子)を構成している。
支持基板1は、アルミナセラミックス等のセラミック基板や、サファイア等の単結晶基板等である。この支持基板1の上に下部電極層2,薄膜誘電体層4および上部電極層5を順次、支持基板1のほぼ全面に成膜する。これら各層の成膜終了後、上部電極層5,薄膜誘電体層4および下部電極層2を順次、所定の形状にエッチングする。
下部電極層2は、薄膜誘電体層4の形成に高温スパッタが必要となるため、その高温に耐えられるように高融点であることが必要である。具体的には、Pt,Pd等の金属材料から成るものである。この下部電極層2も、高温スパッタで形成される。さらに、下部電極層2は、高温スパッタによる形成後に、薄膜誘電体層4のスパッタ温度である700〜900℃へ加熱され、薄膜誘電体層4のスパッタ開始まで一定時間保持することにより、平坦な層となる。
下部電極層2の厚みは、第2信号端子から第5の可変容量素子C5までの抵抗成分や、第1の可変容量素子C1から第2の可変容量素子C2、第3の可変容量素子C3から第4の可変容量素子C4までの抵抗成分および下部電極層2との連続性を考慮した場合には厚い方が望ましいが、支持基板1との密着性を考慮した場合には相対的に薄い方が望ましく、両方を考慮して決定される。具体的には、0.1μm〜10μmである。下部電極層2の厚みが0.1μmよりも薄くなると、下部電極層2自身の抵抗が大きくなるほか、下部電極層2の連続性が確保できなくなる可能性がある。一方、10μmより厚くすると、内部応力が大きくなって、支持基板1との密着性が低下したり、支持基板1の反りを生じたりするおそれがある。
薄膜誘電体層4は、少なくともBa,Sr,Tiを含有するペロブスカイト型酸化物結晶から成る高誘電率の誘電体層であることが好ましい。この薄膜誘電体層4は、下部電極層2の表面(上面)に形成されている。例えば、ペロブスカイト型酸化物結晶が得られる誘電体材料をターゲットとして、スパッタリング法による成膜を所望の厚みになるまで行なう。このとき、基板温度を高く、例えば800℃として高温スパッタリングを行なうことにより、スパッタ後の熱処理を行なうことなく、高誘電率で容量変化率の大きい、低損失の薄膜誘電体層4を得ることができる。
上部電極層5の材料としては、この層の抵抗を下げるため、抵抗率の小さなAuが望ましいが、薄膜誘電体層4との密着性向上のためには、Pt等を密着層として用いることが望ましい。この上部電極層5の厚みは0.1μm〜10μmとなっている。この厚みの下限については、下部電極層2と同様に、上部電極層5自身の抵抗を考慮して設定される。また、厚みの上限については、薄膜誘電体層4との密着性を考慮して設定される。
バイアス供給回路を構成する第1バイアスラインB11,B12,B13は、導体ライン32,33,34と薄膜抵抗61,62,63とから構成され、第1バイアス端子(第1信号端子と共用)から第1バイアス端子と第1の可変容量素子C1との接続点の間、第2の可変容量素子C2と第3の可変容量素子C3との接続点、すなわち第2の可変容量素子C2の上部電極層5と第3の可変容量素子C3の上部電極層5とを接続する引き出し電極層8との間、第4の可変容量素子C4と第5の可変容量素子C5との接続点、すなわち第4の可変容量素子C4の上部電極層5と第5の可変容量素子C5の上部電極層5とを接続する引き出し電極層8との間にそれぞれ設けられている。
同様に、第2バイアスラインB21,B22,B23は、導体ライン31と薄膜抵抗64,65,66とから構成され、第2バイアス端子(第2信号端子と共用)から第2バイアス端子と第5の可変容量素子C5との接続点の間、第3の可変容量素子C3と第4の可変容量素子C4との接続点との間、第1の可変容量素子C1と第2の可変容量素子C2との接続点との間にそれぞれ設けられている。
この導体ライン31,32,33,34は、上述の下部電極層2,薄膜誘電体層4および上部電極層5を形成した後、新たに成膜することによって形成することができる。その際には、既に形成した下部電極層2,薄膜誘電体層4および上部電極層5を保護するために、リフトオフ法を用いることが望ましい。また、これら導体ライン31〜34は、下部電極層2のパターニングの際に、同時にこれら導体ライン31〜34も形成するようにパターニングを行なうことによっても形成することができる。
この導体ライン31〜34の材料としては、第1および第2バイアスラインB11,B12,B13,B21,B22,B23の抵抗値のばらつきを抑制するために、低抵抗であるAuが望ましいが、薄膜抵抗61,62,63,64,65,66の抵抗が十分に高いので、Pt等を用いて、下部電極層2と同じ材料および同じ工程で形成してもよい。
次に、第1および第2バイアスラインB11,B12,B13,B21,B22,B23を構成する薄膜抵抗61〜66の材料としては、タンタル(Ta)を含有し、かつその比抵抗が1mΩ・cm以上であるものが望ましい。具体的な材料としては、窒化タンタル(TaN)やTaSiN,Ta−Si−Oを例示することができる。例えば、窒化タンタルの場合であれば、Taをターゲットとして、窒素を加えてスパッタリングを行なうリアクティブスパッタ法により、所望の組成比および抵抗率の薄膜抵抗61〜66を成膜することができる。
このスパッタリングの条件を適宜選択することにより、膜厚が40nm以上で、比抵抗が1mΩ・cm以上の薄膜抵抗61〜66を形成することができる。さらに、スパッタリングの終了後、レジストを塗布して所定の形状に加工した後、反応性イオンエッチング(RIE)等のエッチングプロセスを行なうことにより、簡便にパターニングすることができる。
可変容量コンデンサCtを周波数1GHzで使用し、可変容量素子C1〜C5の容量を5pFとした場合には、この周波数の1/10(100MHz)からインピーダンスに悪影響を与えないように薄膜抵抗61〜66を可変容量素子C1〜C5の100MHzでのインピーダンスの10倍以上の抵抗値に設定するものとすると、必要な第1および第2バイアスラインB11,B12,B13,B21,B22,B23の抵抗値は、約3.2kΩ以上であればよい。可変容量コンデンサにおける薄膜抵抗61〜66の比抵抗率は1mΩ・cm以上として、第1および第2バイアスラインB11,B12,B13,B21,B22,B23の抵抗値として10kΩを得る場合であれば、薄膜抵抗61〜66のアスペクト比(長さ/幅)は、膜厚を50nmとしたとき、50以下とできるため、素子形状を大きくすることなく実現可能なアスペクト比を有する薄膜抵抗61〜66となる。
これら薄膜抵抗61〜66を含む第1および第2バイアスラインB11,B12,B13,B21,B22,B23は、支持基板1上に直接形成されている。これにより、可変容量素子C1〜C5上に形成する際に必要となる、下部電極層2,上部電極層4および引き出し電極層8との絶縁を確保するための絶縁層が不要となり、可変容量素子C1〜C5を構成する層の数を低減することが可能となる。さらに、高抵抗の薄膜抵抗61〜66を用いることにより、形状を大きくすることなく、可変容量コンデンサCtを作製することができる。
次に、絶縁層7は、この上に形成する引き出し電極層8と下部電極層2との絶縁を確保するために必要である。さらに、この絶縁層7は、第1および第2バイアスラインB11,B12,B13,B21,B22,B23を被覆しており、薄膜抵抗61〜66が酸化されるのを防止できるため、第1および第2バイアスラインB11,B12,B13,B21,B22,B23の抵抗値を経時的に一定とすることができ、これにより信頼性を向上させることができる。絶縁層7の材料は、耐湿性を向上させるために、窒化ケイ素および酸化ケイ素の少なくとも1種類より成るものとするとよい。これらは、被覆性を考慮して、化学気相堆積(CVD)法等により成膜することが望ましい。
また、絶縁層7は、通常のレジストを用いるドライエッチング法等により、所望の形状に加工することができる。そして、絶縁層7には、薄膜抵抗61〜66と引き出し電極層8との接続を確保するために導体ライン33,34に到達する貫通孔を設けている。その他でこの絶縁層7から露出させる部位としては、上部電極層4および半田端子部111,112のみとしておくことが、耐湿性向上の観点から好ましい。
次に、引き出し電極層8は、第1の可変容量素子C1の上部電極層5と一方の端子形成部111とを接続するとともに、または上部電極層5同士を連結させて、第2の可変容量素子C2と第3の可変容量素子C3と、第4の可変容量素子C4と第5の可変容量素子C5との各々を直列接続するものである。さらに、可変容量素子C2とC3と、C4とC5との各々にまたがる引き出し電極層8は、絶縁層7の貫通孔を通ってそれぞれ導体ライン33,34と接続している。この引き出し電極層8の材料としては、Au,Cu等の低抵抗な金属を用いることが望ましい。また、引き出し電極層8に対する絶縁層7との密着性を考慮して、Ti,Ni等の密着層を使用してもよい。
次に、半田端子部111,112を露出させて全体を被覆するように、保護層9を形成する。保護層9は、可変容量素子C1を始めとする可変容量コンデンサCtの構成部材を機械的に保護するほか、薬品等による汚染から保護するためのものである。ただし、この保護層9の形成時には、半田端子部111,112を露出するようにする。保護層9の材料としては、耐熱性が高く、段差に対する被覆性が優れたものが良く、具体的には、ポリイミド樹脂やBCB(ベンゾシクロブテン)樹脂等を用いる。これらは、樹脂原料を塗布した後、所定の温度で硬化させることにより形成される。
半田拡散防止層10は、半田端子部111,112形成の際のリフローや実装の際に、半田端子部111,112の半田の下部電極層2への拡散を防止するために形成する。この半田拡散防止層10の材料としては、Niが好適である。また、半田拡散防止層10の表面には、半田濡れ性を向上させるために、半田濡れ性の高いAu,Cu等を0.1μm程度形成する場合もある。
最後に、半田端子部111,112を形成する。これは、可変容量コンデンサの外部の配線基板への実装を容易にするために形成する。これら半田端子部111,112は、半田端子部111,112に所定のマスクを用いて半田ペーストを印刷後、リフローを行なうことにより形成するのが一般的である。
以上述べた可変容量コンデンサCtによれば、第1および第2バイアスラインB11,B12,B13,B21,B22,B23もしくはその一部に、窒化タンタルを含有し、かつ比抵抗が1mΩ・cm以上の薄膜抵抗61〜66を用いることにより、薄膜抵抗61〜66のアスペクト比を低減して可変容量コンデンサCtの小型化を実現している。さらには、第1および第2バイアスラインB11,B12,B13,B21,B22,B23を支持基板1上に直接形成することにより、可変容量素子C1等の各素子を構成する層の数が低減されている。また、各素子を構成する各導体層や誘電体層等の形成工程を共通化できるため、構造が比較的複雑であるにもかかわらず、非常に簡単に形成することができる。
次に、図5〜図7は、本発明の可変減衰回路の実施の形態の他の例を示すものであり、図5は、ウィルキンソン型分配器および合成器と、分配された経路の1つに挿入された、バイアス供給回路を有した、5個の可変容量素子を有する可変容量コンデンサとを具備する可変減衰回路の等価回路図である。
また、図6および図7はそのバイアス供給回路を有する可変容量コンデンサの例を示す透視状態の平面図および作製途中の状態を示す平面図である。なお、これらの図において、図2〜図4と同様の個所には同じ符号を付してあり、それらについて重複する説明は省略する。
図5に示す等価回路図において、符号C1,C2,C3,C4,C5はいずれも可変容量素子、B11,B12,B13は抵抗成分およびインダクタ成分の少なくとも一方を含む第1バイアスライン(同図では、抵抗成分R11,R12,R13を示す。)、B21,B22,B23は抵抗成分およびインダクタ成分の少なくとも一方を含む第2バイアスライン(同図では、抵抗成分R21,R22,R23を示す。)であり、BIおよびBOは、それぞれ抵抗成分およびインダクタ成分の少なくとも一方を含むバイアス供給回路である第1および第2共通バイアスライン(同図では、抵抗成分RI,ROを示す。)である。また、V1は第1バイアス端子、すなわちバイアス信号が供給される側の端子であり、V2は第2バイアス端子、すなわち可変容量素子C1,C2,C3,C4,C5に印加されたバイアス信号が接地側に落ちる端子である。
このような構成の可変容量コンデンサCt’においては、可変容量コンデンサCt’の入力端子と出力端子との間には、高周波信号が、直列接続された可変容量素子C1〜C5を介して流れることになる。このとき、第1バイアスラインB11,B12,B13および第2バイアスラインB21,B22,B23の抵抗成分R11,R12,R13およびR21,R22,R23は、可変容量素子C1〜C5の高周波信号の周波数領域でのインピーダンスに対して大きなインピーダンス成分となっており、高周波帯のインピーダンスに悪影響を与えない。
また、第1共通バイアスラインBIおよび第2共通バイアスラインBOの抵抗成分RIおよびROは、可変容量素子C1〜C5の合成容量の高周波信号の周波数領域でのインピーダンスに対して大きなインピーダンス成分となっており、高周波帯のインピーダンスに悪影響を与えない。
また、可変容量コンデンサCt’の容量成分を制御するバイアス信号は、第1バイアス端子V1から供給され、可変容量素子C1を介して第2バイアス端子V2(図5ではグランド)に流れる。この可変容量素子C1に印加される電圧に応じて可変容量素子C1は所定の誘電率となり、その結果、所望の容量成分が得られることになる。可変容量素子C2〜C5についても同様である。
その結果、可変容量素子C1〜C5の容量を所望の値に制御するためのバイアス信号を、安定してそれぞれ別々に可変容量素子C1〜C5に供給することができ、バイアス信号の印加による可変容量素子C1〜C5の薄膜誘電体層における誘電率を所望通りに変化させることができ、よって容量成分の制御が容易な可変容量コンデンサCt’となっている。これにより、可変容量コンデンサCt’によって所望の減衰量に設定することができ、これを用いた本発明の可変減衰回路At’によって所望の減衰量に可変することができる。
つまり、可変容量素子C1〜C5の高周波信号は、第1バイアスラインB11,B12,B13および第2バイアスラインB21,B22,B23、ならびに第1共通バイアスラインBIおよび第2共通バイアスラインBOの抵抗成分RIを介して漏れることがない。これによって、バイアス信号が安定して可変容量素子C1〜C5に独立に印加され、その結果、バイアス信号による各々の可変容量素子C1〜C5の容量変化率を最大限に利用することができるものとなる。
また、可変容量コンデンサCt’においては、N個(Nは2以上の整数)、ここでは5個の可変容量素子C1〜C5は、高周波的には直列接続された可変容量素子と見ることができる。
従って、直列接続された可変容量素子C1〜C5に印加される高周波電圧が各々の可変容量素子C1〜C5に分圧されるので、個々の可変容量素子C1〜C5に印加される高周波電圧は減少することとなる。このことから、個々の可変容量素子C1〜C5における高周波信号に対する容量変動は小さく抑えることができ、これら可変容量素子C1〜C5による可変容量コンデンサCt’を用いた可変減衰回路At’として、波形歪みや相互変調歪み等を抑制することができることとなる。
また、可変容量素子C1〜C5を直列接続したことにより、高周波的には、誘電体層の層厚を厚くしたのと同じ効果があり、可変容量コンデンサCt’の損失抵抗による単位体積当りの発熱量を小さくすることができ、可変減衰回路At’の耐電力を向上することができる。
また、バイアス供給回路を可変容量コンデンサCt’に有することで、従来のような外部のバイアス供給回路が不要となるため、可変減衰回路At’として、小型で非常に取扱いが容易なものとなる。
なお、V2をグランドに接地する場合は、第2共通バイアスラインBOは特に無くても構わない。また、直流制限容量素子は省略してある。
次に、この例における可変容量コンデンサCt’の作製方法について説明する。
図6および図7において、1は支持基板、2は下部電極層、31,32,33,34は導体ライン、4は薄膜誘電体層、5は上部電極層、61,62,63,64,65,66は薄膜抵抗、7は絶縁層、8は引き出し電極層、9は保護層、10は半田拡散防止層、111,112および113,114は半田端子部である。なお、この半田拡散防止層10と半田端子部111および112とで、それぞれ第1信号端子(入力端子)および第2信号端子(出力端子)を構成している。また、第1バイアス端子V1および第2バイアス端子V2は、下部電極層2の形成時に同時に作製され、半田拡散防止層10と半田端子部113および114とで構成されている。
第1共通バイアスラインBIは、第1バイアス端子V1と第1信号端子との間に設けられており、第2共通バイアス供給ラインBOは、第2バイアス端子V2と第2信号端子との間に設けられている。この例における第1共通バイアスラインBIおよび第2共通バイアスラインBOは、それぞれ薄膜抵抗67および68で構成されている。
第1および第2共通バイアスラインBI,BOを構成する薄膜抵抗67,68の材料としては、タンタル(Ta)を含有し、かつその比抵抗が1mΩ・cm以上であるものが望ましい。具体的な材料としては、窒化タンタルやTaSiN,Ta−Si−Oを例示することができる。例えば、窒化タンタルの場合であれば、Taをターゲットとして、窒素を加えてスパッタリングを行なうリアクティブスパッタ法により、所望の組成比および抵抗率の薄膜抵抗67,68を成膜することができる。
このスパッタリングの条件を適宜選択することにより、膜厚が40nm以上で、比抵抗が1mΩ・cm以上の薄膜抵抗67,68を形成することができる。さらに、スパッタリングの終了後、レジストを塗布して所定の形状に加工した後、反応性イオンエッチング(RIE)等のエッチングプロセスを行なうことにより、簡便にパターニングすることができる。
可変容量コンデンサCt’を周波数1GHzで使用し、容量を1pFとした場合には、この周波数でのインピーダンスに悪影響を与えないように薄膜抵抗67,68をインピーダンスの100倍以上の抵抗値に設定するものとすると、必要な第1および第2共通バイアスラインBI,BOの抵抗値は、約16kΩ以上であればよい。可変容量コンデンサCt’における薄膜抵抗61〜66の比抵抗率は1mΩ・cm以上が望ましいため、例えば第1および第2共通バイアスラインBI,BOの抵抗値として20kΩを得る場合であれば、薄膜抵抗67,68のアスペクト比(長さ/幅)は、膜厚を50nmとしたとき100以下とできるため、素子形状を大きくすることなく実現可能なアスペクト比を有する薄膜抵抗67,68となる。
また、絶縁層7は、この上に形成する引き出し電極層8と下部電極層2との絶縁を確保するために必要である。さらに、この絶縁層7は、第1および第2共通バイアスラインBI,BO、第1および第2バイアスラインB11,B12,B13,B21,B22,B23を被覆しており、薄膜抵抗61〜68が酸化されるのを防止できるため、第1および第2共通バイアスラインBI,BO、第1および第2バイアスラインB11,B12,B13,B21,B22,B23の抵抗値を経時的に一定とすることができ、これにより信頼性を向上させることができる。絶縁層7の材料は、耐湿性を向上させるために、窒化ケイ素および酸化ケイ素の少なくとも1種類より成るものとするとよい。これらは、被覆性を考慮して、化学気相堆積法等により成膜することが望ましい。
また、絶縁層7は、通常のレジストを用いるドライエッチング法等により、所望の形状に加工することができる。そして、絶縁層7には、薄膜抵抗61〜66と引き出し電極層8との接続を確保するために導体ライン33,34の一部を露出させるために、導体ライン33,34上の絶縁層7に導体ライン33,34に到達する貫通孔を設けている。その他でこの絶縁層7から露出させる部位としては、上部電極層4および半田端子部111,112,113,114のみとしておくことが、耐湿性向上の観点から好ましい。
また、半田端子部113,114を露出させて全体を被覆するように、保護層9を形成する。保護層9は、可変容量素子C1を始めとする可変容量コンデンサCt’の構成部材を機械的に保護するほか、薬品等による汚染から保護するためのものである。ただし、この保護層9の形成時には、半田端子部113,114を露出するようにする。保護層9の材料としては、耐熱性が高く、段差に対する被覆性が優れたものが良く、具体的には、ポリイミド樹脂やBCB樹脂等を用いる。これらは、樹脂原料を塗布した後、所定の温度で硬化させることにより形成される。
半田拡散防止層10は、半田端子部113,114形成の際のリフローや実装の際に、半田端子部113,114の半田の下部電極層2への拡散を防止するために形成する。この半田拡散防止層10の材料としては、Niが好適である。また、半田拡散防止層10の表面には、半田濡れ性を向上させるために、半田濡れ性の高いAu,Cu等を0.1μm程度形成する場合もある。
最後に、半田端子部113,114を形成する。これは、可変容量コンデンサCt’の外部の配線基板への実装を容易にするために形成する。これら半田端子部113,114は、半田端子部113,114に所定のマスクを用いて半田ペーストを印刷後、リフローを行なうことにより形成するのが一般的である。
以上述べた可変容量コンデンサCt’によれば、第1および第2共通バイアスラインBI,BO、第1および第2バイアスラインB11,B12,B13,B21,B22,B23もしくはその一部に、窒化タンタルを含有し、かつ比抵抗が1mΩ・cm以上の薄膜抵抗61〜68を用いることにより、薄膜抵抗61〜68のアスペクト比を低減して可変容量コンデンサの小型化を実現している。さらには、第1および第2共通バイアスラインBI,BO、第1および第2バイアスラインB11,B12,B13,B21,B22,B23を支持基板1上に直接形成することにより、可変容量素子C1等の各素子を構成する層の数が低減されている。また、各素子を構成する各導体層や誘電体層等の形成工程を共通化できるため、構造が比較的複雑であるにもかかわらず、非常に簡単に形成することができる。
なお、本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を加えることは何ら差し支えない。例えば、上述の実施の形態の例では、バイアス供給回路である第1および第2共通バイアスラインBIおよびBOを共通にしているが、図8に示す本発明の可変減衰回路の実施の形態のさらに他の例の等価回路図におけるように、バイアス供給回路であるバイアスラインB11,B12,B13,B21,B22,B23をそれぞれの可変容量素子C1,C2,C3,C4,C5に対して個別に設けた構成とした可変容量コンデンサCt”を有した可変減衰回路At”としても構わない。
本発明の可変減衰回路の実施の形態の一例を示す等価回路図である。 5つの可変容量素子を有する可変容量コンデンサの例を示す透視状態の平面図である。 図2に示す可変容量コンデンサの作製途中の状態を示す平面図である。 図2のA−A’線断面図である。 本発明の可変減衰回路の実施の形態の他の例を示す等価回路図である。 バイアス供給回路を有する可変容量コンデンサの例を示す透視状態の平面図である。 図6に示す可変容量コンデンサの作製途中の状態を示す平面図である。 バイアス供給回路を個別に設けた本発明の可変減衰回路の実施の形態のさらに他の例を示す等価回路図である。 従来の可変減衰回路の例を示す等価回路図である。
符号の説明
1・・・支持基板
2・・・下部電極層
31、32、33、34・・・導体ライン
4・・・薄膜誘電体層
5・・・上部電極層
61、62、63、64、65、66、67、68・・・薄膜抵抗
7・・・絶縁層
8・・・引出し電極層
9・・・保護層
10・・・半田拡散防止層
111、112、113、114・・・半田端子部
C1、C2、C3、C4、C5・・・可変容量素子
Ct、Ct’、Ct”・・・可変容量コンデンサ
B11、B12、B13・・・第1バイアスライン
B21、B22、B23・・・第2バイアスライン
BI・・・第1共通バイアスライン
BO・・・第2共通バイアスライン
R11、R12、R13、R21、R22、R23、RO、RI・・・抵抗成分
V・・・バイアス端子
V1、V11、V12、V13・・・第1バイアス端子
V2、V21、V22、V23・・・第2バイアス端子
At、At’、At”・・・可変減衰回路
C101,C102・・・直流制限容量素子
R101,R102・・・抵抗
T11,T12,T13,T21,T22,T23・・・伝送線路

Claims (2)

  1. 信号を複数の経路に分配する分配器と、前記複数の経路を通ってきた信号を合成する合成器と、前記経路の少なくとも一つに挿入された可変容量コンデンサとを具備する可変減衰回路において、前記可変容量コンデンサは、入力端子と出力端子との間に、印加電圧により誘電率が変化する薄膜誘電体層を用いた複数の可変容量素子が直流的に並列接続され、かつ高周波的に直列接続されていることを特徴とする可変減衰回路。
  2. 前記可変容量コンデンサは、複数の前記可変容量素子の電極に接続された、抵抗成分およびインダクタ成分の少なくとも一方を含むバイアス供給回路を有することを特徴とする請求項1記載の可変減衰回路。
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