JP2005217472A - Current limiter circuit for output transistor - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a current limitter circuit capable of obtaining the maximum output current after preventing thermal damage of an output MOS transistor. <P>SOLUTION: The output MOS transistor is serially connected to a load, a connection point between the output MOS transistor and the load is connected to an output terminal, and an MOS transistor for current detection has a constant ratio to the output MOS transistor. A control element is connected between a source of the MOS transistor for current detection and an output element thereof, and a current based on the ratio is detected to monitor a current of the output MOS transistor. A voltage or a current generated in the control element is caused to flow to a protective MOS transistor connected between the MOS gate an the output terminal via a current mirror circuit. A current flowing through the protective MOS transistor is allowed to correspond to a current flowing through the current monitor MOS transistor. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は電力用半導体装置に関し、特に出力トランジスタ電流制御回路を有した装置に関する。   The present invention relates to a power semiconductor device, and more particularly to a device having an output transistor current control circuit.

電力用半導体装置は、入力回路、出力ＭＯＳトランジスタ、出力ＭＯＳトランジスタ制御回路等により形成される。電力用出力ＭＯＳトランジスタは、電流値が増えるほどそのエネルギー増加に伴い発熱するが、流れすぎると遂には出力ＭＯＳトランジスタ自身の熱的破壊に至ってしまう。それを防ぐために、出力ＭＯＳトランジスタ制御回路中に電流制限回路があり、出力ＭＯＳトランジスタの電流をモニターしてゲート電圧をコントロールすることにより出力電流を制限し、高エネルギー印加による出力ＭＯＳトランジスタの自己破壊を防止する役割を担っている。しかし、ドレイン−ソース間電圧が高ければ高いほど出力ＭＯＳトランジスタは高エネルギーがかかることになるため、ドレイン−ソース間電圧の上昇に伴い電流制限値を下げる必要がある。このようなドレイン−ソース間電圧に比例した電流制限回路が望まれている。   The power semiconductor device is formed by an input circuit, an output MOS transistor, an output MOS transistor control circuit, and the like. The power output MOS transistor generates heat as the current value increases, and the energy increases. However, if it flows too much, the output MOS transistor itself will eventually be thermally destroyed. To prevent this, there is a current limiting circuit in the output MOS transistor control circuit, which monitors the current of the output MOS transistor and controls the gate voltage to limit the output current, and self-destructs the output MOS transistor by applying high energy. Has a role to prevent. However, the higher the drain-source voltage is, the higher the energy is applied to the output MOS transistor. Therefore, it is necessary to lower the current limit value as the drain-source voltage increases. A current limiting circuit proportional to the drain-source voltage is desired.

図６および図７（図６と同一の構成部は同一の番号で示し、その説明は省略する）に示すように、第１の電源６１と第２の電源６２との間に、出力ＭＯＳトランジスタ６４と負荷６８が直列接続されて、Ｎｃｈソースホロワ構成となっている。出力ＭＯＳトランジスタ６４と負荷の接続点は出力端子６９が接続されている。出力ＭＯＳトランジスタ６４は，そのゲート端子に入力される制御信号６３により、オン／オフ制御される。電流検出用ＭＯＳトランジスタ６５は出力ＭＯＳトランジスタ６４に対して一定比の大きさで作られ、その電流比により出力ＭＯＳトランジスタ６４電流をモニターしている。そのソース−出力端子６９間には制御用抵抗素子６７またはドレイン−ゲート間ショートされた制御用ＭＯＳトランジスタ６１１が接続されている。ノードＡと出力端子６９の間には保護用ＭＯＳトランジスタ６６が接続され、そのゲートは電流検出用ＭＯＳトランジスタ６５のソースに接続されている。   As shown in FIGS. 6 and 7 (the same components as those in FIG. 6 are denoted by the same reference numerals and description thereof is omitted), an output MOS transistor is provided between the first power supply 61 and the second power supply 62. 64 and a load 68 are connected in series to form an Nch source follower. An output terminal 69 is connected to a connection point between the output MOS transistor 64 and the load. The output MOS transistor 64 is on / off controlled by a control signal 63 input to its gate terminal. The current detection MOS transistor 65 is formed with a constant ratio with respect to the output MOS transistor 64, and the current of the output MOS transistor 64 is monitored based on the current ratio. A control resistance element 67 or a control MOS transistor 611 short-circuited between the drain and gate is connected between the source and output terminals 69. A protection MOS transistor 66 is connected between the node A and the output terminal 69, and its gate is connected to the source of the current detection MOS transistor 65.

次に動作について説明する。このような構成の回路に対して、出力ＭＯＳトランジスタ６４がオンしている時の動作に着目する。制御信号６３は出力ＭＯＳトランジスタのオン抵抗を下げるため昇圧回路により第１の電源よりも高く設定されているため、ノードＡが第１の電源６１よりも高く、出力ＭＯＳトランジスタ６４のドレイン−ソース間電圧が高い場合、出力ＭＯＳトランジスタ６４のドレイン電流は大きくなる。この時このドレイン電流に比例した電流が電流検知用ＭＯＳトランジスタ６５に流れ、図６の制御用抵抗素子６７または図７の制御用ＭＯＳトランジスタ６１１のドレイン−ソース間にかかる電圧が保護用ＭＯＳトランジスタ６６のゲート電圧となり電流が流れて、出力ＭＯＳトランジスタ６４のゲート即ちノードＡの電圧を下げる結果、電流制限回路として動作して、出力ＭＯＳトランジスタ６４の電流を下げるよう機能する。上述した従来例と同様な先行技術が特許文献１に開示されている。   Next, the operation will be described. Attention is paid to the operation of the circuit having such a configuration when the output MOS transistor 64 is on. Since the control signal 63 is set higher than the first power supply by the booster circuit in order to lower the on-resistance of the output MOS transistor, the node A is higher than the first power supply 61 and the drain-source between the output MOS transistor 64 When the voltage is high, the drain current of the output MOS transistor 64 increases. At this time, a current proportional to the drain current flows to the current detection MOS transistor 65, and the voltage applied between the drain and source of the control resistance element 67 in FIG. 6 or the control MOS transistor 611 in FIG. As a result, the gate current of the output MOS transistor 64, that is, the voltage of the node A is lowered, so that it operates as a current limiting circuit and functions to reduce the current of the output MOS transistor 64. Prior art similar to the above-described conventional example is disclosed in Patent Document 1.

特開平２−２２６８０８号公報（第４〜５頁、図１）JP-A-2-226808 (pages 4-5, FIG. 1)

電力用出力ＭＯＳトランジスタの電流制御について、ドレイン−ソース間電圧が高くなればなるほど出力ＭＯＳトランジスタに生じるエネルギーも高くなり、ついにはそのエネルギーによる発熱で出力ＭＯＳトランジスタが自己破壊してしまう。そのため出力ＭＯＳトランジスタのゲート電位を下げて出力電流を制限する必要があるが、単に出力電流を下げるだけでは得られる出力電流が下がるため、電力用出力ＭＯＳトランジスタとして十分に機能しなくなる。   Regarding the current control of the power output MOS transistor, the higher the drain-source voltage, the higher the energy generated in the output MOS transistor, and the heat generated by the energy eventually causes the output MOS transistor to self-destruct. For this reason, it is necessary to limit the output current by lowering the gate potential of the output MOS transistor. However, since the output current obtained by simply lowering the output current is lowered, the output MOS transistor does not function sufficiently.

したがって、出力ＭＯＳトランジスタが破壊することなく最大限の出力電流を得られるように、出力ＭＯＳトランジスタのドレイン−ソース間電圧が低いときは電流制限値を高く、ドレイン−ソース間電圧が高いときは電流制限値を低く制御し、ドレイン−ソース間電圧に依存した電流制限回路が必要となっている。   Therefore, in order to obtain the maximum output current without destroying the output MOS transistor, the current limit value is high when the drain-source voltage of the output MOS transistor is low, and the current is high when the drain-source voltage is high. There is a need for a current limiting circuit that controls the limiting value low and depends on the drain-source voltage.

出力ＭＯＳトランジスタ６４と電流検知用ＭＯＳトランジスタ６５に流れる電流比は一定であると前述した。しかし厳密には、出力ＭＯＳトランジスタ６４の電流の増加に伴い電流検知用ＭＯＳトランジスタ６５のソース電圧が高くなるため、電流検知用ＭＯＳトランジスタ６５電流のドレイン−ソース間電圧が出力ＭＯＳトランジスタ６４のドレイン−ソース間電圧に対して小さくなっていく。すなわち、出力ＭＯＳトランジスタ６４のドレイン−ソース間電圧が高くなればなるほど電流検出用ＭＯＳトランジスタ６５に流れる電流が相対的に減少し、保護用ＭＯＳトランジスタ６６に流れる電流が減少し、入力端子６３の電位が上昇して、電流の制限量が少なくなる。さらに、出力ＭＯＳトランジスタの第１の電源６１−出力端子電圧６９に対する電流特性図は図８のようになる。したがって出力ＭＯＳトランジスタ６４のドレイン―ソース間の両端に掛かる電圧の上昇に伴い、出力ＭＯＳトランジスタ６４に掛かるエネルギーが高くなるため、制限電流が高くなると出力ＭＯＳトランジスタ６４が破壊することになる。   As described above, the ratio of the current flowing through the output MOS transistor 64 and the current detection MOS transistor 65 is constant. However, strictly speaking, as the current of the output MOS transistor 64 increases, the source voltage of the current detection MOS transistor 65 increases, so that the drain-source voltage of the current detection MOS transistor 65 current becomes the drain-source voltage of the output MOS transistor 64. It becomes smaller with respect to the source-to-source voltage. That is, as the drain-source voltage of the output MOS transistor 64 increases, the current flowing through the current detection MOS transistor 65 relatively decreases, the current flowing through the protection MOS transistor 66 decreases, and the potential of the input terminal 63 is decreased. Increases and the amount of current limit decreases. Further, a current characteristic diagram of the output MOS transistor with respect to the first power supply 61 and the output terminal voltage 69 is as shown in FIG. Therefore, as the voltage applied across the drain-source of the output MOS transistor 64 increases, the energy applied to the output MOS transistor 64 increases, so that the output MOS transistor 64 is destroyed when the limit current increases.

したがって、出力ＭＯＳトランジスタ６４のドレイン−ソース間電圧が高くなればなるほど電流制限値を下げることが望まれる。これを改善するために段階制御等を用いた電流制限値波形を図９に示すが、回路規模が大きくなる上に電流制限値の波形がなめらかにできないという問題がある。   Therefore, it is desirable to lower the current limit value as the drain-source voltage of the output MOS transistor 64 increases. In order to improve this, a current limit value waveform using step control or the like is shown in FIG. 9, but there is a problem that the circuit scale becomes large and the current limit value waveform cannot be made smooth.

以上より、本発明の目的は、出力ＭＯＳトランジスタ６４のドレイン−ソース間電圧の上昇に伴い、制限値を下げる電流制限回路を提供することにある。   Accordingly, an object of the present invention is to provide a current limiting circuit that lowers the limit value as the drain-source voltage of the output MOS transistor 64 increases.

本発明の出力トランジスタの電流制限回路は、出力トランジスタに流れる電流を電流検出用トランジスタでモニターし、このモニターされた電流に比例させ、且つ前記出力トランジスタのドレイン・ソース、またはコレクタ・エミッタ間電圧に依存させた電流をカレントミラー回路を介して保護用トランジスタの出力電流とし、この保護用トランジスタの出力を入力端子に接続した、ことを特徴とする。
また、前記出力トランジスタと負荷を直列接続し、且つこの出力トランジスタのゲートまたはベースを入力端子に接続して、前記出力トランジスタと前記負荷の接続点を出力端子に接続し、前記電流検出用トランジスタのゲートまたはベースとドレイン、またはコレクタをそれぞれ前記出力トランジスタと共通に接続し、前記電流検出用トランジスタのソース、またはエミッタと前記出力端子の間に制御用素子を接続し、この制御素子に発生する電圧または電流を、前記カレントミラー回路を介して前記出力トランジスタの前記入力端子と前記出力端子の間に接続された保護用トランジスタに流したことを特徴とする。
また、前記カレントミラー回路は第１の電源と出力端子の間に接続され、前記出力トランジスタのドレイン、またはコレクタは前記第１の電源に、ソースまたはエミッタは前記出力端子に接続されていることを特徴とする。
また、前記制御用素子が抵抗であることを特徴とする請求項２または３記載の出力トランジスタの電流制限回路。
また、前記制御用素子のドレイン・ゲート間がショートされたＭＯＳトランジスタ、またはコレクタ・ベース間がショートされたバイポーラトランジスタであることを特徴とする。
また、第１のトランジスタと第２のトランジスタがカレントミラー構成をとり、前記第２のトランジスタのドレインと出力端子の間には第４のトランジスタが接続され、この第４のトランジスタと前記保護用トランジスタをカレントミラー構成とし、前記第１のトランジスタのドレインと出力端子間には第３のトランジスタが接続され、この第３のトランジスタのゲートには前記制御用素子にかかる電圧が印加される、ことを特徴とする。
また、第１のトランジスタと第２のトランジスタがカレントミラー構成をとり、前記第２のトランジスタのドレインと出力端子の間には第４のトランジスタが接続され、この第４のトランジスタと前記保護用トランジスタはカレントミラー構成とし、前記第１のトランジスタのドレインと出力端子間には第３のトランジスタが接続され、この第３のトランジスタのゲートには前記制御用素子のドレインとソース間にかかる電圧が印加され、前記第３のトランジスタと前記制御用素子をカレントミラー構成とした、ことを特徴とする。 The current limiting circuit of the output transistor according to the present invention monitors the current flowing through the output transistor with the current detection transistor, makes it proportional to the monitored current, and sets the drain-source or collector-emitter voltage of the output transistor. The dependent current is used as the output current of the protection transistor through a current mirror circuit, and the output of the protection transistor is connected to the input terminal.
Further, the output transistor and the load are connected in series, and the gate or base of the output transistor is connected to the input terminal, the connection point of the output transistor and the load is connected to the output terminal, and the current detection transistor A gate or base and drain or collector are connected in common with the output transistor, a control element is connected between the source or emitter of the current detection transistor and the output terminal, and a voltage generated in the control element Alternatively, a current is allowed to flow through a protection transistor connected between the input terminal and the output terminal of the output transistor via the current mirror circuit.
The current mirror circuit is connected between a first power supply and an output terminal, the drain or collector of the output transistor is connected to the first power supply, and the source or emitter is connected to the output terminal. Features.
4. A current limiting circuit for an output transistor according to claim 2, wherein the control element is a resistor.
The control element may be a MOS transistor in which a drain and a gate are short-circuited or a bipolar transistor in which a collector and a base are short-circuited.
The first transistor and the second transistor have a current mirror configuration, and a fourth transistor is connected between the drain and the output terminal of the second transistor. The fourth transistor and the protection transistor And a third transistor is connected between the drain and the output terminal of the first transistor, and a voltage applied to the control element is applied to the gate of the third transistor. Features.
The first transistor and the second transistor have a current mirror configuration, and a fourth transistor is connected between the drain and the output terminal of the second transistor. The fourth transistor and the protection transistor Has a current mirror configuration, and a third transistor is connected between the drain and output terminal of the first transistor, and a voltage applied between the drain and source of the control element is applied to the gate of the third transistor. The third transistor and the control element have a current mirror configuration.

本発明によれば以下の効果がもたらされる。電流検出回路と保護トランジスタとの間にカレントミラー回路を挿入することにより、出力ＭＯＳトランジスタの熱破壊を防止した上で最大限の出力電流を得ることができる。   According to the present invention, the following effects are brought about. By inserting a current mirror circuit between the current detection circuit and the protection transistor, it is possible to obtain the maximum output current while preventing thermal breakdown of the output MOS transistor.

次に、本発明の第１の実施形態について図面を参照して詳細に説明する。図１および図２を参照すると、第１の電源１と第２の電源２との間に、出力ＭＯＳトランジスタ４と負荷８が直列接続されて、Ｎｃｈソースホロワ構成となっている。出力ＭＯＳトランジスタ４と負荷８の接続点は出力端子９が接続されている。出力ＭＯＳトランジスタ４は，そのゲート端子に入力される第１の制御信号３により、オンとオフに制御される。電流検出用ＭＯＳトランジスタ５は出力ＭＯＳトランジスタ４に対して一定比の大きさで作られ、これらのトランジスタの電流比により出力ＭＯＳトランジスタ４の電流をモニターしている。そのソース−出力端子９間には制御用抵抗素子７または図２に示す構成の場合はドレイン−ゲート間ショートされた制御用ＭＯＳトランジスタ１１が接続されている。ノードＡと出力端子９の間には保護用ＭＯＳトランジスタ６が接続されている。   Next, a first embodiment of the present invention will be described in detail with reference to the drawings. Referring to FIGS. 1 and 2, an output MOS transistor 4 and a load 8 are connected in series between a first power supply 1 and a second power supply 2 to form an Nch source follower configuration. An output terminal 9 is connected to a connection point between the output MOS transistor 4 and the load 8. The output MOS transistor 4 is controlled to be turned on and off by a first control signal 3 input to its gate terminal. The current detection MOS transistor 5 is made to have a constant ratio with respect to the output MOS transistor 4, and the current of the output MOS transistor 4 is monitored by the current ratio of these transistors. Between the source-output terminal 9 is connected a control resistance element 7 or, in the case of the configuration shown in FIG. 2, a control MOS transistor 11 short-circuited between drain and gate. A protection MOS transistor 6 is connected between the node A and the output terminal 9.

つぎに、多段カレントミラー１０の構成は、ＭＯＳトランジスタＰ２とＰ１がカレントミラー構成をとり、ＭＯＳトランジスタＰ２のドレイン−出力端子９間にはＭＯＳトランジスタＮ２が接続されている。ＭＯＳトランジスタＮ２と保護用ＭＯＳトランジスタ６はカレントミラー構成をとっている。ＭＯＳトランジスタＰ１のドレイン−出力端子９間にはＭＯＳトランジスタＮ１が接続され、ＭＯＳトランジスタＮ１のゲートには図１に示される制御用抵抗素子７、または図２に示される制御用ＭＯＳトランジスタ１１のドレイン−ソース間にかかる電圧が印加される。また、図２の制御用ＭＯＳトランジスタ１１の場合はカレントミラー構成になる。   Next, in the configuration of the multistage current mirror 10, the MOS transistors P2 and P1 have a current mirror configuration, and the MOS transistor N2 is connected between the drain and the output terminal 9 of the MOS transistor P2. The MOS transistor N2 and the protection MOS transistor 6 have a current mirror configuration. A MOS transistor N1 is connected between the drain of the MOS transistor P1 and the output terminal 9, and the gate of the MOS transistor N1 is connected to the control resistor element 7 shown in FIG. 1 or the drain of the control MOS transistor 11 shown in FIG. -A voltage is applied across the source. In the case of the control MOS transistor 11 shown in FIG.

本発明の部分についてのみ説明する。その他の動作については従来技術と同様である。従来回路構成と異なる点は、多段カレントミラー回路１０の追加である。   Only the part of the present invention will be described. Other operations are the same as in the prior art. The difference from the conventional circuit configuration is the addition of the multistage current mirror circuit 10.

多段カレントミラー回路１０について説明する。ＭＯＳトランジスタＮ１のゲートに電流検出回路である制御用抵抗素子７、または制御用ＭＯＳトランジスタ１１の出力信号を入力するよう構成し、ＭＯＳトランジスタＰ１とＭＯＳトランジスタＰ２でカレントミラー構成し、そのＭＯＳトランジスタＰ２電流をＭＯＳトランジスタＮ２と保護用ＭＯＳトランジスタ６でカレントミラー構成する。ここでＭＯＳトランジスタＰ１とＭＯＳトランジスタＰ２およびＭＯＳトランジスタＮ１とＭＯＳトランジスタＮ２は、チャネル長変調効果により、第１の電源１−出力端子９間、即ち出力ＭＯＳトランジスタ４のドレイン−ソース間電圧上昇に依存して流れる電流が増える。そのため保護用ＭＯＳトランジスタ６の電流も増え、出力ＭＯＳトランジスタ４のゲート電圧が下がり、出力ＭＯＳトランジスタ４の電流を低く制限して図４の波形ａに示すような特性を持たせることができる。   The multistage current mirror circuit 10 will be described. The MOS transistor N1 is configured to input the output signal of the control resistor element 7 or the control MOS transistor 11 which is a current detection circuit to the gate of the MOS transistor N1, and the MOS transistor P1 and the MOS transistor P2 form a current mirror, and the MOS transistor P2 A current mirror is constituted by the MOS transistor N2 and the protection MOS transistor 6. Here, the MOS transistor P1 and the MOS transistor P2 and the MOS transistor N1 and the MOS transistor N2 depend on the voltage increase between the first power source 1 and the output terminal 9, that is, the drain-source voltage of the output MOS transistor 4, due to the channel length modulation effect. Current flowing through it increases. Therefore, the current of the protective MOS transistor 6 also increases, the gate voltage of the output MOS transistor 4 decreases, and the current of the output MOS transistor 4 is limited to a low level so that the characteristic shown by the waveform a in FIG.

これは、電流検出用ＭＯＳトランジスタに流れるドレイン電流に対して、保護用ＭＯＳトランジスタに流れるドレイン電流が、カレントミラー回路を介することによって、出力ＭＯＳトランジスタのドレイン−ソース間電圧に依存して増幅されることを示している。また、カレントミラー回路は多段構成としなくとも同様の効果を得ることができる。   This is because the drain current flowing through the protection MOS transistor is amplified depending on the drain-source voltage of the output MOS transistor through the current mirror circuit, with respect to the drain current flowing through the current detection MOS transistor. It is shown that. The same effect can be obtained even if the current mirror circuit does not have a multi-stage configuration.

チャネル変調効果の波形は図５の波形ｄに示される。図５の波形ｃはＭＯＳトランジスタの理想的なＶＤ−ＩＤ特性であるが、実際にはチャネル変調効果により波形ｄのようにＶｄの増加に伴いＩｄが上昇していく。   The waveform of the channel modulation effect is shown in waveform d of FIG. A waveform c in FIG. 5 is an ideal VD-ID characteristic of the MOS transistor, but in reality, Id increases with an increase in Vd as in the waveform d due to the channel modulation effect.

図３のようにカレントミラーの段数を増やせば、第１の電源１−出力端子９間電圧依存性がより大きくなり、制限値がより低くなり図４の波形ｂに示すような特性となる。   If the number of stages of the current mirror is increased as shown in FIG. 3, the voltage dependency between the first power source 1 and the output terminal 9 becomes larger, the limit value becomes lower, and the characteristics shown in the waveform b of FIG. 4 are obtained.

また、以上の説明はＭＯＳトランジスタで回路を構成した場合について述べたが、バイポーラトランジスタで同様の回路を構成することも可能であり、またＭＯＳトランジスタと、バイポーラトランジスタを混在させる事も勿論可能である。   In the above description, the circuit is composed of MOS transistors. However, it is possible to construct a similar circuit using bipolar transistors. Of course, MOS transistors and bipolar transistors can be mixed. .

本発明の第１実施形態による電流制限回路の回路図。The circuit diagram of the current limiting circuit by a 1st embodiment of the present invention. 本発明の第２実施形態による電流制限回路の回路図。The circuit diagram of the current limiting circuit by 2nd Embodiment of this invention. 本発明の第３実施形態による電流制限回路の回路図。The circuit diagram of the current limiting circuit by 3rd Embodiment of this invention. 第１の電源−出力端子電圧に対する出力ＭＯＳトランジスタ電流特性図。The output MOS transistor current characteristic figure with respect to the 1st power supply-output terminal voltage. ＭＯＳトランジスタトランジスタのＶＤＳ−ＩＤ特性図。The VDS-ID characteristic view of a MOS transistor transistor. 第１の従来技術による電流制限回路の回路図。The circuit diagram of the current limiting circuit by the 1st prior art. 第２の従来技術による電流制限回路の回路図。The circuit diagram of the current limiting circuit by the 2nd prior art. 第１、第２の従来技術の電流制限回路の第１の電源−出力端子電圧に対する出力ＭＯＳトランジスタ電流特性図。The output MOS transistor current characteristic figure with respect to the 1st power supply-output terminal voltage of the current limiting circuit of the 1st, 2nd prior art. 従来技術の段階制限よる電流制限回路の電流制限値波形。Current limit value waveform of current limit circuit by stage limit of the prior art.

符号の説明Explanation of symbols

１，６１ 第１の電源
２，６２ 第２の電源
４，６４ 出力ＭＯＳトランジスタ
５，６５ 電流検出用ＭＯＳトランジスタ
６，６６ 保護用ＭＯＳトランジスタ
７，６７ 制御用抵抗素子
８，６８ 負荷
９，６９ 出力端子
１０ 多段カレントミラー
１１ 制御用ＭＯＳトランジスタ
Ｐ１，Ｐ２，Ｐ３，Ｐ４ ＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ３，Ｎ４ ＭＯＳトランジスタ
DESCRIPTION OF SYMBOLS 1,61 1st power supply 2,62 2nd power supply 4,64 Output MOS transistor 5,65 Current detection MOS transistor 6,66 Protection MOS transistor 7,67 Control resistance element 8,68 Load 9,69 Output Terminal 10 Multi-stage current mirror 11 Control MOS transistor P1, P2, P3, P4 MOS transistor N1, N2, N3, N4 MOS transistor

Claims (7)

出力トランジスタに流れる電流を電流検出用トランジスタでモニターし、このモニターされた電流に比例させ、且つ前記出力トランジスタのドレイン・ソース、またはコレクタ・エミッタ間電圧に依存させた電流をカレントミラー回路を介することによって保護用トランジスタの出力電流とし、この保護用トランジスタの出力を入力端子に接続したことを特徴とする出力トランジスタの電流制限回路。 The current flowing through the output transistor is monitored by the current detection transistor, and the current that is proportional to the monitored current and that depends on the drain-source or collector-emitter voltage of the output transistor is passed through the current mirror circuit. A current limiting circuit for an output transistor, characterized in that the output current of the protective transistor is set to be, and the output of the protective transistor is connected to an input terminal. 前記出力トランジスタと負荷を直列接続し、且つこの出力トランジスタのゲートまたはベースを入力端子に接続して、前記出力トランジスタと前記負荷の接続点を出力端子に接続し、前記電流検出用トランジスタのゲートまたはベースとドレイン、またはコレクタをそれぞれ前記出力トランジスタと共通に接続し、前記電流検出用トランジスタのソース、またはエミッタと前記出力端子の間に制御用素子を接続し、この制御素子に発生する電圧または電流を、前記カレントミラー回路を介して前記出力トランジスタの前記入力端子と前記出力端子の間に接続された前記保護用トランジスタに流したことを特徴とする請求項１記載の出力トランジスタの電流制限回路。 The output transistor and the load are connected in series, and the gate or base of the output transistor is connected to the input terminal, the connection point of the output transistor and the load is connected to the output terminal, and the gate of the current detection transistor or A base and a drain or a collector are connected in common to the output transistor, a control element is connected between the source or emitter of the current detection transistor and the output terminal, and a voltage or current generated in the control element 2. The current limiting circuit for an output transistor according to claim 1, wherein the current is passed through the protection transistor connected between the input terminal and the output terminal of the output transistor via the current mirror circuit. 前記制御用素子が抵抗であることを特徴とする請求項２に記載の出力トランジスタの電流制限回路。 3. The output transistor current limiting circuit according to claim 2, wherein the control element is a resistor. 前記制御用素子のドレイン・ゲート間がショートされたＭＯＳトランジスタ、またはコレクタ・ベース間がショートされたバイポーラトランジスタであることを特徴とする請求項２に記載の出力トランジスタの電流制限回路。 3. The output transistor current limiting circuit according to claim 2, wherein the control element is a MOS transistor in which a drain and a gate are short-circuited or a bipolar transistor in which a collector and a base are short-circuited. 前記カレントミラー回路は第１の電源と出力端子の間に接続されていることを特徴とする請求項１乃至４に記載の出力トランジスタの電流制限回路。 5. The current limiting circuit for an output transistor according to claim 1, wherein the current mirror circuit is connected between a first power source and an output terminal. 第１のトランジスタと第２のトランジスタがカレントミラー構成をとり、前記第２のトランジスタのドレインまたはコレクタと出力端子の間には第４のトランジスタが接続され、この第４のトランジスタと前記保護用トランジスタをカレントミラー構成とし、前記第１のトランジスタのドレインまたはコレクタと出力端子間には第３のトランジスタが接続され、この第３のトランジスタのゲートまたはベースには前記制御用素子にかかる電圧が印加される、ことを特徴とする請求項２、３、５に記載の出力トランジスタの電流制限回路。 The first transistor and the second transistor have a current mirror configuration, and a fourth transistor is connected between the drain or collector of the second transistor and the output terminal. The fourth transistor and the protection transistor Is a current mirror configuration, a third transistor is connected between the drain or collector of the first transistor and the output terminal, and a voltage applied to the control element is applied to the gate or base of the third transistor. 6. The output transistor current limiting circuit according to claim 2, 3, or 5. 第１のトランジスタと第２のトランジスタがカレントミラー構成をとり、前記第２のトランジスタのドレインまたはコレクタと出力端子の間には第４のトランジスタが接続され、この第４のトランジスタと前記保護用トランジスタをカレントミラー構成とし、前記第１のトランジスタのドレインまたはコレクタと出力端子間には第３のトランジスタが接続され、この第３のトランジスタのゲートまたはベースには前記制御用素子のドレインとソース間またはコレクタとエミッタ間にかかる電圧が印加され、前記第３のトランジスタと前記制御用素子をカレントミラー構成とした、ことを特徴とする請求項２、４、５に記載の出力トランジスタの電流制限回路。
The first transistor and the second transistor have a current mirror configuration, and a fourth transistor is connected between the drain or collector of the second transistor and the output terminal. The fourth transistor and the protection transistor Is a current mirror configuration, and a third transistor is connected between the drain or collector of the first transistor and the output terminal, and the gate or base of the third transistor is connected between the drain and source of the control element or 6. The output transistor current limiting circuit according to claim 2, wherein a voltage applied between a collector and an emitter is applied, and the third transistor and the control element have a current mirror configuration.
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