JP2005216939A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce the cost of a semiconductor device referred to as CSP. <P>SOLUTION: Wiring 8 is provided on the upper surface of a protective film 5 formed on a silicon substrate 1 through an insulating film 3. The wiring 8 is covered with an upper layer insulating film 9 except the connection pad part. On the upper surface of the upper layer insulating film 9, an upper layer connection pad 12 including an upper layer underlying metal layer 11 is provided while being connected with the connection pad part of the wiring 8 through an opening 10 provided in the upper layer insulating film 9. A solder ball 15 is provided on the upper layer connection pad 12 including the upper layer underlying metal layer 11. Since the solder ball 15 is not provided on a columnar electrode but provided on the upper layer connection pad 12, cost can be reduced as compared with a case having a columnar electrode. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

この発明は半導体装置に関する。   The present invention relates to a semiconductor device.

従来の半導体装置には、ＣＳＰ(chip size package)と呼ばれるもので、上面に複数の接続パッドを有する半導体基板上に絶縁膜を介して配線を前記接続パッドに接続させて設け、配線の接続パッド上に柱状電極を設け、配線を含む絶縁膜上に封止膜をその上面が柱状電極の上面と面一となるように設けたものがある（例えば、特許文献１参照）。   A conventional semiconductor device is called a CSP (chip size package), and a wiring is connected to the connection pad via an insulating film on a semiconductor substrate having a plurality of connection pads on the upper surface. In some cases, a columnar electrode is provided, and a sealing film is provided over an insulating film including wiring so that the upper surface thereof is flush with the upper surface of the columnar electrode (see, for example, Patent Document 1).

特開２０００−２２０５２号公報（図８）Japanese Patent Laid-Open No. 2000-22052 (FIG. 8)

ところで、上記従来の半導体装置では、柱状電極の高さが例えば１００μｍ程度と比較的高く、この比較的高い柱状電極を銅の電解メッキによって形成しているため、柱状電極の形成に時間がかかり、しかも電解メッキにより形成される柱状電極の高さにばらつきがあるため、封止膜を柱状電極の上面を覆うように形成した後に、封止膜および柱状電極の上面側を適宜に研磨して、柱状電極の高さを均一にするとともに、柱状電極の上面を含む封止膜の上面を平坦化しており、工程数が多く、コスト高になってしまうという問題があった。   By the way, in the above conventional semiconductor device, the height of the columnar electrode is relatively high, for example, about 100 μm, and since this relatively high columnar electrode is formed by electrolytic plating of copper, it takes time to form the columnar electrode, And since the height of the columnar electrode formed by electrolytic plating varies, after forming the sealing film so as to cover the upper surface of the columnar electrode, the upper surface side of the sealing film and the columnar electrode is appropriately polished, There is a problem that the height of the columnar electrode is made uniform and the upper surface of the sealing film including the upper surface of the columnar electrode is flattened, resulting in a large number of processes and high cost.

そこで、この発明は、コストを低減することができる半導体装置を提供することを目的とする。   In view of the above, an object of the present invention is to provide a semiconductor device capable of reducing the cost.

この発明は、上記目的を達成するため、従来の柱状電極の代わりに、上層接続パッドを設けたことを特徴とするものである。   In order to achieve the above object, the present invention is characterized in that an upper layer connection pad is provided in place of the conventional columnar electrode.

この発明によれば、従来の柱状電極の代わりに、上層接続パッドを設けているため、柱状電極を有する場合と比較して、コストを低減することができる。   According to this invention, since the upper layer connection pad is provided instead of the conventional columnar electrode, the cost can be reduced as compared with the case where the columnar electrode is provided.

（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置は、シリコン基板（半導体基板）１を備えている。シリコン基板１の上面には所定の機能の集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド２が集積回路に接続されて設けられている。接続パッド２の中央部を除くシリコン基板１の上面には酸化シリコン等からなる絶縁膜３が設けられ、接続パッド２の中央部は絶縁膜３に設けられた開口部４を介して露出されている。 (First embodiment)
FIG. 1 is a sectional view of a semiconductor device as a first embodiment of the present invention. This semiconductor device includes a silicon substrate (semiconductor substrate) 1. An integrated circuit (not shown) having a predetermined function is provided on the upper surface of the silicon substrate 1, and a plurality of connection pads 2 made of aluminum-based metal or the like are provided on the periphery of the upper surface so as to be connected to the integrated circuit. An insulating film 3 made of silicon oxide or the like is provided on the upper surface of the silicon substrate 1 excluding the central portion of the connection pad 2, and the central portion of the connection pad 2 is exposed through an opening 4 provided in the insulating film 3. Yes.

絶縁膜３の上面にはポリイミド系樹脂等からなる保護膜（絶縁膜）５が設けられている。この場合、絶縁膜３の開口部４に対応する部分における保護膜５には開口部６が設けられている。保護膜５の上面には銅等からなる下地金属層７が設けられている。下地金属層７の上面全体には銅からなる配線８が設けられている。下地金属層７を含む配線８の一端部は、両開口部４、６を介して接続パッド２に接続されている。   A protective film (insulating film) 5 made of polyimide resin or the like is provided on the upper surface of the insulating film 3. In this case, an opening 6 is provided in the protective film 5 at a portion corresponding to the opening 4 of the insulating film 3. A base metal layer 7 made of copper or the like is provided on the upper surface of the protective film 5. A wiring 8 made of copper is provided on the entire upper surface of the base metal layer 7. One end of the wiring 8 including the base metal layer 7 is connected to the connection pad 2 through both openings 4 and 6.

配線８を含む保護膜５の上面には上層絶縁膜９がその上面を平坦とされて設けられている。上層絶縁膜９は、ビルドアップ基板に用いられる、通常、ビルドアップ材と言われるもので、例えば、エポキシ系樹脂等の熱硬化性樹脂中にシリカフィラー等からなる補強材が混入されたものからなっている。   An upper insulating film 9 is provided on the upper surface of the protective film 5 including the wiring 8 so that the upper surface is flat. The upper insulating film 9 is used for a build-up substrate, and is usually referred to as a build-up material. For example, the upper insulating film 9 is obtained by mixing a reinforcing material made of silica filler or the like in a thermosetting resin such as an epoxy resin. It has become.

配線８の接続パッド部に対応する部分における上層絶縁膜９には平面円形状の開口部１０が設けられている。上層絶縁膜９の上面には銅等からなる平面円形状の上層下地金属層１１が設けられている。上層下地金属層１１の上面全体には銅からなる上層接続パッド１２が設けられている。上層下地金属層１１を含む上層接続パッド１２は、上層絶縁膜９の開口部１０を介して配線８の接続パッド部に接続されている。   A planar circular opening 10 is provided in the upper insulating film 9 in a portion corresponding to the connection pad portion of the wiring 8. A planar circular upper base metal layer 11 made of copper or the like is provided on the upper surface of the upper insulating film 9. An upper connection pad 12 made of copper is provided on the entire upper surface of the upper base metal layer 11. The upper connection pad 12 including the upper base metal layer 11 is connected to the connection pad portion of the wiring 8 through the opening 10 of the upper insulating film 9.

上層絶縁膜９の上面において上層接続パッド１２を除く部分にはソルダーレジスト等からなるオーバーコート膜１３が設けられている。上層接続パッド１２に対応する部分におけるオーバーコート膜１３には平面円形状の開口部１４が設けられている。この場合、開口部１４の直径は上層接続パッド１２の直径よりも大きくなっている。したがって、上層接続パッド１２はオーバーコート膜１３によって覆われていない。   An overcoat film 13 made of a solder resist or the like is provided on the upper surface of the upper insulating film 9 at a portion excluding the upper connecting pad 12. A planar circular opening 14 is provided in the overcoat film 13 in a portion corresponding to the upper layer connection pad 12. In this case, the diameter of the opening 14 is larger than the diameter of the upper layer connection pad 12. Therefore, the upper connection pad 12 is not covered with the overcoat film 13.

上層下地金属層１１を含む上層接続パッド１２上には半田ボール１５が設けられている。この場合、複数の半田ボール１５は、オーバーコート膜１３上に突出され、且つ、マトリクス状に配置されている。   Solder balls 15 are provided on the upper connection pads 12 including the upper base metal layer 11. In this case, the plurality of solder balls 15 protrude on the overcoat film 13 and are arranged in a matrix.

次に、この半導体装置の一部の寸法の一例について説明する。配線８の厚さは、後述する開口部１０形成工程に耐えうるようにするために、３〜５μｍと比較的厚くなっている。上層絶縁膜９の厚さは、応力緩和機能を十分に発揮しうるようにするために、２０〜４０μｍと比較的厚くなっている。上層接続パッド１２の厚さは、オーバーコート膜１３によって覆われておらず、上層絶縁膜９上に突出されたようになっているため、５μｍ以上で１５〜５０μｍ以下と比較的厚くなっている。   Next, an example of some dimensions of the semiconductor device will be described. The wiring 8 has a relatively large thickness of 3 to 5 [mu] m so that it can withstand an opening 10 forming step described later. The thickness of the upper insulating film 9 is relatively thick as 20 to 40 μm so that the stress relaxation function can be sufficiently exhibited. The thickness of the upper connection pad 12 is not covered with the overcoat film 13 and is projected on the upper insulating film 9, so that it is relatively thick at 5 μm or more and 15 to 50 μm or less. .

上層絶縁膜９の開口部１０の直径は上層接続パッド１２の直径の２／３以下となっている。これは、開口部１０が上層接続パッド１２の内側に位置することにより、上層接続パッド１２の外周部にかかる半田ボール１５からの応力が開口部１０内に設けられたビアに直接伝わらないようにして、同ビア下の配線８が応力により断線するのを防止するためである。この場合、上層絶縁膜９の開口部１０の中心は、上層接続パッド１２の中心と一致している必要はなく、ある程度ずれていてもよい。   The diameter of the opening 10 of the upper insulating film 9 is 2/3 or less of the diameter of the upper connecting pad 12. This is because the opening 10 is positioned inside the upper layer connection pad 12 so that the stress from the solder ball 15 applied to the outer periphery of the upper layer connection pad 12 is not directly transmitted to the via provided in the opening 10. This is to prevent the wiring 8 under the via from being disconnected due to stress. In this case, the center of the opening 10 of the upper insulating film 9 does not need to coincide with the center of the upper connection pad 12 and may be shifted to some extent.

そして、配線８の接続パッド部の直径は１００μｍ程度であり、上層絶縁膜９の開口部１０の直径は５０μｍ程度であり、上層接続パッド１２の直径は４００〜１５０μｍである。この場合、上記応力による配線８の断線を防止するには、上層絶縁膜９の開口部１０の直径は上層接続パッド１２の直径よりも５０μｍ以上小さいことが好ましい。   The diameter of the connection pad portion of the wiring 8 is about 100 μm, the diameter of the opening 10 of the upper insulating film 9 is about 50 μm, and the diameter of the upper connection pad 12 is 400 to 150 μm. In this case, in order to prevent the disconnection of the wiring 8 due to the stress, the diameter of the opening 10 of the upper insulating film 9 is preferably smaller than the diameter of the upper connecting pad 12 by 50 μm or more.

次に、この半導体装置の製造方法の一例について説明するに、まず、図２に示すように、ウエハ状態のシリコン基板（半導体基板）１上にアルミニウム系金属等からなる接続パッド２、酸化シリコン等からなる絶縁膜３およびポリイミド系樹脂等からなる保護膜５が設けられ、接続パッド２の中央部が絶縁膜３および保護膜５に形成された開口部４、６を介して露出されたものを用意する。   Next, an example of a method for manufacturing this semiconductor device will be described. First, as shown in FIG. 2, on a silicon substrate (semiconductor substrate) 1 in a wafer state, connection pads 2 made of aluminum-based metal, silicon oxide, etc. And a protective film 5 made of polyimide resin or the like, and the central portion of the connection pad 2 is exposed through the openings 4 and 6 formed in the insulating film 3 and the protective film 5. prepare.

上記において、ウエハ状態のシリコン基板１には、各半導体装置が形成される領域に所定の機能の集積回路が形成され、接続パッド２は、それぞれ、対応する領域に形成された集積回路に電気的に接続されている。なお、図２において、符号２１で示す領域は、ダイシングラインに対応する領域である。   In the above, on the silicon substrate 1 in the wafer state, an integrated circuit having a predetermined function is formed in a region where each semiconductor device is formed, and the connection pad 2 is electrically connected to the integrated circuit formed in the corresponding region. It is connected to the. In FIG. 2, an area indicated by reference numeral 21 is an area corresponding to a dicing line.

次に、図３に示すように、両開口部４、６を介して露出された接続パッド２の上面を含む保護膜５の上面全体に下地金属層７を形成する。この場合、下地金属層７は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。   Next, as shown in FIG. 3, a base metal layer 7 is formed on the entire upper surface of the protective film 5 including the upper surface of the connection pad 2 exposed through both openings 4 and 6. In this case, the base metal layer 7 may be only a copper layer formed by electroless plating, or may be only a copper layer formed by sputtering, and a thin film such as titanium formed by sputtering. A copper layer may be formed on the layer by sputtering.

次に、下地金属層７の上面にメッキレジスト膜２２をパターン形成する。この場合、配線８形成領域に対応する部分におけるメッキレジスト膜２２には開口部２３が形成されている。次に、下地金属層７をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜２２の開口部２３内の下地金属層７の上面に配線８を形成する。この場合、配線８の厚さは５μｍ程度とし、その接続パッド部の直径は１００μｍ程度とした。   Next, a plating resist film 22 is pattern-formed on the upper surface of the base metal layer 7. In this case, an opening 23 is formed in the plating resist film 22 in a portion corresponding to the wiring 8 formation region. Next, by performing copper electroplating using the base metal layer 7 as a plating current path, the wiring 8 is formed on the upper surface of the base metal layer 7 in the opening 23 of the plating resist film 22. In this case, the thickness of the wiring 8 was about 5 μm, and the diameter of the connection pad portion was about 100 μm.

次に、メッキレジスト膜２２を剥離し、次いで、配線８をマスクとして下地金属層７の不要な部分をエッチングして除去すると、図４に示すように、配線８下にのみ下地金属層７が残存される。   Next, the plating resist film 22 is peeled off, and then unnecessary portions of the base metal layer 7 are removed by etching using the wiring 8 as a mask, so that the base metal layer 7 is formed only under the wiring 8 as shown in FIG. Remain.

次に、図５に示すように、配線８を含む保護膜５の上面に上層絶縁膜形成用シート９ａを配置する。上層絶縁膜形成用シート９ａは、限定する意味ではないが、シート状のビルドアップ材が好ましく、このビルドアップ材としては、非感光性のエポキシ系樹脂等の熱硬化性樹脂中にシリカフィラーを混入させ、熱硬化性樹脂を半硬化状態にしたものがある。この場合、上層絶縁膜形成用シート９ａの厚さは４０μｍ程度とした。   Next, as shown in FIG. 5, an upper insulating film forming sheet 9 a is disposed on the upper surface of the protective film 5 including the wiring 8. The upper insulating film forming sheet 9a is not limited, but a sheet-like buildup material is preferable. As this buildup material, a silica filler is used in a thermosetting resin such as a non-photosensitive epoxy resin. There is a mixture in which a thermosetting resin is semi-cured. In this case, the thickness of the upper insulating film forming sheet 9a was about 40 μm.

なお、上層絶縁膜形成用シート９ａとして、ガラス繊維にエポキシ系樹脂等の熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となしたプリプレグ材、または、シリカフィラーが混入されない、半硬化状態の熱硬化性樹脂のみからなるシート状のものを用いるようにしてもよい。   As the upper insulating film forming sheet 9a, a prepreg material in which a glass fiber is impregnated with a thermosetting resin such as an epoxy resin and the thermosetting resin is in a semi-cured state, or a silica filler is used. You may make it use the sheet-like thing which consists only of a semi-hardened thermosetting resin which is not mixed.

次に、図６に示すように、一対の加熱加圧板２４、２５を用いて上下から上層絶縁膜形成用シート９ａを加熱加圧する。すると、配線８を含む保護膜５の上面に上層絶縁膜９が形成される。この場合、上層絶縁膜９の上面は、上側の加熱加圧板２４の下面によって押さえ付けられるため、平坦面となる。したがって、上層絶縁膜９の上面を平坦化するための研磨工程は不要である。   Next, as shown in FIG. 6, the upper insulating film forming sheet 9 a is heated and pressurized from above and below using a pair of heating and pressing plates 24 and 25. Then, the upper insulating film 9 is formed on the upper surface of the protective film 5 including the wiring 8. In this case, since the upper surface of the upper insulating film 9 is pressed by the lower surface of the upper heating / pressing plate 24, it becomes a flat surface. Therefore, a polishing step for flattening the upper surface of the upper insulating film 9 is not necessary.

次に、図７に示すように、紫外線レーザビームを照射するレーザ加工により、配線８の接続パッド部の上面中央部に対応する部分における上層絶縁膜９に開口部１０を形成する。この場合、開口部１０の直径は５０μｍ程度とした。次に、必要に応じて、開口部１０内等に発生したエポキシスミア等をデスミア処理により除去する。   Next, as shown in FIG. 7, an opening 10 is formed in the upper insulating film 9 in a portion corresponding to the center of the upper surface of the connection pad portion of the wiring 8 by laser processing with irradiation with an ultraviolet laser beam. In this case, the diameter of the opening 10 was about 50 μm. Next, the epoxy smear etc. which generate | occur | produced in the opening part 10 etc. are removed by a desmear process as needed.

次に、図８に示すように、開口部１０を介して露出された配線８の接続パッド部を含む上層絶縁膜９の上面全体に、銅の無電解メッキ等により、上層下地金属層１１を形成する。次に、上層下地金属層１１をメッキ電流路として銅の電解メッキを行なうことにより、上層下地金属層１１の上面全体に上層接続パッド形成用層１２ａを形成する。次に、上層接続パッド形成用層１２ａの上面の上層接続パッド形成領域にレジスト膜２４をパターン形成する。   Next, as shown in FIG. 8, the upper base metal layer 11 is formed on the entire upper surface of the upper insulating film 9 including the connection pad portion of the wiring 8 exposed through the opening 10 by electroless plating of copper or the like. Form. Next, by performing copper electroplating using the upper base metal layer 11 as a plating current path, the upper connection pad forming layer 12 a is formed on the entire upper surface of the upper base metal layer 11. Next, a resist film 24 is patterned in the upper connection pad forming region on the upper surface of the upper connection pad forming layer 12a.

次に、レジスト膜２４をマスクとして、上層接続パッド形成用層１２ａおよび上層下地金属層１１の不要な部分をエッチングして除去すると、図９に示すように、レジスト膜２４下に上層接続パッド１２および上層下地金属層１１が形成される。この場合、上層接続パッド１２の厚さは１５〜３０μｍとし、その直径は４００〜１５０μｍとした。次に、レジスト膜２４を剥離する。なお、上層接続パッド１２および上層下地金属層１１の形成方法は、図３および図４に示すような形成方法であってもよい。   Next, by using the resist film 24 as a mask, unnecessary portions of the upper layer connection pad forming layer 12a and the upper base metal layer 11 are removed by etching, and as shown in FIG. Then, the upper base metal layer 11 is formed. In this case, the upper layer connection pad 12 had a thickness of 15 to 30 μm and a diameter of 400 to 150 μm. Next, the resist film 24 is peeled off. The formation method of the upper connection pad 12 and the upper base metal layer 11 may be a formation method as shown in FIGS.

次に、図１０に示すように、スクリーン印刷法やスピンコーティング法等によるネガ型の液状レジストの塗布により、上層接続パッド１２を含む上層絶縁膜９の上面にソルダーレジスト膜１３ａを形成する。次に、上層接続パッド１２よりもやや大きい領域に対応するソルダーレジスト膜１３ａの上面に、インクジェットヘッド２５を用いた、カーボンブラックインク等の遮光性顔料インクの塗布により、遮光層２６を形成する。   Next, as shown in FIG. 10, a solder resist film 13 a is formed on the upper surface of the upper insulating film 9 including the upper connection pads 12 by applying a negative liquid resist by a screen printing method, a spin coating method, or the like. Next, the light shielding layer 26 is formed on the upper surface of the solder resist film 13 a corresponding to a region slightly larger than the upper layer connection pad 12 by applying a light shielding pigment ink such as carbon black ink using the inkjet head 25.

次に、上面側から紫外線を照射して露光を行なうと、遮光層２６下以外の領域におけるソルダーレジスト膜１３ａが硬化し、遮光層２６下のソルダーレジスト膜１３ａが未硬化状態のままとなる。次に、現像を行なうと、遮光層２６下の未硬化のソルダーレジスト膜１３ａがその上の遮光層２６と共に除去される。この結果、図１１に示すように、上層接続パッド１２よりもやや大きい領域に対応する部分に開口部１４を有するオーバーコート膜１３が形成される。なお、開口部１４を有するオーバーコート膜１３の形成方法は、通常のフォトリソグラフィ法による形成方法であってもよい。   Next, when exposure is performed by irradiating ultraviolet rays from the upper surface side, the solder resist film 13a in a region other than under the light shielding layer 26 is cured, and the solder resist film 13a under the light shielding layer 26 remains in an uncured state. Next, when development is performed, the uncured solder resist film 13a under the light shielding layer 26 is removed together with the light shielding layer 26 thereon. As a result, as shown in FIG. 11, an overcoat film 13 having an opening 14 in a portion corresponding to a region slightly larger than the upper connection pad 12 is formed. The overcoat film 13 having the opening 14 may be formed by a normal photolithography method.

次に、図１２に示すように、上層下地金属層１１を含む上層接続パッド１２上に半田ボール１５を形成する。次に、シリコン基板１の下面をダイシングテープ（図示せず）に貼り付け、図１３に示すように、ダイシングライン２１に沿って切断した後に、ダイシングテープから剥がすと、図１に示す半導体装置が複数個得られる。   Next, as shown in FIG. 12, solder balls 15 are formed on the upper connection pads 12 including the upper base metal layer 11. Next, when the lower surface of the silicon substrate 1 is attached to a dicing tape (not shown), cut along the dicing line 21 as shown in FIG. 13, and then peeled off from the dicing tape, the semiconductor device shown in FIG. Several are obtained.

このようにして得られた半導体装置では、上層接続パッド１２の厚さが厚くても３０μｍ（または５０μｍ）程度であるため、電解メッキによる上層接続パッド１２の形成を比較的短い時間で行なうことができ、また、上層接続パッド１２の厚さにばらつきが生じにくく、従来の柱状電極を有する場合と比較して、コストを低減することができる。また、上層接続パッド１２の中心と上層絶縁膜９の開口部１０の中心とが互いにある程度ずれても、別に支障はないため、高い加工精度が要求されず、これによってもコストを低減することができる。   In the semiconductor device thus obtained, even if the upper layer connection pad 12 is thick, it is about 30 μm (or 50 μm). Therefore, the upper layer connection pad 12 can be formed by electrolytic plating in a relatively short time. In addition, the thickness of the upper connection pad 12 is less likely to vary, and the cost can be reduced as compared with the case where the conventional columnar electrode is provided. Further, even if the center of the upper layer connection pad 12 and the center of the opening 10 of the upper layer insulating film 9 are deviated to some extent, there is no problem. Therefore, high processing accuracy is not required, and this can also reduce the cost. it can.

（第２実施形態）
図１４はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す場合と異なる点は、オーバーコート膜１３を有せず、且つ、上層絶縁膜を第１の上層絶縁膜９Ａと第２の上層絶縁膜９Ｂとの２層構造とした点である。この場合、第１の上層絶縁膜９Ａは、ポリイミド、ポリベンゾオキサゾール、ＢＴ樹脂等からなる高耐圧絶縁膜によって、ビルドアップ材からなる第２の上層絶縁膜９Ｂよりもある程度薄く形成されている。 (Second Embodiment)
FIG. 14 shows a sectional view of a semiconductor device as a second embodiment of the present invention. In this semiconductor device, the difference from the case shown in FIG. 1 is that there is no overcoat film 13 and the upper insulating film is a two-layer structure of a first upper insulating film 9A and a second upper insulating film 9B. This is the point. In this case, the first upper-layer insulating film 9A is formed to be somewhat thinner than the second upper-layer insulating film 9B made of a build-up material by a high-voltage insulating film made of polyimide, polybenzoxazole, BT resin, or the like.

次に、この半導体装置の製造方法の一例について簡単に説明する。まず、図４に示す工程後に、配線８を含む保護膜５の上面にポリイミド等からなる第１の上層絶縁膜９Ａをスクリーン印刷法等により形成する。次に、第１の上層絶縁膜９Ａの上面にビルドアップ材からなる第２の上層絶縁膜９Ｂを上記第１実施形態の場合と同様の方法により形成する。次に、上記レーザ加工により、第１、第２の上層絶縁膜９Ａ、９Ｂに開口部１０を形成する。以下の工程は、上記第１実施形態の場合と同様であるので、省略する。なお、上層絶縁膜は３層以上としてもよい。   Next, an example of a method for manufacturing this semiconductor device will be briefly described. First, after the step shown in FIG. 4, a first upper insulating film 9A made of polyimide or the like is formed on the upper surface of the protective film 5 including the wiring 8 by a screen printing method or the like. Next, a second upper insulating film 9B made of a build-up material is formed on the upper surface of the first upper insulating film 9A by the same method as in the first embodiment. Next, the opening 10 is formed in the first and second upper insulating films 9A and 9B by the laser processing. Since the following steps are the same as those in the first embodiment, a description thereof will be omitted. Note that the upper insulating film may have three or more layers.

（第３実施形態）
図１５はこの発明の第３実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す場合と大きく異なる点は、オーバーコート膜１３を有せず、且つ、上層絶縁膜をポリイミド系樹脂等からなる第１の上層絶縁膜９Ｃとビルドアップ材からなる第２の上層絶縁膜９Ｄとの２層構造とし、保護膜５上に前記配線８からなる第１の配線８、コンデンサ３１および渦巻形状の誘導素子３２を設け、第１の上層絶縁膜９Ｃ上に第２の配線３３を設けた点である。 (Third embodiment)
FIG. 15 is a sectional view of a semiconductor device as a third embodiment of the present invention. This semiconductor device differs greatly from the case shown in FIG. 1 in that it does not have an overcoat film 13 and the upper insulating film is made of a first upper insulating film 9C made of polyimide resin or the like and a build-up material. A two-layer structure with the second upper-layer insulating film 9D is provided, and the first wiring 8, which is the wiring 8, the capacitor 31, and the spiral-shaped inductive element 32 are provided on the protective film 5, and on the first upper-layer insulating film 9C. The second wiring 33 is provided.

すなわち、コンデンサ３１は、保護膜５の上面に設けられた下地金属層７の上面に設けられた下部金属層３４、誘電体層３５、上部金属層３６の３層構造となっている。この場合、コンデンサ３１は上部金属層３６およびその下に設けられた誘電体層３５、下部金属層３４の部分からなり、その他の部分における下部金属層３４および誘電体層３５は第１の配線８の１つに接続された配線部３７となっている。   That is, the capacitor 31 has a three-layer structure of a lower metal layer 34, a dielectric layer 35, and an upper metal layer 36 provided on the upper surface of the base metal layer 7 provided on the upper surface of the protective film 5. In this case, the capacitor 31 includes an upper metal layer 36 and portions of a dielectric layer 35 and a lower metal layer 34 provided below the upper metal layer 36, and the lower metal layer 34 and the dielectric layer 35 in the other portions are the first wiring 8. It is the wiring part 37 connected to one of these.

誘導素子３２は、保護膜５の上面に渦巻形状に設けられた下地金属層７とその上面に設けられた銅層３８とからなっている。誘導素子３２の外端部は第１の配線８の他の１つに接続されている。第２の配線３３は、その下に設けられた下地金属層３９と共に、第１の上層絶縁膜９Ｃに設けられた開口部１０Ｃを介して第１の配線８、コンデンサ３１の上部金属層３６および誘導素子３２の内端部に接続されている。上層下地金属層１１を含む上層接続パッド１２は、第２の上層絶縁膜９Ｄに設けられた開口部１０Ｄを介して第２の配線３３の接続パッド部に接続されている。   The induction element 32 includes a base metal layer 7 provided in a spiral shape on the upper surface of the protective film 5 and a copper layer 38 provided on the upper surface thereof. The outer end portion of the induction element 32 is connected to the other one of the first wirings 8. The second wiring 33, together with the underlying metal layer 39 provided thereunder, through the opening 10C provided in the first upper insulating film 9C, the first wiring 8, the upper metal layer 36 of the capacitor 31, and The inductive element 32 is connected to the inner end portion. The upper connection pad 12 including the upper base metal layer 11 is connected to the connection pad portion of the second wiring 33 through the opening 10D provided in the second upper insulating film 9D.

次に、この半導体装置の製造方法の一例について説明する。まず、図１６に示すように、開口部４、６を介して露出された接続パッド２の上面を含む保護膜５の上面全体に、銅の無電解メッキ等により、下地金属層７を形成する。次に、下地金属層７の上面にメッキレジスト膜４１をパターン形成する。この場合、第１の配線８形成領域および銅層３８形成領域に対応する部分におけるメッキレジスト膜４１には開口部４２が形成されている。次に、下地金属層７をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜４１の開口部４２内の下地金属層７の上面に第１の配線８および銅層３８を形成する。次に、メッキレジスト膜４１を剥離する。   Next, an example of a method for manufacturing this semiconductor device will be described. First, as shown in FIG. 16, a base metal layer 7 is formed on the entire upper surface of the protective film 5 including the upper surface of the connection pad 2 exposed through the openings 4 and 6 by electroless plating of copper or the like. . Next, a plating resist film 41 is pattern-formed on the upper surface of the base metal layer 7. In this case, an opening 42 is formed in the plating resist film 41 in portions corresponding to the first wiring 8 formation region and the copper layer 38 formation region. Next, the first wiring 8 and the copper layer 38 are formed on the upper surface of the base metal layer 7 in the opening 42 of the plating resist film 41 by performing electrolytic plating of copper using the base metal layer 7 as a plating current path. . Next, the plating resist film 41 is peeled off.

次に、図１７に示すように、スパッタ法等により、第１の配線８および銅層３８を含む下地金属層７の上面全体にアルミニウムやチタン等からなる下部金属層形成用層３４ａ、チタン酸バリウムストロンチウム系誘電体材料等からなる誘電体層形成用層３５ａおよびアルミニウムやチタン等からなる上部金属層形成用層３６ａを連続して形成する。次に、上部金属層形成用層３６ａをパターニングすることにより、図１８に示すように、上部金属層３６を形成する。   Next, as shown in FIG. 17, a lower metal layer forming layer 34a made of aluminum, titanium, or the like is formed on the entire upper surface of the base metal layer 7 including the first wiring 8 and the copper layer 38 by sputtering or the like. A dielectric layer forming layer 35a made of a barium strontium-based dielectric material or the like and an upper metal layer forming layer 36a made of aluminum, titanium, or the like are successively formed. Next, the upper metal layer forming layer 36a is patterned to form the upper metal layer 36 as shown in FIG.

次に、誘電体層形成用層３５ａおよび下部金属層形成用層３４ａをドライエッチングにより連続してパターニングすることにより、図１９に示すように、所定の１つの第１の配線８およびその近傍の下地金属層７の上面に下部金属層３４および誘電体層３５を形成する。次に、第１の配線８、誘電体層３５および銅層３８をマスクとして下地金属層７の不要な部分をエッチングして除去すると、図２０に示すように、第１の配線８、誘電体層３５および銅層３８下にのみ下地金属層７が残存される。   Next, by continuously patterning the dielectric layer forming layer 35a and the lower metal layer forming layer 34a by dry etching, as shown in FIG. 19, one predetermined first wiring 8 and the vicinity thereof A lower metal layer 34 and a dielectric layer 35 are formed on the upper surface of the base metal layer 7. Next, when unnecessary portions of the base metal layer 7 are removed by etching using the first wiring 8, the dielectric layer 35, and the copper layer 38 as a mask, the first wiring 8, the dielectric, as shown in FIG. The underlying metal layer 7 remains only under the layer 35 and the copper layer 38.

この場合、誘電体層３５を含む下部金属層３４からなる配線部３７および該配線部３７に接続された所定の１つの第１の配線８下には下地金属層７が連続して残存される。したがって、上部金属層３６およびその下の誘電体層３５、下部金属層３４からなるコンデンサ３１の下部金属層３４は、配線部３７の下部金属層３４のみならず、それらの下に残存された下地金属層７を介して所定の１つの第１の配線８に接続されるため、接続不良が発生しにくいようにすることができる。   In this case, the underlying metal layer 7 is continuously left under the wiring portion 37 including the lower metal layer 34 including the dielectric layer 35 and the predetermined first wiring 8 connected to the wiring portion 37. . Therefore, the lower metal layer 34 of the capacitor 31 composed of the upper metal layer 36 and the dielectric layer 35 and the lower metal layer 34 therefor is not only the lower metal layer 34 of the wiring portion 37 but also the underlying layer remaining below them. Since it is connected to one predetermined first wiring 8 via the metal layer 7, it is possible to make it difficult for connection failure to occur.

以下の工程は、図１５を参照して簡単に説明する。まず、第１の配線８等を含む保護膜５の上面にポリイミド等からなる第１の上層絶縁膜９Ａをスクリーン印刷法等により形成する。次に、通常のフォトリソグラフィ法により、第１の上層絶縁膜９Ａに開口部１０Ｄを形成する。次に、第１の上層絶縁膜９Ａの上面に下地金属層３９を含む第２の配線３３を形成する。以下の工程は、上記第１実施形態の場合と同様であるので、省略する。なお、第１の上層絶縁膜９Ｃの上面に誘導素子３２を設け、その内端部を第１の上層絶縁膜９Ｃの開口部１０Ｃを介して第１の配線８の接続パッド部に接続するようにしてもよい。   The following steps will be briefly described with reference to FIG. First, a first upper insulating film 9A made of polyimide or the like is formed on the upper surface of the protective film 5 including the first wiring 8 and the like by a screen printing method or the like. Next, an opening 10D is formed in the first upper insulating film 9A by a normal photolithography method. Next, the second wiring 33 including the base metal layer 39 is formed on the upper surface of the first upper insulating film 9A. Since the following steps are the same as those in the first embodiment, a description thereof will be omitted. The induction element 32 is provided on the upper surface of the first upper insulating film 9C, and the inner end thereof is connected to the connection pad portion of the first wiring 8 through the opening 10C of the first upper insulating film 9C. It may be.

（第４実施形態）
図２１はこの発明の第４実施形態としての半導体装置の断面図を示す。この半導体装置において、図１５に示す場合と異なる点は、コンデンサ３１および誘導素子３２には大きな電流が流れないので、第１の上層絶縁膜９Ｃの上面に下地金属層３９のみからなる第２の配線を設け、上層下地金属層１１を含む上層接続パッド１２を第１、第２の上層絶縁膜９Ｃ、９Ｄの開口部１０Ｃ、１０Ｄを介して第１の配線８の接続パッド部に接続した点である。この場合、第１、第２の上層絶縁膜９Ｃ、９Ｄの開口部１０Ｃ、１０Ｄは、第２の上層絶縁膜９Ｄを形成した後に、同時に形成する。 (Fourth embodiment)
FIG. 21 is a sectional view of a semiconductor device as a fourth embodiment of the present invention. In this semiconductor device, the difference from the case shown in FIG. 15 is that a large current does not flow through the capacitor 31 and the inductive element 32. A point where wiring is provided and the upper layer connection pad 12 including the upper base metal layer 11 is connected to the connection pad portion of the first wiring 8 through the openings 10C and 10D of the first and second upper insulating films 9C and 9D. It is. In this case, the openings 10C and 10D of the first and second upper insulating films 9C and 9D are formed at the same time after the second upper insulating film 9D is formed.

この発明の第１実施形態としての半導体装置の断面図。1 is a cross-sectional view of a semiconductor device as a first embodiment of the present invention. 図１に示す半導体装置の製造に際し、当初用意したものの断面図。Sectional drawing of what was initially prepared in the case of manufacture of the semiconductor device shown in FIG. 図２に続く工程の断面図。Sectional drawing of the process following FIG. 図３に続く工程の断面図。Sectional drawing of the process following FIG. 図４に続く工程の断面図。Sectional drawing of the process following FIG. 図５に続く工程の断面図。Sectional drawing of the process following FIG. 図６に続く工程の断面図。Sectional drawing of the process following FIG. 図７に続く工程の断面図。Sectional drawing of the process following FIG. 図８に続く工程の断面図。FIG. 9 is a cross-sectional view of the process following FIG. 8. 図９に続く工程の断面図。Sectional drawing of the process following FIG. 図１０に続く工程の断面図。Sectional drawing of the process following FIG. 図１１に続く工程の断面図。Sectional drawing of the process following FIG. 図１２に続く工程の断面図。Sectional drawing of the process following FIG. この発明の第２実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 2nd Embodiment of this invention. この発明の第３実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 3rd Embodiment of this invention. 図１５に示す半導体装置の製造に際し、所定の工程の断面図。FIG. 16 is a cross-sectional view of a predetermined process when the semiconductor device shown in FIG. 15 is manufactured. 図１６に続く工程の断面図。FIG. 17 is a cross-sectional view of the process following FIG. 16. 図１７に続く工程の断面図。FIG. 18 is a cross-sectional view of the process following FIG. 17. 図１８に続く工程の断面図。FIG. 19 is a cross-sectional view of the process following FIG. 18. 図１９に続く工程の断面図。FIG. 20 is a cross-sectional view of the process following FIG. 19. この発明の第４実施形態としての半導体装置の断面図。Sectional drawing of the semiconductor device as 4th Embodiment of this invention.

符号の説明Explanation of symbols

１ シリコン基板
２ 接続パッド
３ 絶縁膜
４ 開口部
５ 保護膜
６ 開口部
７ 下地金属層
８ 配線
９ 上層絶縁膜
１０ 開口部
１１ 上層下地金属層
１２ 上層接続パッド
１３ オーバーコート膜
１４ 開口部
１５ 半田ボール DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Connection pad 3 Insulating film 4 Opening part 5 Protective film 6 Opening part 7 Base metal layer 8 Wiring 9 Upper layer insulating film 10 Opening part 11 Upper layer base metal layer 12 Upper layer connection pad 13 Overcoat film 14 Opening part 15 Solder ball

Claims (17)

上面に接続パッドが設けられた半導体基板と、前記半導体基板上に設けられ、且つ、前記接続パッドに対応する部分に開口部を有する絶縁膜と、前記絶縁膜上に設けられ、且つ、前記絶縁膜の開口部を介して前記接続パッドに接続された配線と、前記配線を含む前記絶縁膜上に設けられ、且つ、前記配線の接続パッド部に対応する部分に開口部を有する上層絶縁膜と、前記上層絶縁膜の開口部内における前記配線の接続パッド部上およびその近傍の前記上層絶縁膜上に設けられた上層接続パッドとを備えていることを特徴とする半導体装置。   A semiconductor substrate provided with a connection pad on the upper surface, an insulating film provided on the semiconductor substrate and having an opening in a portion corresponding to the connection pad, provided on the insulating film, and the insulating film A wiring connected to the connection pad through the opening of the film; and an upper insulating film provided on the insulating film including the wiring and having an opening in a portion corresponding to the connection pad of the wiring; A semiconductor device comprising: an upper-layer connection pad provided on the connection pad portion of the wiring in the opening of the upper-layer insulation film and on the upper-layer insulation film in the vicinity thereof. 請求項１に記載の発明において、前記上層絶縁膜の厚さは２０〜４０μｍであることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the upper insulating film has a thickness of 20 to 40 [mu] m. 請求項１に記載の発明において、前記配線の厚さは３〜５μｍであることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the wiring has a thickness of 3 to 5 [mu] m. 請求項１に記載の発明において、前記上層接続パッドの厚さは５μｍ以上で１５〜５０μｍ以下であることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein a thickness of the upper layer connection pad is 5 μm or more and 15 to 50 μm or less. 請求項１に記載の発明において、前記上層絶縁膜の開口部の直径は前記上層接続パッドの直径の２／３以下であることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the diameter of the opening of the upper insulating film is 2/3 or less of the diameter of the upper connecting pad. 請求項１に記載の発明において、前記上層絶縁膜の開口部の直径は前記上層接続パッドの直径よりも５０μｍ以上小さいことを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the diameter of the opening of the upper insulating film is 50 μm or more smaller than the diameter of the upper connecting pad. 請求項６に記載の発明において、前記上層絶縁膜の開口部の直径は５０μｍ程度であり、前記上層接続パッドの直径は４００〜１５０μｍであることを特徴とする半導体装置。   7. The semiconductor device according to claim 6, wherein the upper insulating film has an opening having a diameter of about 50 [mu] m and the upper connection pad has a diameter of 400 to 150 [mu] m. 請求項７に記載の発明において、前記配線の接続パッド部の直径は１００μｍ程度であることを特徴とする半導体装置。   8. The semiconductor device according to claim 7, wherein the connection pad portion of the wiring has a diameter of about 100 μm. 請求項１に記載の発明において、前記上層接続パッドの中心と前記上層絶縁膜の開口部の中心とは互いにずれていることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the center of the upper connection pad and the center of the opening of the upper insulating film are shifted from each other. 請求項１に記載の発明において、前記上層絶縁膜は２層以上であることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the upper insulating film has two or more layers. 請求項１に記載の発明において、前記上層接続パッド上に半田ボールが設けられていることを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein solder balls are provided on the upper layer connection pads. 請求項１または１１に記載の発明において、前記上層絶縁膜上において前記上層接続パッドを除く部分にオーバーコート膜が設けられていることを特徴とする半導体装置。   12. The semiconductor device according to claim 1, wherein an overcoat film is provided on a portion of the upper insulating film excluding the upper connection pad. 請求項１に記載の発明において、前記上層絶縁膜は第１および第２の上層絶縁膜からなり、前記絶縁膜上に前記配線からなる第１の配線および下部金属層、誘電体層、上部金属層からなる３層構造のコンデンサが設けられ、且つ、前記コンデンサの下部金属層が前記第１の配線の１つに接続され、前記第１の上層絶縁膜上に第２の配線が前記第１の配線および前記コンデンサの上部金属層に接続されて設けられていることを特徴とする半導体装置。   2. The invention according to claim 1, wherein the upper insulating film is composed of first and second upper insulating films, and the first wiring and the lower metal layer, the dielectric layer, and the upper metal made of the wiring are formed on the insulating film. A capacitor having a three-layer structure is provided, a lower metal layer of the capacitor is connected to one of the first wirings, and a second wiring is formed on the first upper insulating film. A semiconductor device, wherein the semiconductor device is connected to the upper metal layer of the capacitor and the upper metal layer of the capacitor. 請求項１３に記載の発明において、前記第２の配線は下地金属層のみからなることを特徴とする半導体装置。   14. The semiconductor device according to claim 13, wherein the second wiring includes only a base metal layer. 請求項１３または１４に記載の発明において、前記コンデンサの下部金属層および該下部金属層に接続された前記第１の配線下に下地金属層が連続して設けられていることを特徴とする半導体装置。   15. The semiconductor according to claim 13, wherein a base metal layer is continuously provided under the lower metal layer of the capacitor and the first wiring connected to the lower metal layer. apparatus. 請求項１に記載の発明において、前記上層絶縁膜は第１および第２の上層絶縁膜からなり、前記絶縁膜上に前記配線からなる第１の配線が設けられ、前記第１の上層絶縁膜上に第２の配線が設けられ、前記第１の上層絶縁膜上または前記第２の上層絶縁膜上に２つの端部を有する渦巻形状の誘導素子が一端部を前記第１の配線の１つに接続され且つ他端部を前記第２の配線の１つに接続されて設けられていることを特徴とする半導体装置。   2. The first insulating film according to claim 1, wherein the upper insulating film includes first and second upper insulating films, the first wiring including the wiring is provided on the insulating film, and the first upper insulating film. A spiral-shaped inductive element having two ends on the first upper-layer insulating film or the second upper-layer insulating film is provided on one end of the first wiring. And a second end of the semiconductor device is connected to one of the second wirings. 請求項１に記載の発明において、前記上層絶縁膜は第１および第２の上層絶縁膜からなり、前記絶縁膜上に前記配線からなる第１の配線および２つの端部を有する渦巻形状の誘導素子が設けられ、且つ、前記誘導素子の外端部が前記第１の配線の１つに接続され、前記第２の上層絶縁膜上に下地金属層のみからなる第２の配線が前記第１の配線の他の１つおよび前記誘導素子の内端部に接続されて設けられていることを特徴とする半導体装置。
2. The spiral insulating induction according to claim 1, wherein the upper insulating film includes first and second upper insulating films, and the first wiring and the two ends are formed on the insulating film. An element is provided, an outer end portion of the inductive element is connected to one of the first wirings, and a second wiring including only a base metal layer is formed on the second upper insulating film. A semiconductor device, wherein the semiconductor device is provided connected to the other end of the wiring and an inner end of the inductive element.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009038203A (en) * 2007-08-01 2009-02-19 Fujikura Ltd Semiconductor device
JP2009289863A (en) * 2008-05-28 2009-12-10 Casio Comput Co Ltd Method of manufacturing semiconductor device
JP2011108960A (en) * 2009-11-20 2011-06-02 Kyocera Corp Wiring board, probe card, and electronic device
US11355467B2 (en) 2020-01-15 2022-06-07 Samsung Electronics Co., Ltd. Semiconductor devices including thick pad
WO2022163598A1 (en) * 2021-01-29 2022-08-04 京セラ株式会社 Electronic element mounting board

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009038203A (en) * 2007-08-01 2009-02-19 Fujikura Ltd Semiconductor device
JP2009289863A (en) * 2008-05-28 2009-12-10 Casio Comput Co Ltd Method of manufacturing semiconductor device
JP2011108960A (en) * 2009-11-20 2011-06-02 Kyocera Corp Wiring board, probe card, and electronic device
US11355467B2 (en) 2020-01-15 2022-06-07 Samsung Electronics Co., Ltd. Semiconductor devices including thick pad
US11652076B2 (en) 2020-01-15 2023-05-16 Samsung Electronics Co., Ltd. Semiconductor devices including thick pad
WO2022163598A1 (en) * 2021-01-29 2022-08-04 京セラ株式会社 Electronic element mounting board

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