JP2005208797A5 - - Google Patents

Claims (4)

1. 回路情報に基づいて、各々の回路セルがエレクトロマイグレーション制約を満足しているかどうかの判定を行うステップと、
   前記エレクトロマイグレーション制約を満足していないと判定した各々の回路セルについて、前記回路情報に基づいて、前記エレクトロマイグレーション制約を満足する出力負荷の上限値を算出するステップと、
   前記エレクトロマイグレーション制約を満足していないと判定した各々の回路セルについて、回路制約を満足する範囲で、かつ前記エレクトロマイグレーション制約を満足していないと判定した回路セルの出力負荷が、当該エレクトロマイグレーション制約を満足する出力負荷の上限値以下となるように、前記回路情報に基づいて、前記エレクトロマイグレーション制約を満足していないと判定した回路セルとその後段の少なくとも１つの回路セルを含めて再論理合成を行うステップとを含むことを特徴とする半導体集積回路の設計方法。
2. 前記エレクトロマイグレーション制約を満足していないと判定した回路セルと、次段のフリップフロップを含む該次段のフリップフロップまでのすべての回路セルを含めて、もしくは、次段のフリップフロップが存在しない場合には出力端子までのすべての回路セルを含めて、前記再論理合成を行うことを特徴とする請求項１記載の半導体集積回路の設計方法。
3. 回路情報に基づいて、各々の回路セルがエレクトロマイグレーション制約を満足しているかどうかの判定を行うステップと、
   前記エレクトロマイグレーション制約を満足していないと判定した各々の回路セルについて、前記回路情報に基づいて、前記エレクトロマイグレーション制約を満足する信号の入力遷移時間の下限値を算出するステップと、
   前記エレクトロマイグレーション制約を満足していないと判定した各々の回路セルについて、回路制約を満足する範囲で、かつ前記エレクトロマイグレーション制約を満足していないと判定した回路セルの信号の入力遷移時間が、当該エレクトロマイグレーション制約を満足する信号の入力遷移時間の下限値以上となるように、前記回路情報に基づいて、前記エレクトロマイグレーション制約を満足していないと判定した回路セルとその前段の少なくとも１つの回路セルを含めて再論理合成を行うステップとを含むことを特徴とする半導体集積回路の設計方法。
4. 前記エレクトロマイグレーション制約を満足していないと判定した回路セルと、前段のフリップフロップを含む該前段のフリップフロップまでのすべての回路セルを含めて、もしくは、前段のフリップフロップが存在しない場合には入力端子までの全ての回路セルを含めて、前記再論理合成を行うことを特徴とする請求項３記載の半導体集積回路の設計方法。