JP2005203521A - 電子デバイス及びその中間製品 - Google Patents

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Abstract

【課題】 実装面積を縮小することが出来る電子デバイスを提供する。
【解決手段】 本発明に係る電子デバイスは、回路基板上に表面実装されるべき基体１を具え、該基体１の表面及び／又は内部には、１或いは複数の電子部品要素が搭載されると共に、基体１の端部には、前記１或いは複数の電子部品要素を前記回路基板に接続するための外部電極２が、基体裏面19に対して垂直な柱状に形成されて基体裏面19に露出している。又、基体１の端部には、基体の側面10及び裏面19と交差する斜面11が形成され、該斜面11に前記外部電極２の表面が露出している。
【選択図】 図１

Description

本発明は、回路基板上に表面実装されるべき基体を具えた電子デバイス、並びにその中間製品である基体基板の構造に関するものである。
例えば携帯電話機においては、１本のアンテナを受信系と送信系で共用するためにアンテナ共用器が装備されており、該アンテナ共用器は一般に図９に示す如き積層型複合デバイスによって構成されている。
該積層型複合デバイスにおいては、図１０に示す如く複数のセラミック層(61)を積層して積層型の基体(６)が構成されており、最上層のセラミック層(61)の表面には複数のチップ部品(７)が投搭載されると共に、中間層のセラミック層(61)の表面にはインダクターパターンやコンデンサパターン等の回路素子が形成され、これらの回路素子と複数のチップ部品(７)とが互いに接続されて、アンテナ共用回路が構成されている。
又、該積層型複合デバイスにおいては、基体(６)を回路基板上に表面実装するために、図９の如く基体(６)の側面(60)に、基体(６)に対して垂直の柱状を呈する複数の外部電極(20)が配列され、該電極(20)は基体(６)の裏面に露出している。
上述の積層型複合デバイスを回路基板上に表面実装した場合、図７(ａ)に示す如く、基体(６)の側面(60)には、外部電極(20)を覆って半田フィレット(30)が形成され、該半田フィレット(30)によって、基体(６)が回路基板(図示省略)に対して機械的に連結されると共に、電極(20)が回路基板に対して電気的に接続されることになる(特許文献１参照)。
特許第２９７６０４９号公報［H01G4/12］ 特開２００２−３５３０７１号公報［H01G4/40］
ところで、積層型複合デバイス等の電子デバイスにおいては益々小型化の要求が厳しくなっており、これに伴って、回路基板上における実装面積の縮小が重要な課題となっている。
しかしながら、図７(ａ)に示す如く積層型複合デバイスを回路基板上に表面実装した場合、半田フィレット(30)が基体(６)の側面(60)から外側へ大きく突出することになるため、その分だけ実装面積Ａが拡大する問題があった。
そこで本発明の目的は、従来よりも実装面積を縮小することが出来る電子デバイス及びその中間製品を提供することである。
本発明に係る電子デバイスは、回路基板(９)上に表面実装されるべき基体(１)を具え、該基体(１)には、その表面及び／又は内部に１或いは複数の電子部品要素が搭載されると共に、前記１或いは複数の電子部品要素を前記回路基板に接続するための外部電極(２)が、基体裏面(19)に対して垂直な柱状に形成されて基体裏面(19)に露出している。又、基体(１)の端部には、基体(１)の側面(10)及び裏面(19)と交差する斜面(11)が形成され、該斜面(11)と裏面(19)に跨って前記外部電極(２)が露出している。
具体的構成において、前記斜面(11)は、平面、多角面、曲面、若しくはこれらの面の組み合わせから形成されている。
前記基体(１)は、複数のセラミック層を積層してなる積層セラミック基板によって形成され、或いは、合成樹脂若しくはセラミックからなる単層の基板によって形成されている。
上記本発明の電子デバイスを回路基板上に表面実装した場合、基体(１)の裏面(19)が回路基板(９)の表面に対向し、該裏面(19)に露出する外部電極(２)の端面が回路基板(９)上のパッドに半田接合される。又、基体(１)の斜面(11)に露出する外部電極(２)の表面に沿って半田が付着し、基体(１)の斜面(11)と回路基板(９)上のパッドに跨る半田フィレット(３)が形成される。ここで、該半田フィレット(３)は、基体(１)の斜面(11)と回路基板(９)の間に挟まれた楔状空間に全体若しくは略全体が収容されることになり、基体(１)の側面(10)から外側へ大きく突出することはない。
又、本発明に係る電子デバイスの中間製品は、回路基板(９)上に表面実装されるべき基体(１)に１或いは複数の電子部品要素が搭載されると共に、該電子部品要素を前記回路基板に接続するための複数の外部電極(２)を具えた電子デバイスの中間製品であって、前記基体(１)となる基体単位部(17)が同一平面上に繰り返し形成された基体基板(15)を具えている。該基体基板(15)には、基体単位部(17)間の境界位置若しくは境界位置の近傍に、前記外部電極(２)となる複数の導体充填部(21)がそれぞれ基体基板(15)の裏面(19)に対して垂直な柱状に形成されて該裏面(19)に露出すると共に、該裏面(19)には、基体単位部(17)間の境界線に沿って、前記導体充填部(21)の一部を切除する断面Ｖ字状若しくはＵ字状の溝(16)が凹設され、該溝(16)の内面に導体充填部(21)の表面が露出している。
上記本発明の電子デバイスの中間製品においては、基体基板(15)を溝(16)の最も深い位置に沿って、基体単位部(17)ごとに切断することによって、複数の基体(１)が同時に得られる。例えば基体基板(15)の基体単位部(17)間の境界線上に複数の導体充填部(21)が形成されている場合には、導体充填部(21)が２分割されて、基体裏面(19)に対して垂直な柱状の外部電極(２)が形成されることとなり、該外部電極(２)は基体裏面(19)に露出している。又、各基体(１)の端部には、前記溝(16)の内面によって、基体の側面及び裏面と交差する斜面(11)が形成され、該斜面(11)に外部電極(２)の表面が露出している。
この様にして得られた基体(１)には、予め１或いは複数の電子部品要素が内蔵されており、或いは切断によって得られた基体(１)の表面に１或いは複数の電子部品要素が搭載されて、上記本発明の電子デバイスが完成する。
該電子デバイスは上述の如く回路基板上に表面実装される。この結果、基体(１)の斜面(11)に露出する外部電極(２)の表面に沿って半田が付着し、基体(１)の斜面(11)と回路基板(９)上のパッドに跨る半田フィレット(３)が形成される。ここで、該半田フィレット(３)は、基体(１)の斜面(11)と回路基板(９)の間に挟まれた楔状空間に全体若しくは略全体が収容されることになり、基体(１)の側面(10)から外側へ大きく突出することはない。
本発明に係る電子デバイス及びその中間製品によれば、電子デバイスが回路基板上に表面実装された状態で、半田フィレット(３)が基体(１)の側面(10)から外側へ大きく突出することはないので、従来よりも実装面積を縮小することが出来る。
以下、本発明の実施形態につき、図面に沿って具体的に説明する。
本発明に係る電子デバイスは、図１に示す如く、基体(１)の表面に複数のチップ部品(７)を搭載して構成され、基体(１)の両端部にはそれぞれ、複数の外部電極(２)が配備されている。又、基体(１)の両端部にはそれぞれ、側面(10)と裏面(19)に交差する斜面(11)が形成され、該斜面(11)には、外部電極(２)の表面が露出しており(図５(ｃ)参照)、回路基板上に表面実装された状態では、図１の如く斜面(11)に露出する外部電極(２)の表面を覆って、半田フィレット(３)が形成されている。
尚、基体(１)は、複数のセラミック層を積層してなる積層セラミック基板によって形成され、或いは、ガラスエポキシ基板の如く合成樹脂若しくはセラミックからなる単層の基板によって形成されている。
基体側面(10)の斜面(11)は、図２(ａ)に示す如く平面によって形成されているが、図２(ｂ)に示す如く凹曲面によって形成し、若しくは図２(ｃ)に示す如く多角面によって形成することも可能である。更には、平面と曲面の組み合わせによって形成することも可能である。
図２(ａ)(ｂ)(ｃ)の何れの場合においても、半田フィレット(３)は、基体(１)の斜面(11)と回路基板(９)の表面との間に挟まれた楔状空間に、略全体が収容されており、基体(１)の側面(10)から外側への突出量は零若しくは極く僅かである。
図５(ａ)(ｂ)(ｃ)は、基体(１)の製造工程を表わしている。尚、実際の製造工程は多数の基体(１)を同時に製造するものであるが、図５(ａ)(ｂ)(ｃ)においては、図示の便宜上、片方の側面(10)にのみ外部電極(２)を具えた基体(１)を同時に２つ製造する場合の工程に、簡略化して描いている。
図５(ａ)の如く、例えばセラミック層を積層してなる基体基板(15)を作製する。該基体基板(15)には、外部電極(２)となる導体充填部(21)が四角柱状に形成されて、基体基板(15)を貫通しており、複数の導体充填部(21)が一列に並んでいる。
尚、基体基板(15)が複数のセラミック層を積層して形成されている場合、各セラミック層の表面には予めインダクターパターン等の電子回路要素(図示省略)が形成され、これらの電子回路要素がビアホール等(図示省略)によって互いに接続されている。
次に、図５(ｂ)の如く、刃先の断面形状がＶ字状のブレード(４)を用いて、基体基板(15)の裏面(19)に対し、複数の導体充填部(21)の配列線に沿う溝加工を施し、Ｖ字状溝(16)を形成する。Ｖ字状溝(16)の深さは約３００μｍ、開口幅は約２００μｍである。
その後、基体基板(15)をＶ字状溝(16)の最も深い位置で切断することによって、図５(ｃ)に示す如く、側面(10)に複数の外部電極(２)が配備された基体(１)が得られる。該基体(１)において、側面(10)には、Ｖ字状溝(16)の内面によって斜面(11)が形成され、該斜面(11)には、導体充填部(21)が２分割されて形成された外部電極(２)の表面が露出している。
実際の製造工程では、図６に示す如く１つの基体となる基体単位部(17)が同一平面上に繰り返し形成された基体基板(15)が作製される。該基体基板(15)には、基体単位部(17)間の境界位置に、外部電極となる複数の導体充填部(21)がそれぞれ基体基板(15)の裏面(19)に対して垂直な柱状に形成されて、該裏面(19)に露出している。又、基体基板(15)の裏面(19)には、複数の導体充填部(21)の配列線に沿って伸びるＶ字状溝(16)と、これと直交する方向に伸びるスリット溝(18)とが凹設され、Ｖ字状溝(16)の内面には導体充填部(21)の表面が露出している。
上記基体基板(15)の表面に、基体単位部(17)ごとに複数のチップ部品(７)を搭載した後、該基体基板(15)をＶ字状溝(16)とスリット溝(18)に沿って切断して、基体単位部(17)ごとに切り離すことにより、図１に示す基体(１)を具えた電子デバイスが同時に複数個得られることになる。
この様にして得られた電子デバイスを、回路基板上のパッドが形成された所定の位置に載置し、リフロー工程によって半田付けを行なう。この過程で、基板上の溶融半田は、基体(１)の斜面(11)から露出する外部電極(２)の表面に付着し、図７(ｂ)の如く裾拡がりの半田フィレット(３)が形成される。ここで、基体(１)の斜面(11)から露出する外部電極(２)の表面は、回路基板上のパッドと対向する電極端面から連続して、基体(１)の斜面(11)と同じ傾斜で伸びているので、溶融半田は電極表面に広い範囲に亘って付着し、強固な半田フィレット(３)が形成されることになる。
該半田フィレット(３)は、基体(１)の斜面(11)と回路基板(９)の表面との間に形成された楔状空間に略全体が収容されている。
図３は、本発明に係る他の電子デバイスを表わしており、複数のセラミック層(12)を積層してなる基体(１)の表面にキャビティ(13)が凹設され、該キャビティ(13)の底面にチップ部品(71)(71)が搭載され、ワイヤーボンディング(70)が施されている。又、中間のセラミック層(12)には、インダクダーパターンやコンデンサパターン等の回路素子要素が形成されている。
基体(１)の両端部にはそれぞれ、基体(１)の側面(10)と裏面(19)に交差する斜面(11)が形成され、該斜面(11)と回路基板(９)の表面との間に形成された楔状空間に、半田フィレット(３)の略全体が収容されている。
図４は、本発明に係る更に他の電子デバイスを表わしており、セラミック若しくは合成樹脂からなる単層の基板にキャビティ(14)を凹設して基体(１)が形成され、キャビティ(14)の底面にチップ部品(72)が搭載され、ワイヤーボンディング(70)が施されている。
基体(１)の両端部にはそれぞれ、基体(１)の側面(10)と裏面(19)に交差する斜面(11)が形成され、該斜面(11)と回路基板(９)の表面との間に形成された楔状空間に、半田フィレット(３)の略全体が収容されている。
上述の如く本発明に係る電子デバイスにおいて、半田フィレット(３)は、図７(ｂ)に示す如く、基体(１)の斜面(11)と基板表面との間に挟まれた領域に殆ど全体が収容され、基体(１)の側面(10)からの突出量は極く僅かであるので、実装面積Ｂは、基体(１)自体の面積Ｃよりも僅かに増大するに過ぎず、従来の実装面積Ａに対して大幅な縮小が図られる。
尚、本発明の各部構成は上記実施の形態に限らず、特許請求の範囲に記載の技術的範囲内で種々の変形が可能である。例えば、図８(ａ)に示す如く外部電極(２)が基体(１)の側面(10)よりも内側に配備されており、該外部電極(２)が基体(１)の斜面(11)及び裏面(19)に跨って露出している構成や、図８(ｂ)及び(ｃ)に示す如く複数のセラミック層(12)を積層してなる基体(１)において一部のセラミック層(12)のみに外部電極(２)が形成されており、該外部電極(２)が基体(１)の斜面(11)及び裏面(19)に跨って露出している構成においても、同様の効果が得られる。
又、図６に示す基体基板(15)において、基体単位部(17)間の境界線の両側に複数の導体充填部(21)が２列に形成されると共に、該境界線に沿ってＶ字状溝(16)が凹設されている構成も採用可能であり、該基体基板(15)を基体単位部(17)間の境界線に沿って切断することにより、図８(ａ)に示す基体(１)が得られる。
本発明に係る電子デバイスが回路基板上に表面実装された状態の斜視図である。 基体要部の種々の形状を示す拡大断面図である。 本発明に係る他の電子デバイスの断面図である。 本発明に係る更に他の電子デバイスの断面図である。 本発明に係る電子デバイスにおける基体の製造工程を示す一連の斜視図である。 実際の基体基板の要部を示す斜視図である。 従来の電子デバイスのフィレット構造と本発明の電子デバイスのフィレット構造を比較した説明図である。 基体要部の他の構成例を示す断面図である。 従来の電子デバイスの斜視図である。 該電子デバイスの分解斜視図である。
符号の説明
(１) 基体
(10) 側面
(11) 斜面
(15) 基体基板
(16) Ｖ字状溝
(17) 基体単位部
(19) 裏面
(２) 外部電極
(21) 導体充填部
(３) 半田フィレット
(７) チップ部品
(９) 回路基板

Claims (6)

  1. 回路基板上に表面実装されるべき基体を具えた電子デバイスであって、基体には、その表面及び／又は内部に１或いは複数の電子部品要素が搭載されると共に、前記１或いは複数の電子部品要素を前記回路基板に接続するための外部電極が、基体裏面に対して垂直な柱状に形成されて基体裏面に露出している電子デバイスにおいて、基体の端部には、基体の側面及び裏面と交差する斜面が形成され、該斜面と裏面に前記電極が露出していることを特徴とする電子デバイス。
  2. 前記斜面は、平面、多角面、曲面、若しくはこれらの面の組み合わせから形成されている請求項１に記載の電子デバイス。
  3. 前記基体は、複数のセラミック層を積層してなる積層セラミック基板によって形成されている請求項１又は請求項２に記載の電子デバイス。
  4. 前記基体は、合成樹脂若しくはセラミックからなる単層の基板によって形成されている請求項１又は請求項２に記載の電子デバイス。
  5. 前記基体の斜面から露出する外部電極の表面は、回路基板と対向する電極端面と繋がっている請求項１乃至請求項４の何れかに記載の電子デバイス。
  6. 回路基板上に表面実装されるべき基体に１或いは複数の電子部品要素が搭載されると共に、該電子部品要素を前記回路基板に接続するための複数の外部電極を具えた電子デバイスの中間製品であって、前記基体となる基体単位部が同一平面上に繰り返し形成された基体基板を具え、該基体基板には、基体単位部間の境界位置若しくは境界位置の近傍に、前記外部電極となる複数の導体充填部がそれぞれ基体基板の裏面に対して垂直な柱状に形成されて該裏面に露出すると共に、該裏面には、基体単位部間の境界線に沿って、前記導体充填部の一部を切除する断面Ｖ字状若しくはＵ字状の溝が凹設され、該溝の内面に導体充填部の表面が露出していることを特徴とする電子デバイスの中間製品。
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