JP2005197611A - 微小機能素子およびその製造方法ならびに回路基板およびその製造方法ならびに電子応用装置およびその製造方法 - Google Patents

Abstract

【課題】 特性を揃えるのが容易でしかも取り扱いも容易な微小機能素子およびその製造方法を提供する。
【解決手段】 ソース領域またはドレイン領域形成用のシリコン基板上にチャネル領域形成用の第１のシリコン層を形成し、第１のシリコン層上にドレイン領域またはソース領域形成用の第２のシリコン層を形成し、第２のシリコン層、第１のシリコン層およびシリコン基板を異方性エッチングにより所定形状にパターニングすることにより複数の柱状構造体を形成し、さらに柱状構造体を互いに分離することにより、最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体１１に少なくとも一つの機能要素を有するトランジスタを製造する。
【選択図】 図１

Description

この発明は、微小機能素子およびその製造方法ならびに回路基板およびその製造方法ならびに電子応用装置およびその製造方法に関し、例えば、液晶ディスプレイなどの画像表示装置に適用して好適なものである。

従来、例えば液晶ディスプレイのような画像表示装置に用いられる微小な素子（画素スイッチングトランジスタなど）は、所謂半導体プロセスで言うところのリソグラフィー技術によって、数枚のフォトマスクおよびフォトレジストを用いて、真空成膜とエッチング技術とを組み合わせながら所望の素子を作製することが一般的である。この手法は、素子間のばらつきを抑えて信頼性のある微小な素子の作製に有効である反面、画像表示装置が大画面化するにしたがって、大きなガラス基板を搬送しその上に成膜するために、必要な製造装置は非常に大掛かりなものとなり、その結果装置コストやランニングコストが莫大になってしまうという問題点を抱えている。このため、大型化へ向けた一つの動きとしては、ロール・ツー・ロール（Role to Role) と呼ばれるような、巻き取り可能なプラスチック基板上に素子を作製する試みや、別の基板、例えばシリコン基板上に密度高く作製した素子を切り出し、配列させていくような低コスト化への手法が検討されている。このときに用いられる素子は、高性能で取り扱いが容易であることが求められる。

一方、Lieverらはシリコンナノワイヤーをトランジスタに加工し、バックパネルに用いることを提案している（特許文献１）。また、アッセンブリ方法も低コスト化への手法としてラングミュア・ブロジェット法等の方法を提案している（非特許文献１）。
米国公開第２００３／８９８９９号公報 Nano Letters,Vol.3,No.7(2003)p.951

上記の特許文献１および非特許文献１で提案された方法は、従来のリソグラフィーの繰り返しによって作り上げていく手法に比べると、素子の大幅なコストダウンを期待することができる。しかしながら、シリコンナノワイヤーの作製方法は簡便である反面、シリコンナノワイヤー自体の太さを揃えるのが難しかったり、また、シリコンナノワイヤーは非常に微細なものであるために、その取り扱いが非常に難しく、このシリコンナノワイヤーを例えば液晶ディスプレイの画素スイッチングトランジスタとして用いる場合、各画素スイッチングトランジスタ間で特性のばらつきが生じる原因となる。このため、信頼性が高く、コストダウンにつながる素子の作製方法が求められている。

従って、この発明が解決しようとする課題は、特性を揃えるのが容易でしかも取り扱いも容易な微小機能素子およびその製造方法ならびにこの微小機能素子を搭載した回路基板およびその製造方法ならびにこの微小機能素子を搭載した回路基板を用いた電子応用装置およびその製造方法を提供することにある。

上記課題を解決するために、この発明の第１の発明は、
最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する
ことを特徴とする微小機能素子である。

ここで、柱状構造体は種々の材料からなるものであってよく、２種類以上の材料を用いたものであってもよいが、典型的には、主として半導体からなる。この半導体は、シリコンなどの元素半導体のほか、ＧａＡｓなどの化合物半導体であってもよく、これらの半導体を２種類以上用いたものであってもよい。また、この柱状構造体は、少なくとも一つの機能要素を有する。例えば、この微小機能素子がトランジスタである場合には、ソース領域、ドレイン領域、ゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極などのいずれかを少なくとも有する。柱状構造体は、典型的には、その軸方向に順次チャネル領域、ソース領域およびドレイン領域を有する。また、柱状構造体の外周面にゲート絶縁膜を有することもあるし、柱状構造体の外周面に順次ゲート絶縁膜およびゲート電極を有することもある。この微小機能素子は、例えばｐｎ接合を用いた太陽電池であってもよい。これらのトランジスタまたは太陽電池においては、柱状構造体はその軸方向に互いに導電型が異なる少なくとも２層以上の半導体層を有する。これらの半導体層により、例えば、ｎ−ｐ−ｎ構造、ｎ−ｉ−ｎ構造、ｐ−ｉ−ｐ構造、ｐ−ｎ−ｐ構造などが形成される。特に、柱状構造体がシリコンからなる場合には、シリコンのホモエピタキシャル成長によりこれらの積層構造を容易に形成することができる。柱状構造体の最小径は、微小機能素子の取り扱いを容易にしたり、その形成を容易に行う観点から、好適には１μｍ以上、より好適には５μｍ以上、さらに好適には１０μｍ以上である。この柱状構造体の長さは、少なくともその最小径より長く選ばれる。さらに、柱状構造体は、マイクロ−エレクトロ−メカニカル構造要素（ＭＥＭＳ）、各種センサ、各種アクチュエータ、各種回路要素、可撓性アンテナ、検出器などであってもよい。

この発明の第２の発明は、
最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する微小機能素子の製造方法であって、
基板上に少なくとも一つの層を形成する工程と、
上記層および基板を所定形状にパターニングすることにより複数の柱状構造体を形成する工程と、
柱状構造体を分離する工程とを有する
ことを特徴とするものである。

この発明の第３の発明は、
最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する微小機能素子の製造方法であって、
ソース領域またはドレイン領域形成用のシリコン基板上にチャネル領域形成用の第１のシリコン層を形成する工程と、
第１のシリコン層上にドレイン領域またはソース領域形成用の第２のシリコン層を形成する工程と、
第２のシリコン層、第１のシリコン層およびシリコン基板を異方性エッチングにより所定形状にパターニングすることにより複数の柱状構造体を形成する工程と、
柱状構造体を互いに分離する工程とを有する
ことを特徴とするものである。

この発明の第４の発明は、
最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する微小機能素子が少なくとも一つ搭載されている
ことを特徴とする回路基板である。

この発明の第５の発明は、
最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する微小機能素子が少なくとも一つ搭載されている回路基板の製造方法であって、
基板上に少なくとも一つの層を形成する工程と、
上記層および基板を所定形状にパターニングすることにより複数の柱状構造体を形成する工程と、
柱状構造体を分離する工程と、
分離された柱状構造体を基板上に搭載する工程とを有する
ことを特徴とするものである。

この発明の第６の発明は、
最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する微小機能素子が少なくとも一つ搭載されている回路基板の製造方法であって、
ソース領域またはドレイン領域形成用のシリコン基板上にチャネル領域形成用の第１のシリコン層を形成する工程と、
第１のシリコン層上にドレイン領域またはソース領域形成用の第２のシリコン層を形成する工程と、
第２のシリコン層、第１のシリコン層およびシリコン基板を異方性エッチングにより所定形状にパターニングすることにより複数の柱状構造体を形成する工程と、
柱状構造体を互いに分離する工程と、
分離された柱状構造体を基板上に搭載する工程とを有する
ことを特徴とするものである。

この発明の第７の発明は、
最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する微小機能素子が少なくとも一つ搭載されている回路基板を有する
ことを特徴とする電子応用装置である。

この発明の第８の発明は、
最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する微小機能素子が少なくとも一つ搭載されている回路基板を有する電子応用装置の製造方法であって、
基板上に少なくとも一つの層を形成する工程と、
上記層および基板を所定形状にパターニングすることにより複数の柱状構造体を形成する工程と、
柱状構造体を分離する工程と、
分離された柱状構造体を基板上に搭載する工程とを有する
ことを特徴とするものである。

この発明の第９の発明は、
最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する微小機能素子が少なくとも一つ搭載されている回路基板を有する電子応用装置の製造方法であって、
ソース領域またはドレイン領域形成用のシリコン基板上にチャネル領域形成用の第１のシリコン層を形成する工程と、
第１のシリコン層上にドレイン領域またはソース領域形成用の第２のシリコン層を形成する工程と、
第２のシリコン層、第１のシリコン層およびシリコン基板を異方性エッチングにより所定形状にパターニングすることにより複数の柱状構造体を形成する工程と、
柱状構造体を互いに分離する工程と、
分離された柱状構造体を基板上に搭載する工程とを有する
ことを特徴とするものである。

第７〜第９の発明において、電子応用装置には各種のものが含まれ、例えば液晶ディスプレイその他の画像表示装置が含まれる。
第２〜第９の発明においては、その性質に反しない限り、第１の発明に関連して述べたことが成立する。

この発明の第１０の発明は、
その軸方向に互いに異なる少なくとも２層以上の層を有する柱状構造体に少なくとも一つの機能要素を有する
ことを特徴とする微小機能素子である。
この発明の第１１の発明は、
その軸方向に互いに異なる少なくとも２層以上の層を有する柱状構造体に少なくとも一つの機能要素を有する微小機能素子が少なくとも一つ搭載されている
ことを特徴とする回路基板である。
この発明の第１２の発明は、
その軸方向に互いに異なる少なくとも２層以上の層を有する柱状構造体に少なくとも一つの機能要素を有する微小機能素子が少なくとも一つ搭載されている回路基板を有する
ことを特徴とする電子応用装置である。
第１０〜第１２の発明においては、その性質に反しない限り、第１〜第９の発明に関連して述べたことが成立する。

上記の微小機能素子の搭載は、例えば次のような方法を用いることにより高い位置精度で行うことができる。その方法では、一主面の所定位置に設けられた一つまたは複数のマウント領域を有する第１の基板のマウント領域に微小機能素子をマウントした後、第１の基板のマウント領域にマウントされた微小機能素子を第２の基板上に転写する。
第１の基板は、典型的には、マウント領域に微小機能素子をチャッキングすることができるように構成される。このチャッキングは、例えば、気圧差（真空吸着）、静電引力、磁力により微小構造体を吸着することにより行われる。第２の基板には、必要に応じて、あらかじめ配線および／または素子を形成しておく。また、必要に応じて、第２の基板上に微小機能素子を転写した後、微小機能素子同士または微小機能素子と他の素子とを接続するための配線を形成する。この配線は種々の方法により形成することができるが、例えば、印刷またはめっきにより簡便に形成することができる。

微小機能素子のアッセンブリ精度の向上を図る観点より、好適には、上記のマウント領域は、第１の基板の一主面に設けられ、微小機能素子に対応した形状を有する凹部（あるいは孔）からなり、しかもこの凹部は上記の一主面内において形状異方性を有することが望ましい。また、第２の基板上への微小機能素子の転写精度の向上を図る観点より、好適には、第２の基板の一主面に、第１の基板の凹部の位置に合わせて、微小機能素子に対応した形状を有する凹部が設けられる。

さらに、微小機能素子のアッセンブリ精度の向上を図る観点より、好適には、第１の基板の一主面にマウント領域の数以上の数の微小機能素子を供給する（例えば、上方から微小機能素子をばらまく）。この場合、微小機能素子のアッセンブリ精度の向上および歩留まりの向上を図る観点より、好適には、微小機能素子を供給した後、第１の基板の一主面にラビング処理を施す。また、このラビング処理の際に、第１の基板上にマウントされなかった微小機能素子を回収し、必要に応じてフィルターを通すなどした後に再利用することができる。

第２の基板上への転写後の微小機能素子の安定性の向上を図る観点より、好適には、第２の基板上に熱または光により固化する密着層をあらかじめ形成しておき、第２の基板上に微小機能素子を転写した後、この密着層を固化する。また、好適には、第１の基板の一主面に第２の基板上に形成する密着層の材質に合わせた表面処理を行っておき、この密着層が第１の基板に付着しないようにする。第２の基板上に微小機能素子を転写した後に、微小機能素子の作製のために何らかの加熱処理（熱処理など）を施す必要がある場合には、この加熱時に第２の基板の劣化等が生じるのを防止する観点より、微小機能素子の作製温度以下の耐熱温度を有する基板を用いる。第２の基板の供給の方式は特に問わないが、例えば、枚葉式に（１枚ずつ）供給する。

第２の基板としてプラスチック基板などの可撓性を有するものを用いる場合には、ロール・ツー・ロールにより第１の基板から微小機能素子を第２の基板上に転写するようにしてもよい。この場合には、短いタクトタイムで微小機能素子の転写が可能である。また、このようにロール・ツー・ロールにより第１の基板から微小機能素子を第２の基板上に転写する場合、微小機能素子に応力の負荷がかかるおそれがあることから、この負荷の軽減の観点より、好適には、微小機能素子の長手方向がロールの回転軸に平行になるように第１の基板から微小機能素子を第２の基板上に転写するようにする。

静電引力以外の吸着力、具体的には、例えば気圧差や磁力により第１の基板のマウント領域に微小構造体をチャッキングする場合、帯電による微小機能素子の劣化等を防止する観点より、好適には、第１の基板に、イオン発生装置等により除電機能を持たせるようにする。第１の基板として気圧差によるチャッキング機能を有するものを使用する場合には、例えば、その第１の基板の一部、具体的には少なくともその裏面部に多孔質焼結基板を用いる。この多孔質焼結基板はそれ自体通気性を有するため、真空排気用の孔を設けなくても、この多孔質焼結基板を通じて真空排気を行うことが可能である。また、第１の基板として気圧差によるチャッキング機能を有するものを使用する場合には、例えば、第１の基板は、微小機能素子を一時的に固定化するための第１の層と、真空排気を行うための第２の層とからなる２層構造を有する。この場合、例えば、第１の層が金属層、第２の層がガラス基板である。あるいは、第１の層および／または第２の層にエッチング加工したシリコン基板を用いてもよい。また、第２の層としては焼結多孔質基板を用いてもよい。第１の層としては、樹脂層や所謂スピン・オン・ガラス（ＳＯＧ）等の水ガラス系材料層を用いることもできる。第２の層が２層構造を有するものであっても、３層以上の多層構造を有するものであってもよい。後者の場合、その中間層に少なくとも一層以上の多孔質アルミナ系材料を用いるようにしてもよい。

上述のように構成されたこの発明においては、微小機能素子の最小径が０．５μｍより大きいので、シリコンナノワイヤーなどに比べて取り扱いが極めて容易である。また、柱状構造体の太さを揃えることも容易であるので、特性を容易に揃えることができる。

この発明によれば、微小機能素子の柱状構造体の太さを揃えるのが容易でしかも小さすぎないので取り扱いも容易である。そして、この微小機能素子をスイッチング素子などに用いた場合、素子間の特性のばらつきを抑えることができるので、特性の良好な回路基板あるいは特性の良好な画像表示装置などの電子応用装置を得ることができる。

以下、この発明の一実施形態について図面を参照しながら説明する。
最初にまず、マイクロロッドトランジスタについて説明する。ただし、アッセンブリングの対象の形状や大きさは特に問わず、一般には、任意の形状および大きさの微小構造体であってよい。

図１にマイクロロッドトランジスタおよびマイクロロッドの例を示す。
図１Ａに示すマイクロロッドトランジスタは、図１Ｂに示す、単結晶Ｓｉからなるマイクロロッド１の外周面にゲート絶縁膜（図示せず）が形成され、その上にゲート電極２が形成されたものである。図１Ｅにこのマイクロロッド１の中心軸に垂直な断面の形状を示すが、これは四角形断面（例えば、正方形断面）の例である。ゲート絶縁膜はＳｉＯ₂ 膜などからなり、ゲート電極２は不純物がドープされたＳｉ膜やＡｌ膜などの金属膜やポリサイド膜などからなる。マイクロロッド１の両端部には不純物が十分に高濃度にドープされたソース領域３およびドレイン領域４が設けられており、それらの間の部分はチャネル領域である。これらのソース領域３およびドレイン領域４上には必要に応じてそれぞれソース電極およびドレイン電極が設けられる。

図１Ｃに示すマイクロロッドトランジスタは、図１Ｆに示すような円形の断面形状を有し、Ｓｉからなるマイクロロッド１の外周面にゲート絶縁膜（図示せず）が形成され、その上にゲート電極２が形成されたものである。その他のことは図１Ａに示すマイクロロッドトランジスタと同様である。

マイクロロッド１の断面形状は種々の形状であってよく、必要に応じて選ぶことができるものであり、例えば、図１Ｇに示すような六角形であっても、図１Ｈに示すような三角形であってもよい。
マイクロロッド１の断面内の最小幅をＷとすると、Ｗ＞０．５μｍであるが、取り扱いの容易さの観点からはより大きいことが望ましいため、より典型的にはＷ＞１μｍ、さらに典型的にはＷ＞５μｍ、最も典型的にはＷ＞１０μｍであり、一方、Ｗの上限は必ずしも明確な形では存在しないが、典型的にはＷ＜１００μｍ、より典型的にはＷ＜５０μｍである。マイクロロッド１の長さをＬとすると、一般にＬ＞Ｗであり、この条件の下に、典型的にはＬ＞５μｍであり、より典型的にはＬ＞１０μｍである。

図２〜図７はマイクロロッドトランジスタの製造方法の第１の例を示す。
この第１の例においては、図２Ａに示すように、まず、例えばｎ⁺ 型Ｓｉ基板１１上にｉ型Ｓｉ層１２をエピタキシャル成長させる。ここで、ｎ⁺ 型Ｓｉ基板１１は後にソース領域またはドレイン領域となるものであり、ｉ型Ｓｉ層１２は後にチャネル領域となるものである。ｉ型Ｓｉ層１２の厚さは例えば１０ｎｍ程度である。

次に、図２Ｂに示すように、ｉ型Ｓｉ層１２上にｎ⁺ 型Ｓｉ層１３をエピタキシャル成長させる。このｎ⁺ 型Ｓｉ層１３は、後にドレイン領域またはソース領域となるものである。
次に、ｎ⁺ 型Ｓｉ層１３上にリソグラフィーにより所定形状のレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとして、例えばＩＣＰ（Inductively Coupled Plasma）ドライエッチング方式や反応性イオンエッチング（ＲＩＥ）法により少なくともｎ⁺ 型Ｓｉ基板１１の一部を削るまで異方性エッチングを行う。これによって、図２Ｃに示すように、ｎ⁺ 型Ｓｉ基板１１のエッジ部分だけをエッチングする。この後、レジストパターンを除去する。

次に、図２Ｄに示すように、ｎ⁺ 型Ｓｉ層１３上に金属などのドライエッチング耐性を有する材料からなるマスク１４を形成する。マスク１４の平面形状の一例を図３に示す。この図３に示す例では、マスク１４は四角形のパターンの２次元アレイからなる。このマスク１４を形成するには、例えば所謂メタルマスクを用いて金属を真空蒸着などにより成膜する方法や、ｎ⁺ 型Ｓｉ層１３上に金属膜を真空蒸着などにより成膜した後、この金属膜をエッチングによりパターニングする方法などを用いることができる。
次に、図４Ａに示すように、マスク１４を用いて例えばＩＣＰドライエッチング方式によりｎ⁺ 型Ｓｉ基板１１の所定深さまで異方性エッチングを行い、マイクロロッド状に加工する。以下、このようにマイクロロッド状に加工されたｎ⁺ 型Ｓｉ基板１１を単にＳｉ加工基板と言うものとする。

次に、図４Ｂに示すように、基板１５上に金属ナノ微粒子などの電極材料をアルコールなどの溶媒に溶かした膜１６を塗布形成したインク状のものを別途用意し、図４Ａに示すＳｉ加工基板のマスク１４側をこの膜１６に押し付けてマスク１４下のｎ⁺ 型Ｓｉ層１３に少しかかる程度に膜１６を付着させた後、膜１６から離す（インプリント）。
次に、アニールを行うことにより膜１６から溶媒を蒸発させて固化または焼結し、図４Ｃに示すように電極１７を形成する。この後、上記のＳｉ加工基板の露出している表面を熱酸化、プラズマ酸化などにより酸化したり、ＣＶＤ成膜したりすることにより、ゲート絶縁膜としてのＳｉＯ₂ 膜１８を形成する。

次に、図５Ａに示すように、容器１９内に液状の樹脂２０を入れたものを用意し、この樹脂２０中に上記のＳｉ加工基板をそのｎ⁺ 型Ｓｉ基板１１が下になるようにして漬けることにより、各マイクロロッド部の根元の周りの凹部に樹脂２０を封入した後、Ｓｉ加工基板を引き上げる。この時、エッジ部分の高さを越えた過剰の樹脂２０は流れ落ちる。この後、樹脂２０をベークして固化させる。
次に、図５Ｂに示すように、基板２１上に液状の樹脂２２を塗布形成したものを別途用意し、上記のＳｉ加工基板のマスク１４側をこの樹脂２２に押し付けてマスク１４下のＳｉＯ₂ 膜１８に少しかかる程度に樹脂２２を付着させた後、樹脂２２から離す（インプリント）。この後、樹脂２２をベークして固化する。

次に、図６Ａに示すように、樹脂２０、２２をマスクとして金属などのゲート電極材料の無電解めっきを行うことにより、樹脂２０、２２に覆われていない部分のＳｉＯ₂ 膜１８上にゲート電極２３を形成する。この後、樹脂２０、２２を除去する。
次に、図６Ｂに示すように、Ｓｉ基板２４を別途用意し、このＳｉ基板２４の一方の面に上記のＳｉ加工基板をそのマスク１４側がＳｉ基板２４と接するように載せた状態でマイクロロッド部の間の隙間に樹脂２５を埋め込んでＳｉ基板２４に固定した後、Ｓｉ加工基板をその裏面側から研磨することにより各マイクロロッド部を互いに分離する。この分離後において、最初にｎ⁺ 型Ｓｉ基板１１であった部分を改めてｎ⁺ 型Ｓｉ層２６と表す。

次に、図６Ｃに示すように、容器２７内に樹脂のエッチング液２８を入れたものを用意し、このエッチング液２８中にＳｉ基板２４と反対側のマイクロロッド先端部側を漬けることにより、樹脂２５を部分的にエッチング除去する。
次に、図７Ａに示すように、基板２９上に金属などの電極材料をアルコールなどの溶媒に溶かした膜３０を塗布形成したものを別途用意し、上記のマイクロロッドの電極１７と反対側の先端部をこの膜３０に押し付けて膜３０を付着させた後、膜３０から離す（インプリント）。この後、アニールを行うことにより膜３０から溶媒を蒸発させて固化し、電極３１を形成する。
次に、樹脂２５をエッチング除去することによりマイクロロッドを互いに分離する。

以上のようにして、図７Ｂに示すように、ｉ型Ｓｉ層１２をチャネル領域、ｎ⁺ 型Ｓｉ層１３およびｎ⁺ 型Ｓｉ層２６をソース領域およびドレイン領域、電極１７および電極３１をソース電極およびドレイン電極とし、ＳｉＯ₂ 膜１８をゲート絶縁膜とし、その上にゲート電極２３を有するマイクロロッドトランジスタが形成される。このマイクロロッドトランジスタの完成図を図７Ｃに示す。
図８は、マイクロロッドの断面形状が円形である場合のマイクロロッドトランジスタを上述の方法と同様の方法で形成したものの完成図を示す。

図９〜図１３はマイクロロッドトランジスタの製造方法の第２の例を示す。
この第２の例においては、図９Ａに示すように、まず、例えばｎ⁺ 型Ｓｉ基板５１上にｉ型Ｓｉ層５２をエピタキシャル成長させる。ここで、ｎ⁺ 型Ｓｉ基板５１は後にソース領域またはドレイン領域となるものであり、ｉ型Ｓｉ層５２は後にチャネル領域となるものである。

次に、図９Ｂに示すように、ｉ型Ｓｉ層５２上にｎ⁺ 型Ｓｉ層５３をエピタキシャル成長させる。このｎ⁺ 型Ｓｉ層５３は、後にドレイン領域またはソース領域となるものである。
次に、図９Ｃに示すように、ｎ⁺ 型Ｓｉ層５３上に例えば熱酸化法やプラズマ酸化法やＣＶＤ法などによりＳｉＯ₂ 膜５４を形成する。
次に、ＳｉＯ₂ 膜５４上にリソグラフィーにより所定形状のレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとしてＳｉＯ₂ 膜５４をエッチングする。これによって、図９Ｄに示すように、ＳｉＯ₂ 膜５４からなる所定形状のパターンの２次元アレイからなるマスク５５が形成される。図１０Ａおよび図１０Ｂにマスク５５の平面形状の例を示す。

次に、図１１Ａに示すように、マスク５５を用いて例えばＩＣＰドライエッチング方式によりｎ⁺ 型Ｓｉ基板５１の途中の深さまで異方性エッチングを行い、マイクロロッド状に加工する。
次に、図１１Ｂに示すように、Ｓｉ加工基板の表面を犠牲酸化してＳｉＯ₂ 膜５６を形成する。
次に、図１１Ｃに示すように、ＳｉＯ₂ 膜５６およびＳｉＯ₂ 膜からなるマスク５５をエッチング除去する。
次に、図１１Ｄに示すように、上記のＳｉ加工基板の露出している表面を熱酸化、プラズマ酸化などにより酸化したり、ＣＶＤ成膜したりすることにより、ゲート絶縁膜としてのＳｉＯ₂ 膜５７を形成する。

次に、図１２Ａに示すように、容器５８内にエッチング液５９を入れたものを用意し、このエッチング液５９中に上記のＳｉ加工基板のマイクロロッド部の先端部側を漬けることにより、マイクロロッド部の先端部のＳｉＯ₂ 膜５７をエッチング除去する。
次に、図１２Ｂに示すように、Ｓｉ基板６０を別途用意し、このＳｉ基板６０の一方の面に上記のＳｉ加工基板をそのマイクロロッド部の先端部側がＳｉ基板６０と接するように載せた状態でマイクロロッド部の間の隙間に樹脂６１を埋め込んでＳｉ基板６０に固定した後、Ｓｉ加工基板をその裏面側から研磨することにより各マイクロロッド部を互いに分離する。この分離後において、最初にＳｉ基板５１であった部分を改めてｎ⁺ 型Ｓｉ層６２と表す。

次に、図１２Ｃに示すように、容器６３内に樹脂のエッチング液６４を入れたものを用意し、このエッチング液６４中にＳｉ基板６０と反対側のマイクロロッド先端部側を漬けることにより、樹脂６１を部分的にエッチング除去する。
次に、エッチング液中に上記のＳｉ加工基板のマイクロロッド先端部側を漬けることにより、マイクロロッドの先端部の周囲のＳｉＯ₂ 膜５７をエッチング除去する。
次に、図１３Ａに示すように、容器６５内に樹脂のエッチング液６６を入れたものを用意し、このエッチング液６６中にマイクロロッド側を漬けることにより樹脂６１をエッチング除去し、マイクロロッドを互いに分離する。

以上のようにして、図１３Ｂに示すように、ｉ型Ｓｉ層５２をチャネル領域、ｎ⁺ 型Ｓｉ層５３およびｎ⁺ 型Ｓｉ層６２をソース領域およびドレイン領域、ＳｉＯ₂ 膜５７をゲート絶縁膜とするマイクロロッドトランジスタが形成される。ここで、この状態ではゲート電極が形成されていないため厳密にはトランジスタと言えないが、ここではこのゲート電極が形成されていない状態のものもマイクロロッドトランジスタと言うことにする。このマイクロロッドトランジスタの完成図を図１３Ｃに示す。
図１４は、マイクロロッドの断面形状が円形である場合のマイクロロッドトランジスタを上述の方法と同様の方法で形成したものの完成図を示す。

図１５Ａ〜図１９はマイクロロッドトランジスタの製造方法の第３の例を示す。
この第３の例においては、図１５Ａに示すように、まず、例えばｎ⁺ 型Ｓｉ基板１０１上にｉ型Ｓｉ層１０２をエピタキシャル成長させる。ここで、ｎ⁺ 型Ｓｉ基板１０１は後にソース領域またはドレイン領域となるものであり、ｉ型Ｓｉ層１０２は後にチャネル領域となるものである。
次に、ｉ型Ｓｉ層１０２上にｎ⁺ 型Ｓｉ基板（図示せず）を張り合わせた後、このｎ⁺ 型Ｓｉ基板をその裏面側から研磨することにより薄膜化し、図１５Ｂに示すように、ｎ⁺ 型Ｓｉ層１０３とする。このｎ⁺ 型Ｓｉ層１０３は、後にドレイン領域またはソース領域となるものである。

次に、図１５Ｃに示すように、ｎ⁺ 型Ｓｉ層１０３上に例えば熱酸化法やプラズマ酸化法やＣＶＤ法などによりＳｉＯ₂ 膜１０４を形成する。
次に、ＳｉＯ₂ 膜１０４上にリソグラフィーにより所定形状のレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとしてＳｉＯ₂ 膜１０４をエッチングする。これによって、図１５Ｄに示すように、ＳｉＯ₂ 膜１０４からなる所定形状のパターンの２次元アレイからなるマスク１０５が形成される。図１６Ａおよび図１６Ｂにマスク１０５の平面形状の例を示す。

次に、図１７Ａに示すように、マスク１０５を用いて例えばＩＣＰドライエッチング方式によりｎ⁺ 型Ｓｉ基板１０１の途中の深さまで異方性エッチングを行い、マイクロロッド状に加工する。
次に、図１７Ｂに示すように、Ｓｉ加工基板の表面を犠牲酸化してＳｉＯ₂ 膜１０６を形成する。
次に、図１７Ｃに示すように、ＳｉＯ₂ 膜１０６をエッチング除去する。
次に、図１７Ｄに示すように、上記のＳｉ加工基板の露出している表面を熱酸化、プラズマ酸化などにより酸化したり、ＣＶＤ成膜したりすることにより、ゲート絶縁膜としてのＳｉＯ₂ 膜１０７を形成する。

次に、図１８Ａに示すように、容器１０８内にエッチング液１０９を入れたものを用意し、このエッチング液１０９中にマイクロロッド部の先端部側を漬けることにより、マイクロロッド部の先端部のＳｉＯ₂ 膜１０７をエッチング除去する。
次に、図１８Ｂに示すように、Ｓｉ基板１１０を別途用意し、このＳｉ基板１１０の一方の面に上記のＳｉ加工基板をそのマイクロロッド部の先端部側がＳｉ基板１１０と接するように載せた状態でマイクロロッド部の間の隙間に樹脂１１１を埋め込んでＳｉ基板１１０に固定した後、Ｓｉ加工基板をその裏面側から研磨することにより各マイクロロッド部を互いに分離する。この分離後において、最初にＳｉ基板１０１であった部分を改めてｎ⁺ 型Ｓｉ層１１２と表す。

次に、図１８Ｃに示すように、容器１１３内に樹脂のエッチング液１１４を入れたものを用意し、このエッチング液１１４中にＳｉ基板１１０と反対側のマイクロロッド先端部側を漬けることにより、樹脂１１１を部分的にエッチング除去する。
次に、エッチング液中に上記のＳｉ加工基板のマイクロロッド先端部側を漬けることにより、マイクロロッド部の先端部の周囲のＳｉＯ₂ 膜１０７をエッチング除去する。
次に、図１９Ａに示すように、容器１１５内に樹脂のエッチング液１１６を入れたものを用意し、このエッチング液１１６中にマイクロロッド側を漬けることにより樹脂１１１をエッチング除去し、マイクロロッドを互いに分離する。

以上のようにして、図１９Ｂに示すように、ｉ型層１０２をチャネル領域、ｎ⁺ 型Ｓｉ層１０３およびｎ⁺ 型Ｓｉ層１１２をソース領域およびドレイン領域、ＳｉＯ₂ 膜１０７をゲート絶縁膜とするマイクロロッドトランジスタが形成される。このマイクロロッドトランジスタの完成図を図１９Ｃに示す。
図２０は、マイクロロッドの断面形状が円形である場合のマイクロロッドトランジスタを上述の方法と同様の方法で形成したものの完成図を示す。

図２１〜図２３はマイクロロッドトランジスタの製造方法の第４の例を示す。
この第４の例においては、図２１Ａに示すように、まず、例えばｎ⁺ 型Ｓｉ基板１５１上にｉ型Ｓｉ層１５２をエピタキシャル成長させる。ここで、ｎ⁺ 型Ｓｉ基板１５１は後にソース領域またはドレイン領域となるものであり、ｉ型Ｓｉ層１５２は後にチャネル領域となるものである。
次に、図２１Ｂに示すように、ｉ型Ｓｉ層１５２上にｎ⁺ 型Ｓｉ層１５３を形成する。このｎ⁺ 型Ｓｉ層１５３の形成は、第１および第２の例のようにエピタキシャル成長を行うか、あるいは、第３の例のようにｎ⁺ 型Ｓｉ基板の張り合わせおよびその後の研磨による薄膜化により行う。このｎ⁺ 型Ｓｉ層１５３は、後にドレイン領域またはソース領域となるものである。

次に、図２１Ｃに示すように、ｎ⁺ 型Ｓｉ層１５３上に例えばＳｉＯ₂ 膜や金属膜などからなるマスク１５４を形成する。このマスク１５４の形成は、第１、第２または第３の方法と同様に行う。
次に、図２１Ｄに示すように、マスク１５４を用いて例えばＲＩＥ法によりｎ⁺ 型Ｓｉ基板１５１の途中の深さまで異方性エッチングを行い、マイクロロッド状に加工する。
次に、マスク１５４をエッチング除去する。

次に、図２２Ａに示すように、Ｓｉ基板１５５を別途用意し、このＳｉ基板１５５の一方の面に上記のＳｉ加工基板をそのマイクロロッド部の先端部側がＳｉ基板１５５と接するように載せた状態でマイクロロッド部の間の隙間に樹脂１５６を埋め込んでＳｉ基板１５５に固定した後、Ｓｉ加工基板をその裏面側から研磨することにより各マイクロロッド部を互いに分離する。この分離後において、最初にＳｉ基板１５１であった部分を改めてｎ⁺ 型Ｓｉ層１５７と表す。
次に、図２２Ｂに示すように、容器１５８内に樹脂のエッチング液１５９を入れたものを用意し、このエッチング液１５９中にマイクロロッド側を漬けることにより樹脂１５６をエッチング除去し、マイクロロッドを互いに分離する。

以上のようにして、図２２Ｃに示すように、ｉ型層１５２をチャネル領域、ｎ⁺ 型Ｓｉ層１５３およびｎ⁺ 型Ｓｉ層１５７をソース領域およびドレイン領域とするマイクロロッドトランジスタが形成される。ここで、この状態ではゲート電極およびゲート絶縁膜が形成されていないため厳密にはトランジスタと言えないが、ここではこれらのゲート電極およびゲート絶縁膜が形成されていない状態のものもマイクロロッドトランジスタと言うことにする。

図２３は、上記のマイクロロッドトランジスタを基板上に配列する方法の例を示す。
図２３に示すように、この例では基板２０１上に素子収容層２０２が設けられている。素子収容層２０２には、マイクロロッドトランジスタを決められた方向に収容することができる形状および大きさの素子収容孔２０３が２次元アレイ状に設けられている。これらの素子収容孔２０３の互いに直交する一方向の周期はＸ、他の一方向の周期はＹである。そして、各素子収容孔２０３内にマイクロロッドトランジスタ２０４が収容されている。ここで、このマイクロロッドトランジスタ２０４は、マイクロロッドの外周面にＳｉＯ₂ 膜からなるゲート絶縁膜２０５が形成され、マイクロロッドの両端部にソース領域２０６およびドレイン領域２０７が形成されたものである。

図２４は、図２３に示す基板２０１の素子収容層２０２の各素子収容孔２０３内に収容されたマイクロロッドトランジスタ２０４にゲート電極２０８、ソース電極２０９およびドレイン電極２１０を形成した状態を示す。これらのゲート電極２０８、ソース電極２０９およびドレイン電極２１０は種々の方法によって形成することができるが、例えば印刷技術を使用して形成することにより低コストで簡便に形成することができる。

次に、マイクロロッドトランジスタをディスプレイの表示部のトランジスタ（画素スイッチングトランジスタなど）に用いる例について説明する。
まず、ディスプレイの概略構成について説明する。
図２５はディスプレイモジュール構造の一例を示す。
図２５に示すように、このディスプレイは、２次元アレイ状に配列された所定個数の画素からなる表示部２５１、この表示部２５１の画素を駆動するドライバＩＣ２５２、信号線、電源線、接地線（ＧＮＤ）などの配線２５３により構成される。

図２６は表示部２５１の画素部の回路構成例を示し、これは液晶ディスプレイの画素の構成を示す。図２６に示すように、この液晶ディスプレイでは、それぞれ所定本数設けられたデータ線（ソース線）２５４と走査線（ゲート線）２５５との各交差点に画素のスイッチングトランジスタＴｒ１が配置されている。そして、画像信号に応じてデータ線２５４と走査線２５５とにより選択された画素のスイッチングトランジスタＴｒ１がその走査線２５５に印加するゲート電極駆動電圧Ｖ_selectによりオンすることで、この画素の液晶（ＬＣ）に所定の電圧が印加され、画像が表示されるようになっている。Ｃ_s は蓄積容量を示す。

図２７は、上記の液晶ディスプレイの画素のスイッチングトランジスタＴｒ１に上記のマイクロロッドトランジスタを用いた場合の構造例を示す断面図である。
図２７に示すように、この例では、例えば透明ガラス基板や透明プラスチック基板などの基板３０１上に素子収容層３０２が設けられ、この素子収容層３０２に素子収容穴３０３が設けられている。そして、この素子収容穴３０３内にマイクロロッドトランジスタ３０４が収容されている。このマイクロロッドトランジスタ３０４はチャネル領域３０５、ソース領域３０６およびドレイン領域３０７からなり、外周部にＳｉＯ₂ 膜からなるゲート絶縁膜３０８を有する。そして、このマイクロロッドトランジスタ３０４にゲート絶縁膜３０８を介してゲート電極３０９が設けられるとともに、ソース領域３０６およびドレイン領域３０７と電気的に接続されてそれぞれソース電極３１０およびドレイン電極３１１が設けられている。これらのゲート電極３０９、ソース電極３１０およびドレイン電極３１１を覆うように層間絶縁膜３１２が設けられている。これらのゲート電極３０９、ソース電極３１０およびドレイン電極３１１は例えば印刷技術を使用して形成することにより簡便に形成することができる。ソース電極３１０は図示省略したデータ線と接続され、ゲート電極３０９は図示省略した走査線と接続されている。ドレイン電極３１１は層間絶縁膜３１２に設けられた開口３１３を通じて透明電極からなる画素電極３１４と接続されている。画素電極３１４と対向して透明電極からなる共通電極３１５が設けられ、この共通電極３１５の裏面に設けられた液晶配向膜３１６と画素電極３１４との間に液晶３１７が封入されている。符号３１８は液晶３１７を画素毎に分離するためのスペーサを示す。

図２８は表示部２５１の画素部の回路構成の他の例を示し、これは有機ＥＬ（Electroluminescence)ディスプレイの画素の構成を示す。
図２８に示すように、この有機ＥＬディスプレイでは、それぞれ所定本数設けられたデータ線（ソース線）３５１と走査線（ゲート線）３５２との各交差点に画素のスイッチングトランジスタＴｒ１が配置されている。この画素スイッチングトランジスタＴｒ１のドレインは画素駆動トランジスタＴｒ２のゲートと接続されている。この画素駆動トランジスタＴｒ２のソースは電源電圧（Ｖ_DD）供給線３５３に接続されている。そして、画像信号に応じてデータ線３５１と走査線３５２とにより選択された画素のスイッチングトランジスタＴｒ１がその走査線３５２に印加するゲート電極駆動電圧Ｖ_selectによりオンし、それによって画素駆動トランジスタＴｒ２がオンすることでこの画素の有機ＥＬセルに駆動電圧Ｖ_OEL が印加され、画像が表示されるようになっている。Ｃ_s は蓄積容量を示す。

図２９は、図２８に示す回路例に対応する画素構造例を示す。
図２９に示すように、マイクロロッドトランジスタ４０１により画素スイッチングトランジスタＴｒ１が構成され、マイクロロッドトランジスタ４０２により画素駆動トランジスタＴｒ２が構成されている。マイクロロッドトランジスタ４０１のゲート電極４０３は走査線３５２と接続され、ソース電極４０４はデータ線３５１と接続され、ドレイン電極４０５は画素駆動トランジスタＴｒ２の上方まで延在してこの画素駆動トランジスタＴｒ２のゲート電極を構成しているとともに、蓄積容量Ｃ_s のキャパシタの一方の電極４０６と接続されている。符号４０７はこのキャパシタの他方の電極を示す。この電極４０７は配線４０８を介して電源電圧供給線３５３と接続されている。マイクロロッドトランジスタ４０２のソース電極４０９は電源電圧供給線３５３と接続され、ドレイン電極４１０は有機ＥＬセルの駆動電極４１１と接続されている。符号４１２はデータ線３５１と走査線３５２との交差点においてそれらを電気的に絶縁するための絶縁膜を示す。

次に、アッセンブリ方法について説明する。このアッセンブリ方法においてアッセンブリングの対象となるものは、上記の製造方法により製造されるマイクロロッドトランジスタのほか、他の方法により製造されるマイクロロッドトランジスタや、その他の微小構造体による素子であってもよい。例えば、このような微小な素子は公知のシリコンプロセスを用いて作製することが可能である。具体的には、例えば、通常のシリコンのリソグラフィープロセスによって基板上に素子を作製後、ダイシング、グラインディングを行うことで、微小な素子を作製する方法がある。さらに、非特許文献１に開示されている手法でナノワイヤーを成長させ、成長過程で成長ガスの種類を切り換えることでソース領域およびドレイン領域を形成すればワイヤー状のトランジスタを作製することができる。

まず、素子をアッセンブリングするために用いられる、素子のチャッキング機能を有する第１の基板の作製方法について説明する。ここでは、それぞれが少なくとも一つの機能構成要素を含む微小な素子は、自己整合的に一旦第１の基板上にアライメントされた後、第２の基板に転写されることによりアライメントのプロセスが行われる場合を考える。このとき、第１の基板は、素子を自己整合的に効率良くアライメントし、保持するための機能を備えている必要がある。つまり第１の基板と第２の基板とを別にすることで、第１の基板の作製に必要な時間とコストの影響を非常に少なくすることができるとともに、第２の基板にその後の素子作製に不必要な機能を持たせる必要をなくすことができる。素子のチャッキングには、真空チャック、磁気チャック、静電チャック等の方法を用いることができる。

例えば、真空チャックを用いて行う場合には、第１の基板の構造は、最表面に素子のアライメント精度を向上させるための型、すなわち素子収容孔を形成した部分を設け、その素子収容孔の裏側に吸気あるいは真空排気を行うための構造が形成されているものである必要がある。この第１の基板は、一つの基板の最表面部を部分的に除去して素子収容孔を形成したものでもよいし、基板上に素子収容層を設け、この素子収容層に素子収容孔を形成したものであってもよい。後者の一例を図３０に示す。図３０に示すように、この例では、基板５０１上に素子収容層５０２が設けられ、この素子収容層５０２に素子収容孔５０３が設けられている。素子収容孔５０３の裏側には真空排気用の孔５０４がこの素子収容孔５０３と連通して設けられている。また、他の例を図３１に示す。

第１の基板の構造は、例えば、エッチング技術とめっき技術とを併用した所謂マイクロ−エレクトロ−メカニカル構造要素（ＭＥＭＳ）用の技術を用いて、一体化した構造として作製可能である。例えば、高アスペクト比の構造体を作製可能なレジスト（例えば、ＳＵ−８（商品名）等）で柱状構造の構造体を作製し、その後構造体と構造体との隙間をめっきで埋め、次にその上に素子を収容するための素子収容孔と同じ形状の構造体を先程と同様にレジストで形成し、また隙間をめっきで埋め、最後にレジストを溶かすことで所望の構造を得ることができる。ただし、この場合は加工物が１００μｍ程度と非常に薄いものとなってしまうため、基板の下に多孔質の基板を用いて補強するなどの工夫が必要となる。一方、上述のように、アライメント精度を向上させるための素子収容孔を形成する素子収容層とその裏側の真空排気を行うための構造を形成する層とを互いに別の材料により別の層として形成することにより、第１の基板を２層構造として作製することも可能であり、一般的にはこの場合の方が材料選択の自由度が大きくなるので望ましい。真空排気用の構造としては、例えばシリコン基板を加工して微小な孔を形成することができる。具体的には、例えば、加工方法としてエッチングプロセスを用い、高アスペクト比の貫通孔を形成する。使用するエッチング方法は、例えば、ＩＣＰドライエッチング方式である。また、ドライエッチングだけでなく、ウエットプロセスの光励起電解研磨法でも、アスペクト比１００以上の高アスペクト比の細孔を形成可能である。別の方法としては、金属の基板にレーザービームを照射して孔を開ける方法を用いても加工可能である。さらに、ガラス基板をレジストで部分的にマスクして、エッチングガスやフッ酸水溶液等のガラスをエッチング可能な液でエッチングすることにより形成しても構わない。ウエットエッチングの場合、原理上テーパーがつくが、貫通孔の最後の部分の形状が必要な径となっていれば全く問題ない。また、このように細孔を形成したものではなく、焼結基板のような多孔質基板のように、無数の細孔があらかじめランダムに空いている基板を使用しても同様の効果が得られる。次に、細孔が形成された位置に合わせて素子収容孔を形成した。この形成に際しては、細孔を形成した基板の上に適当な粘度を持つレジストを塗ってパターニングを行った。同様に、スピン・オン・ガラス（ＳＯＧ）に代表される水ガラスと呼ばれる無機系の材料を塗布した後にアニールしてエッチング加工をすることによっても形成可能である。膜の形成に所謂真空成膜のプロセスを用いても同様の効果が期待できることは言うまでもない。さらに、直接パターニング可能なポリイミド樹脂や、ＳＯＧ等を用いても良く、そのほか、リソグラフィー技術ではなく印刷技術を用いて簡便に形成する方法もある。ＳＯＧや真空成膜で作製したＳｉＯ₂ 膜をサンドブラスト法で加工した場合も良好な構造体を形成することができる。このとき、孔の内壁にテーパーがつくが、吸着性への影響は生じない。第１の基板は、三層以上の多層構造としてもよい。この場合、例えば、基体を焼結多孔質で形成しておき、その上にＡｌ₂ Ｏ₃ の陽極酸化フィルターで形成した薄い層を重ね、その上にシートレジストを載せて素子収容孔を形成する。

図３２に第１の基板の具体的な構造例を示す。
図３２Ａに示す第１の基板においては、多孔質基板５５１上に素子収容層５５２が設けられ、この素子収容層５５２に素子収容孔５５３が設けられている。
図３２Ｂに示す第１の基板においては、Ｓｉ基板６０１上に素子収容層６０２が設けられ、この素子収容層６０２に素子収容孔６０３が設けられ、この素子収容孔６０３の下側裏側のＳｉ基板６０１に真空排気用の貫通孔６０４が設けられている。
図３２Ｃに示す第１の基板においては、ガラス基板６５１上に素子収容層６５２が設けられ、この素子収容層６５２に素子収容孔６５３が設けられ、この素子収容孔６５３の下側裏側のガラス基板６５１に真空排気用の貫通孔６５４が設けられている。
図３２Ｄに示す第１の基板においては、多孔質焼結体基板７０１上に多孔質陽極酸化アルミナ層７０２が設けられ、その上に素子収容層７０３が設けられ、この素子収容層７０３に素子収容孔７０４が設けられている。

素子のチャッキングは、上述の真空チャック法ではなく、静電引力や磁力を用いても行うことが可能である。
静電引力を用いてチャッキングを行う場合に用いる第１の基板の例を図３３Ａに示す。図３３Ａに示すように、電極基体７５１上に薄い絶縁層７５２を設け、その上に素子収容層７５３を設け、この素子収容層７５３に素子収容孔７５４を設ける。電極基体７５１の裏面および側面には絶縁層７５５を設ける。電極基体７５１にはケーブル７５６が接続されている。絶縁層７５２、７５５としては、例えばシロキサン系、ポリシラザン系のＳＯＧ等を用いて酸化シリコン膜を形成してもよいし、ＺｒＯ₂ 、ＨｆＯ₂ 、Ａｌ₂ Ｏ₃ 等の比較的誘電率の高い酸化膜をゾルゲル法やＭＯＤ（Metal-organic decomposition)法などの湿式法や真空プロセスで成膜可能であり、さらにはポリイミド、ＰＶＰ等の有機系絶縁膜を塗布してもよい。この場合、素子収容孔７５４の部分とそれ以外の部分とで電極基体７５１からの距離に差が出るため、静電引力による吸着力に差が出るため、素子の自己整合的なアライメントが可能となる。この場合、十分な吸着力を得るため、アッセンブリングを行おうとする素子自体の構造にある程度の面積で金属電極が作製されていることが望ましい。

磁力を用いてチャッキングを行う場合に用いる第１の基板の例を図３３Ｂに示す。図３３Ｂに示すように、基板８０１内に多数の電磁石８０２が並列配置されている。そして、この基板８０１上に十分に薄い非磁性層８０３が設けられ、その上に素子収容層８０４が設けられ、この素子収容層８０４に素子収容孔８０５が設けられている。第１の基板の他の例を図３３Ｃに示す。図３３Ｃに示すように、この第１の基板は、非磁性層８０３が設けられていないことを除いて、上記の例と同様である。これらの第１の基板は、例えば、従来の磁気ヘッドの作製方法と同様に、スパッタリングによる成膜とリソグラフィー技術とを使用して製造することができる。この場合、素子収容層８０４の材料は非磁性の材料である必要がある。また、十分な吸着力を得るため、アッセンブリングを行おうとする素子の吸着面側に磁性金属、例えばＮｉ、Ｃｏ、Ｃｒ等がある程度の面積で作製されていることが望ましい。

真空チャック、磁気チャック、静電チャック等を行う以上の第１の基板において、素子収容層を形成するための材料は、一般的には、無機物、有機物のどちらでも構わない。ただし、第２の基板側に密着層を形成する場合は、この密着層と第１の基板の表面の材質との濡れが悪くなるように選択することが望ましい。例えば、第１の基板の表面にフッ化処理を施すことで、より有効な転写基板の作製が可能である。

次に、第１の基板を用いて素子をチャッキングする方法について説明する。
真空チャック法により第１の基板上に素子をアライメントするときのイメージを図３４に示す。
図３４Ａに示すように、例えば図３０に示すものと同様な構造の第１の基板８５１を用いる。この第１の基板８５１は基板８５２上に素子収容層８５３を有し、この素子収容層８５３に素子収容孔８５４を有するとともに、素子収容孔８５４の裏側の基板８５２に真空排気用の孔８５５を有する。この第１の基板８５１の裏面側から真空排気用の孔５０４を通じて真空排気を行いながら、第１の基板８５１上に上側から微小機能素子８５６をばらまく。すると、いずれかの微小機能素子８５６が、真空排気により生じる吸引力により素子収容孔８５４にはまり込んで収容され、自動的にアライメントされる。その後、図３４Ｂに示すように、除電界雰囲気でブラシ８５７を用いて素子収容層８５３の表面をラビング処理することにより、素子収容孔８５４に微小機能素子８５６を押し込んで確実にはめ込むとともに、素子収容孔８５３に収容されなかった残りの微小機能素子８５６を除去する。

この真空チャック法により第１の基板８５１上に素子をアライメントする方法に用いる装置の構成例を図３５に示す。
図３５に示すように、第１の基板８５１の裏面から真空排気できるように例えばＯリング８５８を介して第１の基板８５１を吸着ステージ８５９上に載せて密閉性を保持する。吸着ステージ８５９の背面には配管８６０が接続され、吸着ステージ８５９はこの配管８６０を通じて排気ポンプ８６１に接続されている。排気ポンプ８６１への配管８６０の途中にはバルブ８６２が設けられており、排気の停止および調整を行うことができるようになっている。配管８６０の途中にはさらに、リークバルブ８６３が設けられており、後述の第２の基板への転写時に吸着ステージ８５９の内部を陽圧に設定することができるようになっている。

第１の基板８５１上への微小素子８５６のアライメントを行うには、第１の基板８５１の裏面側を真空排気しながら、この第１の基板８５１上に微小機能素子８５６を大量にばらまく。その後、第１の基板８５１の表面のラビング処理を必要に応じて複数回繰り返す。このラビング処理により第１の基板８５１から掃き出された余分な微小機能素子８５６は回収ステージ８６４に回収される。この回収ステージ８６４はフィルター８６５およびバルブ８６６を介して配管８６７により排気ポンプ８６８に接続されている。回収ステージ８６４により回収された微小機能素子８５６は、別の第１の基板８５１上にアライメントするのに用いることができる。
上記のラビング処理後の第１の基板８５１の表面を顕微鏡で観察したところ、各素子収容孔８５４に微小機能素子８５６がそれぞれ吸着されていることを確認することができた。微小機能素子８５６としては上記のマイクロロッドトランジスタを用いた。

次に、第１の基板８５１上に吸着された微小機能素子８５６を第２の基板上に転写する方法について説明する。この第２の基板上には、必要に応じて配線や他の素子を形成しておく。
図３６に示すように、第２の基板８６９上には密着層として熱硬化性樹脂（図示せず）をあらかじめ塗布しておく。そして、この第２の基板８６９の上側から、第１の基板８５１の微小機能素子８５６を吸着した面を押し付け、次いでリークバルブ８６３を開けて吸着ステージ８５９の内部を陽圧に設定して真空チャックをオフにし、第１の基板８５１を剥がす。これによって、第１の基板８５１上の微小機能素子８５６が第２の基板８６９上に転写される。この後、アニールを行うことにより、熱硬化性樹脂の硬化処理を行う。なお、第２の基板８６９は搬送ローラ８７０により搬送されるようになっている。アニール後の第２の基板８６９の表面を顕微鏡により観察したことろ、微小機能素子８５６が所定の位置に配列されて固定されている様子を確認することができた。第２の基板８６９の表面に密着層を形成する方法のほかに、この第２の基板８６９の表面にエンボス加工を施して第１の基板８５１と位置合わせを行ってから転写する方法でも、上述と同様の精度で転写が可能であった。また、第２の基板８６９上にあらかじめ形成する密着層としては、基板熱軟化性または光硬化性の樹脂等、転写後に固定化する材料であれば同じ効果が期待できる。

第２の基板８６９は剛性基板、可撓性基板のどちらでもよく、また、その形状によらず微小機能素子８５６を転写可能である。可撓性基板であれば、所謂ロール・ツー・ロール（Roll to Roll) で基板をセットし、転写を行うことが可能となる。その一例を図３７に示す。図３７に示すように、ローラ８７１に、例えば透明プラスチックフィルムなどのテープ状の第２の基板８６９を巻き付けておき、この第２の基板８６９の上面に上記のようにして第１の基板８５１の微小機能素子８５６を転写した後、この微小機能素子８５６が転写された第２の基板８６９を巻き取りローラ８７２で巻き取っていく。符号８７３は転写台を示す。

第２の基板８６９上の配線の形成には、通常の真空成膜技術と通常のリソグラフィー技術とを用いてもよいことは言うまでもないが、例えば、Ａｌを全面に真空成膜し、その上にレジストをコンタクトプリント法で印刷し、エッチング液に浸すことによりパターニングを行う。このとき、成膜する金属は、Ｃｕ，Ａｕ，Ａｇ，Ｎｉ，Ｃｒ，Ｍｏ，Ｐｄ等様々な金属を用いることが可能であり、また、印刷方法はコンタクトプリント法に限らず、インプリント法、スクリーン印刷、グラビア印刷、オフセット印刷等様々な方法を用いることが可能である。また、このようにエッチング法を使わず、直接ナノ金属微粒子を含んだインクを印刷してアニールしても金属配線を形成することが可能である。金属配線は必要に応じてめっき処理を行うことにより所望の抵抗率の配線に仕上げることができる。また、ディスプレイ用途で保持容量が必要な場合は印刷法によりキャパシターを形成することができる。キャパシターの電極部は前述のエッチング法か金属ナノ粒子を用いた印刷法を用いることにより形成可能で、絶縁層はシロキサン系、ポリシラザン系のＳＯＧ等で酸化シリコン膜を形成してもよいし、ポリイミド、ＰＶＰ等の有機系絶縁膜を印刷しても形成可能である。層間絶縁膜はキャパシターの絶縁層と同様の材料を印刷することにより形成することができる。透明電極はＩＴＯを成膜後にレジストを印刷してエッチングして得ることができ、有機系透明電極のＰＥＤＯＴ／ＰＳＳを印刷することによっても形成可能である。

以上のようにして、例えば、ガラス基板やプラスチック基板上に画素スイッチングトランジスタとしてマイクロロッドトランジスタをアッセンブリングして液晶ディスプレイ用のバックパネルを製造することができる。この方法によれば、薄膜の成膜とリソグラフィーを用いたパターニングとを繰り返し行って基板上にＴＦＴを作製する従来のバックパネルの製造方法に比べて、より簡便にディスプレイのバックパネルの製造が可能である。

以上、この発明の一実施形態について具体的に説明したが、この発明は、上述の実施形態および実施例に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施形態において挙げた数値、構造、形状、材料、原料、プロセス等はあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料、原料、プロセス等を用いてもよい。
例えば、チャッキングを静電引力や磁力により行う場合には、吸着力を可変とする電源および電圧、電流の制御用の機器を用いればよい。

マイクロロッドトランジスタを説明するための斜視図および断面図である。 マイクロロッドトランジスタの製造方法を説明するための断面図である。 マイクロロッドトランジスタの製造方法を説明するための平面図である。 マイクロロッドトランジスタの製造方法を説明するための断面図である。 マイクロロッドトランジスタの製造方法を説明するための断面図である。 マイクロロッドトランジスタの製造方法を説明するための断面図である。 マイクロロッドトランジスタの製造方法を説明するための断面図および斜視図である。 マイクロロッドトランジスタの他の例を示す斜視図である。 マイクロロッドトランジスタの製造方法を説明するための断面図である。 マイクロロッドトランジスタの製造方法を説明するための平面図である。 マイクロロッドトランジスタの製造方法を説明するための断面図である。 マイクロロッドトランジスタの製造方法を説明するための断面図である。 マイクロロッドトランジスタの製造方法を説明するための断面図および斜視図である。 マイクロロッドトランジスタの他の例を示す斜視図である。 マイクロロッドトランジスタの製造方法を説明するための断面図である。 マイクロロッドトランジスタの製造方法を説明するための平面図である。 マイクロロッドトランジスタの製造方法を説明するための断面図である。 マイクロロッドトランジスタの製造方法を説明するための断面図である。 マイクロロッドトランジスタの製造方法を説明するための断面図および斜視図である。 マイクロロッドトランジスタの他の例を示す斜視図である。 マイクロロッドトランジスタの製造方法を説明するための断面図である。 マイクロロッドトランジスタの製造方法を説明するための断面図および斜視図である。 マイクロロッドトランジスタの基板上への配列例を説明するための斜視図である。 基板上に配列されたマイクロロッドトランジスタの電極の形成例を説明するための斜視図である。 ディスプレイモジュールの構造の一例を示す略線図である。 液晶ディスプレイの画素の回路構成例を示す略線図である。 液晶ディスプレイの画素部の断面構造の例を示す断面図である。 有機ＥＬディスプレイの画素の回路構成例を示す略線図である。 有機ＥＬディスプレイの画素の具体的な構成例を示す平面図である。 この発明の一実施形態によるアッセンブリ方法において用いられる第１の基板の例を示す斜視図である。 この発明の一実施形態によるアッセンブリ方法において用いられる第１の基板の他の例を示す斜視図である。 この発明の一実施形態によるアッセンブリ方法において用いられる第１の基板の具体的な構造例を示す断面図である。 この発明の一実施形態によるアッセンブリ方法において用いられる第１の基板のさらに他の例を示す断面図である。 この発明の一実施形態によるアッセンブリ方法を説明するための斜視図である。 この発明の一実施形態によるアッセンブリ方法を説明するための略線図である。 この発明の一実施形態によるアッセンブリ方法を説明するための略線図である。 この発明の一実施形態によるアッセンブリ方法を説明するための略線図である。

符号の説明

１…マイクロロッド、２…ゲート電極、３、２０６…ソース領域、４、２０７…ドレイン領域、１１、５１、１０１、１５１…ｎ⁺ 型Ｓｉ基板、１２、５２、１０２、１５２…ｉ型Ｓｉ層、１３、５３、１０３、１５３…ｎ⁺ 型Ｓｉ層、１７、３１…電極、１８、５７、１０７…ＳｉＯ₂ 膜、２０１、８５２…基板、２０２、８５３…素子収容層、２０３、８５４…素子収容孔、８５１…第１の基板、８５５…真空排気用の孔、８５６…微小機能素子、８６９…第２の基板

Claims (18)

1. 最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する
   ことを特徴とする微小機能素子。
2. 上記柱状構造体は半導体からなることを特徴とする請求項１記載の微小機能素子。
3. 上記柱状構造体はその軸方向に互いに導電型が異なる少なくとも２層以上の半導体層を有することを特徴とする請求項２記載の微小機能素子。
4. 上記微小機能素子はトランジスタであることを特徴とする請求項１記載の微小機能素子。
5. 上記柱状構造体はその軸方向に順次チャネル領域、ソース領域およびドレイン領域を有することを特徴とする請求項４記載の微小機能素子。
6. 上記柱状構造体の外周面にゲート絶縁膜を有することを特徴とする請求項５記載の微小機能素子。
7. 上記柱状構造体の外周面に順次ゲート絶縁膜およびゲート電極を有することを特徴とする請求項５記載の微小機能素子。
8. 最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する微小機能素子の製造方法であって、
   基板上に少なくとも一つの層を形成する工程と、
   上記層および上記基板を所定形状にパターニングすることにより複数の上記柱状構造体を形成する工程と、
   上記柱状構造体を分離する工程とを有する
   ことを特徴とする微小機能素子の製造方法。
9. 最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する微小機能素子の製造方法であって、
   ソース領域またはドレイン領域形成用のシリコン基板上にチャネル領域形成用の第１のシリコン層を形成する工程と、
   上記第１のシリコン層上にドレイン領域またはソース領域形成用の第２のシリコン層を形成する工程と、
   上記第２のシリコン層、上記第１のシリコン層および上記シリコン基板を異方性エッチングにより所定形状にパターニングすることにより複数の上記柱状構造体を形成する工程と、
   上記柱状構造体を互いに分離する工程とを有する
   ことを特徴とする微小機能素子の製造方法。
10. 最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する微小機能素子が少なくとも一つ搭載されている
    ことを特徴とする回路基板。
11. 最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する微小機能素子が少なくとも一つ搭載されている回路基板の製造方法であって、
    基板上に少なくとも一つの層を形成する工程と、
    上記層および上記基板を所定形状にパターニングすることにより複数の上記柱状構造体を形成する工程と、
    上記柱状構造体を分離する工程と、
    分離された上記柱状構造体を基板上に搭載する工程とを有する
    ことを特徴とする回路基板の製造方法。
12. 最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する微小機能素子が少なくとも一つ搭載されている回路基板の製造方法であって、
    ソース領域またはドレイン領域形成用のシリコン基板上にチャネル領域形成用の第１のシリコン層を形成する工程と、
    上記第１のシリコン層上にドレイン領域またはソース領域形成用の第２のシリコン層を形成する工程と、
    上記第２のシリコン層、上記第１のシリコン層および上記シリコン基板を異方性エッチングにより所定形状にパターニングすることにより複数の上記柱状構造体を形成する工程と、
    上記柱状構造体を互いに分離する工程と、
    分離された上記柱状構造体を基板上に搭載する工程とを有する
    ことを特徴とする回路基板の製造方法。
13. 最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する微小機能素子が少なくとも一つ搭載されている回路基板を有する
    ことを特徴とする電子応用装置。
14. 最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する微小機能素子が少なくとも一つ搭載されている回路基板を有する電子応用装置の製造方法であって、
    基板上に少なくとも一つの層を形成する工程と、
    上記層および上記基板を所定形状にパターニングすることにより複数の上記柱状構造体を形成する工程と、
    上記柱状構造体を分離する工程と、
    分離された上記柱状構造体を基板上に搭載する工程とを有する
    ことを特徴とする電子応用装置の製造方法。
15. 最小径が０．５μｍより大きく、かつ、長さが１μｍより大きい柱状構造体に少なくとも一つの機能要素を有する微小機能素子が少なくとも一つ搭載されている回路基板を有する電子応用装置の製造方法であって、
    ソース領域またはドレイン領域形成用のシリコン基板上にチャネル領域形成用の第１のシリコン層を形成する工程と、
    上記第１のシリコン層上にドレイン領域またはソース領域形成用の第２のシリコン層を形成する工程と、
    上記第２のシリコン層、上記第１のシリコン層および上記シリコン基板を異方性エッチングにより所定形状にパターニングすることにより複数の上記柱状構造体を形成する工程と、
    上記柱状構造体を互いに分離する工程と、
    分離された上記柱状構造体を基板上に搭載する工程とを有する
    ことを特徴とする電子応用装置の製造方法。
16. その軸方向に互いに異なる少なくとも２層以上の層を有する柱状構造体に少なくとも一つの機能要素を有する
    ことを特徴とする微小機能素子。
17. その軸方向に互いに異なる少なくとも２層以上の層を有する柱状構造体に少なくとも一つの機能要素を有する微小機能素子が少なくとも一つ搭載されている
    ことを特徴とする回路基板。
18. その軸方向に互いに異なる少なくとも２層以上の層を有する柱状構造体に少なくとも一つの機能要素を有する微小機能素子が少なくとも一つ搭載されている回路基板を有する
    ことを特徴とする電子応用装置。
    

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