JP2005191136A - 半導体検出器 - Google Patents

Abstract

【課題】 中高エネルギを持つα線などの荷電粒子を検出する従来の半導体検出器は，応答性・位置分解能等の面で劣っていた。これは，従来技術では，陽／陰電極を表裏反対面にそれぞれ配置するためである。すなわち，電子又は正孔が，半導体基板厚分の移動をする際にトラッピング等によって失われ，検出信号電流の減衰等を招くからである。
【解決手段】 本発明は，荷電粒子の入射面である片側の面に，陽／陰極共に配置する半導体検出器を提供する。これによって，検出信号電流の減衰を低減することができる。また，荷電粒子の感受面である空乏層を広げる工夫を取り入れた前記半導体検出装置等も提供し，これらによって，好適な検出特性を得ることを図ったものである。
【選択図】 図１

Description

本発明は，照射された荷電粒子を検出する半導体検出器に係り，詳しくは，ヘリウムや水素等の単一エネルギのイオンを照射し，資料中の原子核との弾性散乱によって後方に跳ね返されたイオンのエネルギスペクトルを測定することにより，試料成分元素の同定や深さ方向の組成分析を行うイオン散乱分析装置において，広い面積で散乱イオンを捕らえ，また捕らえた位置を特定して，イオンのエネルギに比例した電気信号を出力する半導体検出器に関する。

放射線の中でも，医療用途に使われる透過性の強い比較的低エネルギ（１０〜１５０ｋｅＶ）の硬Ｘ線やγ線では，比較的強度も強く，固体シンチレータによって一旦電磁波（可視光）や極低エネルギ電子線に変換する光電子増倍管または半導体ホトダイオードの２次元アレイ素子によって，容易且つ高精度に照射線のの二次元分布が検出できる。
一方，数十ｋｅＶ〜数ＭｅＶオーダの中高エネルギを持つα線（ヘリウム原子核）などのイオン粒子は，固体の表面分析等のためによく用いられる。このような中高エネルギ荷電粒子の場合には，非破壊的な分析用途であるがゆえに，イオン１個１個を区別して計数するための高い検出感度と，散乱事象に関わった物質組成などの情報を得，あるいは他の粒子線と区別等するためのエネルギ分解能が要求される。そのため直接変換型の検出器構造を基本とした位置分解能型半導体検出器が工夫，考案されてきた。
直接変換型の検出器材料としては，常温で常時高抵抗な真性半導体結晶（代表的にはシリコン）が用いられ，荷電粒子が表面皮下に進入した時に，その飛跡に沿って生成する多数の電子−正孔対を，高電界で電極に集め，微小電流として検出する方法が一般的である。図１１（ａ）には，真性半導体基板の表面（荷電粒子の入射する側）と裏面に削り込んだ溝によって分離された帯状の電極列を，表裏面間で互いに交差させて配置した構造の検出素子の例を示す。両サイドの帯状電極を抵抗で直列につなぐことによって，その両端のアンプに荷電粒子で生じた電流電荷が位置に依存して分割されて流れ，２次元情報が読出される仕組みである（例えば，非特許文献１参照。）。さらに図１１（ｂ）では，画素１つ１つを行列状に分離し，各行および列ごとに１個ずつアンプを設け，各検出素子の出力をそれぞれ該当する行と列のアンプに導いて，２次元情報を得る工夫がなされている（例えば，特許文献１参照。）。
ところが，上記例のように２次元半導体の２つの対向する面にオーミック接触で被着された電極間には，半導体結晶の中に存在する欠陥によって漏れ電流（暗電流と言う）が生じる。例えば，入手し得る最高水準の比抵抗（〜５０ｋΩｃｍ）を有するシリコン結晶の場合，１ｃｍ²×厚さ１ｍｍ素子の抵抗は５ｋΩであり，１００Ｖの電圧を印加すれば５０ｍＡの暗電流が流れることになる。荷電粒子１個が生成する電子−正孔対が１０⁵個分集まった場合の電流が１μＡであることと比べれば，前記５０ｍＡの電流は極めて大きな電流であり，検出器としての感度にも多大な影響を及ぼし，実用的ではない。そこで，この暗電流の影響を低減する方法として，キャリア注入を伴わない接触構造の電極が用いられる。例えば，半導体に対し十分に高いショットキーバリアを構築する金やアルミ等の材料を用いたり（表面障壁型），ｎ型（ｐ型）半導体基板において，電極と半導体の界面皮下にｐ型（ｎ型）のドーピング処理を施すことによってＰＮダイオード構造を形成（ｐｎ接合型）する構造が一般的に用いられる。
後者を例に，以下に実用化されている半導体検出器の原理について説明する。逆バイアス電圧（電極に負極電位）を印加した場合，電極皮下のｐ型層からｎ型基板へ正孔が流れ，逆にｎ型基板からｐ型層へ電子が流れ込み，擬似的な真性半導体層が形成される（「空乏層」と呼ばれる）。この空乏領域の比抵抗は極めて高く，印加電圧の勾配はほとんどこの領域が担うことになり，簡単に１０⁶〜１０⁷Ｖ／ｍという強電界が得られる。この空乏層内に荷電粒子を進入させれば，生成される正孔−電子対を，強電界によって効率良く収集することができる。もし荷電粒子の飛程（進入距離）以上の厚さの空乏層を検出器に形成すれば，荷電粒子のエネルギに比例した電流信号が得られる。
実際の半導体検出器は，空乏層の厚みが，対象とする荷電粒子の種類やエネルギに応じて決まる最大飛程（進入距離）と同じ程度となるよう，基板のドーピング濃度や動作バイアス電圧を選択する。その設計ノモグラムを図１０に示す。本発明の対象とするα線は，５．０ＭｅＶ以下のエネルギであることから，飛程（進入距離）は２０μｍ程度以下であることを図１０から読み取ることができる（図１０「空乏層厚」参照）。これ以上空乏層を広げても，必要以上に高いバイアス電圧が必要となり，その分暗電流等が増大するだけである。
このように薄い空乏層は，荷電粒子の飛び込む側の電極皮下に形成され，電極が負電位（正電位）の場合，正孔−電子対のうち正孔（電子）は，空乏層にかかる高電界により即座に電極に収集され電流信号に変換されるが，電子（正孔）の方は空乏層を出た後，基板厚に相当する距離（〜数百μｍ）を経て裏面の接地電極にたどり着く。このとき，電子（正孔）の移動に伴う信号は，移動時間に比例したゆっくりした（緩やかな）パルスとなり，次々に飛来する荷電粒子の正孔（電子）信号と重なり，エネルギ分解能はもとより，計数効率すなわち感度をも落とすことになる。さらに，多数の電子（正孔）は電極に達する前に，基板内部に存在する結晶（格子）欠陥に遭遇し，再結合や捕獲（トラッピング）によって失われ，検出信号電流の減衰につながる。
また，図１２に示すような裏面電極が表面電極に交差する方向の位置分解能を担う２次元分解能型の場合には，基板厚みを挟むため，電子（正孔）の移動に伴う誘導電位が広がってしまい，位置情報の劣化原因となる。さらに，基板内部にもともと残留している電荷やトラップされる電子によって基板内の電界が歪むため，裏面電極からの信号から精度の良い位置情報が得られないという問題がある。
上記多数の課題に対して，例えば，厚い基板においても良好な応答性を確保する工夫として，図１３のように，作動電圧供給のための表面電極，裏面電極以外に，荷電粒子の信号電流を検出するための第３の電極を表面に，交差指形構造に配置したものが知られている（例えば，特許文献２参照。）。また，図１４のようにＳＯＩ基板を用いて実効的な基板厚みを薄くし，かつ裏面からの貫通部を形成し，裏面電極を表面に近接させた工夫も知られている（例えば，特許文献３参照。）。いずれも，本発明の対象である位置分解能型半導体検出器の検出器に関するものではないが，共通の課題に対する工夫の一例ではある。
特開昭６１−１４５９１号公報 特開平１０−５６１９６号公報 特開２００３−２９４８４６号公報 ＩＥＥＥ Ｔｒａｎｓ． ｏｎ Ｎｕｃｌｅａｒ Ｓｃｉｅｎｃｅ， Ｖｏｌ．ＭＳ−２４，Ｎｏ．１，１９９７， Ｐ．１８２−１８７

数μｍ程度の入射荷電粒子の飛程（進入距離）より数十〜数百倍もの厚み（数百μｍ）をもつ半導体基板の，表／裏面に陽／陰極電極を配置する従来構造（図１２）では，裏面電極に引き寄せられる正孔または電子の電荷が，半導体材料内に存在するトラップに捕えられ，検出信号の波形が小さくなり感度が劣化したり，時間的に鈍った波形となり計数率効率が低下する，また裏面信号の位置情報の劣化などの問題が生じる。
本発明の目的は，従来検出器における表／裏面に陽／陰電極を配置したことに伴う計数効率低下の問題を克服するべく，半導体検出器の感受面の表面皮下，数μｍ程度の深さまでしか進入しない，数ＭｅＶ以下のα線など荷電重粒子線に対して，半導体検出器内部に生成された電子−正孔対を，効率良く，また応答性良く捕捉・収集して，粒子入射の１次元又は２次元位置情報信号に直接変換することができる半導体検出器を提供することである。

上記のような課題を解決するために，本発明は，
半導体基板の表面に入射する荷電粒子のエネルギを測定する半導体検出器であって，
前記半導体基板の，前記荷電粒子が入射する面である片側の面に，複数の陽極配線及び複数の陰極配線が互いに格子状及び／若しくは交互にアレイ状に配置されており，
前記半導体基板がｎ型半導体基板である場合には該ｎ型半導体基板の前記陰極配線と接する部分にｐ型層が，前記半導体基板がｐ型半導体基板である場合には該ｐ型半導体基板の前記陽極配線と接する部分にｎ型層が形成されている，
ことを特徴とする半導体検出器として構成されている。
また，前記半-導体基板がｎ型半導体基板である場合には前記半導体基板の前記陽極配線と接する部分にｎ⁺型層が，前記半導体基板がｐ型半導体基板である場合には前記半導体基板の前記陰極配線と接する部分にｐ⁺型層が形成されていることが望ましい。
さらに，前記複数の陽極配線及び複数の陰極配線が互いに格子状に形成されている場合には，前記ｎ⁺型層（またはｐ⁺型層）及び／若しくは前記ｐ型層（またはｎ型層）が，格子状を形成する前記陽極配線と前記陰極配線に囲まれた矩形状の中心に向け凸状に張り出した形状をもつように構成することも可能である。
前記半導体基板の比抵抗値は１０Ωｃｍ以上であることが望ましい。
前記半導体基板がｎ型半導体基板である場合には，前記陰極配線が接する基板部分に適量の硼素がドーピングされることによって，ｐ型層が形成されていることが望ましい。
もしくは，前記陽極配線が接する基板部分に適量の砒素又はリンがドーピングされることによって，ｎ⁺型層が形成されていることが望ましい。
また，前記半導体基板がｐ型半導体基板である場合には，前記陽極配線が接する部分に適量の砒素またはリンがドーピングされることによって，ｎ型層が形成されていることが望ましい。
もしくは，前記陰極配線が接する基板部分に適量の硼素がドーピングされることによって，ｐ⁺型層が形成されていることが望ましい。
さらに，前記半導体基板が，ＳｉＯ₂の絶縁層を有するＳＯＩウェハである構成とすることも可能である。
または，前記半導体基板がｎ型半導体基板である場合には前記陽極配線が，前記半導体基板がｐ型半導体基板である場合には前記陰極配線が，前記半導体基板に形成された溝内に埋め込まれていることによって，より好適な前記半導体検出器が構成される。

以上，本発明によれば半導体検出器の感受面皮下，深さ２０μｍ程度以下までしか進入しないα線等の荷電粒子線を受けて半導体検出器内部に生成された電子−正孔対を効率良く収集することが可能となり，従来の検出器よりも応答性，位置分解能等が優れた半導体検出器を提供することができる。

以下添付図面を参照して，本発明の実施の形態及び実施例につき説明し，本発明の理解に供する。尚，以下の実施の形態及び実施例は本発明を具体化した一例であって，本発明の技術的範囲を限定する性格のものではない。また，下記実施の形態，実施例及び図面は前記半導体基板がｎ型半導体基板であることを前提に記載されているが，前記半導体基板がｐ型半導体基板であっても，すべての極性を反転させることによって本発明の実施が可能であることは自明であるため，記載を省略したに過ぎないものであって，本発明の技術的範囲を，ｎ型半導体基板の場合に限定する性格のものではない。
図１（ａ）は，本発明に基づく２次元位置分解能をもつｐｎ接合型荷電粒子用半導体検出器の実施形態の一例である。この実施形態では，ｎ型半導体基板１に荷電粒子が入射する側の面である片側の面のみに，複数の陽極配線７および該陽極配線７と直交する陰極配線５が絶縁層８を介して格子状に交差配置されているのが特徴である。半導体検出器として機能するためには，前記陰極配線５（前記陽極配線７との交差部を除く）が前記ｎ型半導体基板１と接する部分にｐ型層４が形成され，前記ｎ型半導体基板１との間にｐｎ接合構造が形成されている必要がある。
図３は，本発明に基づく１次元位置分解能をもつｐｎ接合型荷電粒子用半導体検出器の実施形態の一例である。この場合，基本構造は前記２次元位置分解能をもつ検出器と同様であるが，ｎ型半導体基板１に荷電粒子が入射する側の面である片側の面のみに，複数の陽極配線７および陰極配線５が交互にアレイ状に並行配置されているのが特徴である。半導体検出器として機能するためには，前記陰極配線５（前記陽極配線７との交差部を除く）が前記半導体基板１と接する部分にｐ型層４が形成され，前記ｎ型半導体基板１との間にｐｎ接合構造が形成されている必要がある。

以下，図１（ａ）および図３に基づいて本発明に係る半導体検出器の動作について説明する。
複数の陰極配線５の間は，コンデンサ１３および抵抗１４から構成されるパルス成形回路によって結合され，端部のバイアス電圧カット用の結合コンデンサ１６を経由して２つのプリアンプ１５ａ，１５ｂにつながる。また陰極配線５は夫々高抵抗１２を通じてバイアス電圧１１が供給される。同様に陽極配線７も，コンデンサ１３および抵抗１４から構成されるパルス成形回路によって結合され，端部は２つのプリアンプ１５ｃ，１５ｄに直結されている。
本回路系を通じ，陰電極配線５の表面直下のｐ型層４と基板のｎ型活性層３から形成されるｐｎ接合にバイアス電圧１１が印加されると，ｐ型層４の下方に向かって空乏層９が広がるが，やがて該空乏層９が横方向に広がり，陰極配線５と陽極配線７によって囲まれた領域に広がっていく。この広がった空乏層９が荷電粒子の感受面となる。
空乏層９が広がった領域に荷電粒子が入射したときに生成された正孔の電荷は陰電極５に，電子の電荷は陽電極７に夫々集められ，上記パルス成形回路によって，各々電極位置に依存して電荷分割された両端のプリアンプ１５ａ−１５ｂまたは１５ｃ−１５ｄによって，電圧信号として読み出される。信号読出し回路の実施例を図５に，２次元読出し系をダイオードで模擬した等価回路を図６に示す。なお，信号読出し回路系は，陰極配線５と陽極配線７が直交交差する場合に限られるものではない。例えば，図７のように６０°で交差する，斜交交差させたような構成であってもよい。
入射位置を特定するための電荷分割の方式には，図８に示すように，抵抗だけで構成される抵抗分割型と，抵抗とコンデンサによる容量分割型がある。図９は，それぞれの特徴をまとめたものである。荷電粒子検出器のように，１個１個の信号をパルス信号として計測する場合には，一般に容量分割型が適している。
この実施形態では，半導体基板１の荷電粒子を受ける片面のみに陽極配線７と陰極配線５が配設されていることにより，荷電粒子を感受する空乏層９が，荷電粒子を受ける面側数μｍ程度の深さに偏って形成されるので，半導体基板１の感受面の表面皮下数μｍしか進入しない荷電粒子を効率良く捕捉することができる。

図１及び図３を用いて，特に，好適な検出特性を得ることができる本発明の具体的な実施例について説明する。
第１の実施例として，半導体基板１の陽極配線７と接する部分にｎ⁺型層６を形成する場合が挙げられる。ｎ⁺型層６は前記半導体基板１と前記陽極配線７との間にオーミック接触を確保するためのものであり，これによって暗電流の影響が相対的に小さくなるため，好適な検出特性を得ることが可能となる。
第２の実施例として，前記複数の陽極配線７及び複数の陰極配線５が互いに格子状に形成された，前記２次元位置分解能をもつｐｎ接合型荷電粒子用半導体検出器（図１（ａ））の場合であって，前記ｐ型層４及び／若しくは前記ｎ⁺型層６を，前記陰極配線５と前記陽極配線７に囲まれた矩形領域の基板表面露出部分に形成する場合が挙げられる。この場合，上記前記ｐ型層４及び／若しくはｎ⁺型層６を上記領域の中心に向け凸状に張り出した形状とすることが望ましい。この例では図１（ｂ）ないし（ｄ）に示すように，空乏層９の表面積が広がり，感受面積比率を上げることができるため，好適な検出特性を得ることが可能となる。また，図１の上図（ｅ）に示すように，陽極配線７直下のｎ⁺型層６を張り出し，前記矩形の２辺に平行な「くの字」型の形状にすることによっても，感受面積比率を上げることができる。
第３の実施例として，前記半導体基板１が比抵抗１０Ωｃｍ以上である場合が挙げられる。この場合，暗電流の影響が相対的に小さくなるため，好適な検出特性を得ることが可能となる。
第４の実施例として，１０¹⁴〜１０¹⁵[／ｃｍ²]の硼素元素をイオン注入または表面拡散によりドーピングすることで，前記ｐ型層４が厚さ０．１〜２．０μｍに形成され及び／若しくは，１０¹⁵〜１０¹⁶[／ｃｍ²]の砒素または燐元素をイオン注入または表面拡散によりドーピングすることで，前記ｎ⁺型層６が厚さ０．１〜２．０μｍに形成されている場合が挙げられる。このように適正なドーピング濃度を選択して適正な厚みを有するｐ型層及び／若しくはｎ⁺型層を形成することによって，好適な検出特性を得ることが可能となる。
第５の実施例として，半導体基板１としてＳｉＯ₂の絶縁層２が形成されているＳＯＩウェハを用いる場合が挙げられる。これによって電荷収集効率を向上させることができ，好適な検出特性を得ることが可能となる。
第６の実施例として，図２に示されるように，半導体基板１の活性層３の中にＳｉＯ₂の絶縁層２より浅い溝を形成し，該溝の中に陽極配線４を埋め込んだ場合が挙げられる。これによって，さらに電荷収集効率を向上させることができ，好適な検出特性を得ることが可能となる。

ここで，上記第５及び第６の実施例の場合に電荷収集効率を向上させることができる理由を，図４を用いて詳細に説明する。
図４(ａ)は，半導体基板１（活性層３）の裏面に，接地電位の陽電極７ａを持った半導体検出器の場合であり，従来技術を示すものである。荷電粒子が入射する表面に複数の陰極配線５がアレイ状に並行配置され，半導体基板１と接する部分がｐ型層となり，バイアス電圧を印加することにより，空乏層が下方に向けて広がる。荷電粒子が陰極配線５の間に入射して生成する正孔は，すぐに陰極に捕集されるが，電子は空乏層を経て，厚い活性層を通過し，裏面の接地陽電極に吸収される。厚い活性層には格子欠陥などが多数存在し，再結合やトラッピングによって電子が失われるため，電荷収集効率は低い。
図４(ｂ)は，荷電粒子が入射する面に，複数の陰極配線５および陽極配線７を交互にアレイ状に並行配置した半導体検出器であり，本発明の一実施形態を示すものである。同様にバイアス電圧を印加することにより，空乏層ははじめ陰極配線５直下のｐ型層４から広がるが，やがて電気力線に沿って陽極配線７に向けて広がり，表面を覆う。空乏層は多少基板内（すなわち下方）に広がるが表面近傍に限定されるため，荷電粒子によって生じる正孔および電子は，夫々陰極および陽極に，共に効率よく捕集される。したがって，従来技術と比べて応答性，位置分解能共に向上する。
図４(ｃ)は，半導体基板１として，ＳｉＯ₂の絶縁層２が表面皮下に埋めこまれたＳＯＩウェハを採用した半導体検出器であり，本発明の一実施形態であって，前記実施例５の場合に相当する。空乏層は，はじめ下方へ広がるが，ＳｉＯ₂の絶縁層２に達するとそれより下方には広がれないため横方向に広がり始める。これにより，空乏層がごく薄い活性層に限定されるため空乏層内部の電界強度が上がり，電荷収集効率が向上する。したがって，前記図４（ｂ）の実施形態よりも応答性，位置分解能が向上する。
図４（ｄ）は，前記ＳＯＩウェハである半導体基板１の活性層３に溝を掘り，陽電極７を埋めこんだ構造をもった半導体検出器であり，本発明の一実施形態であって，前記実施例６の場合に相当する。空乏層は，前記図４（ｃ）の場合と同様の広がり方をする。これに加えて，本実施例の場合，活性層内の電気力線が表面に平行に走るため，より均質な電界分布となることが図より理解できる。これにより電荷の捕集効率が向上し，前記図（ｃ）の実施形態よりもさらに応答性，位置分解能が向上する。
尚，図４では，本発明の一実施形態である複数の陽極配線および陰極配線が交互にアレイ状に並行配置されている場合のみが説明されているが，図面を簡素化して理解を容易にすることを意図したものであり，本発明の他の実施態様である複数の陽極配線及び陰極配線が互いに格子状に配置されている場合であっても，同様の原理によって説明される。

（ａ） 本発明に係る半導体検出器の実施形態の一例である２次元位置分解能型検出器の概略断面斜視図。（ｂ）ないし（ｅ） 陽極配線と陰極配線に囲まれた矩形状を上方から見た概略図。 同じく２次元位置分解能型検出器であって，別の実施形態を示す概略断面斜視図。 本発明に係る半導体検出器の実施形態の一例である１次元位置分解能型検出器の概略断面斜視図。 本発明の各実施例により電荷捕集効率が向上することを示す，１次元分解能型検出器の断面図。 本発明に係る半導体検出器の実施形態の一例である２次元位置分解能型検出器における信号読出し回路の一例を示す概念図。 図５に示す信号読出し回路の一例をダイオードで模擬した等価回路図。 図５に示す信号読出し回路の変形例を示す概念図。 荷電粒子の入射位置を特定するための電荷分割を実行する回路の一例である抵抗分割型回路と容量分割型回路とを示す回路図。 図８に示す抵抗分割型の特性と容量分割型の特性とを比較した比較図。 半導体基板としてシリコン基板を用いた場合の設計ノモグラム。 従来技術である，γ線等高エネルギ粒子用２次元位置分解能型半導体検出器の斜視図。 従来技術である，表裏面に交差電極を配した２次元位置分解能型半導体検出器の概略断面斜視図。 特許文献２の図１及び図２ａ，ｂ。 特許文献３の図４。

符号の説明

１…（ｎ型）半導体基板
２…絶縁層（ＳｉＯ₂）
３…活性層
４…ｐ型層
５…陰極配線
６…ｎ⁺型層
７…陽極配線
８…絶縁層
９…空乏層
１１…バイアス電源
１２，１４…抵抗
１３，１６…コンデンサ
１５…プリアンプ

Claims (10)

1. 半導体基板の表面に入射する荷電粒子のエネルギを測定する半導体検出器であって，
   前記半導体基板の，前記荷電粒子が入射する面である片側の面に，複数の陽極配線及び複数の陰極配線が互いに格子状及び／若しくは交互にアレイ状に配置されており，
   前記半導体基板がｎ型半導体基板である場合には該ｎ型半導体基板の前記陰極配線と接する部分にｐ型層が，前記半導体基板がｐ型半導体基板である場合には該ｐ型半導体基板の前記陽極配線と接する部分にｎ型層が形成されている，
   ことを特徴とする半導体検出器。
2. 前記半導体基板がｎ型半導体基板である場合には前記半導体基板の前記陽極配線と接する部分にｎ⁺型層が，前記半導体基板がｐ型半導体基板である場合には前記半導体基板の前記陰極配線と接する部分にｐ⁺型層が形成されている請求項１に記載の半導体検出器。
3. 前記複数の陽極配線及び複数の陰極配線が互いに格子状に形成され，且つ前記ｐ型層（またはｎ型層）及び／若しくは前記ｎ⁺型層（またはｐ⁺型層）が，格子状を形成する前記陽極配線と前記陰極配線に囲まれた矩形状の中心に向け凸状に張り出した形状をもつ請求項１または２に記載の半導体検出器。
4. 前記半導体基板の比抵抗値が１０Ωｃｍ以上である請求項１ないし３のいずれかに記載の半導体検出器。
5. 前記半導体基板がｎ型半導体基板であって，前記陰極配線が接する基板部分に適量の硼素がドーピングされることによって，ｐ型層が形成されてなる請求項１ないし４のいずれかに記載の半導体検出器。
6. 前記半導体基板がｎ型半導体基板であって，前記陽極配線が接する基板部分に適量の砒素又はリンがドーピングされることによって，ｎ⁺型層が形成されてなる請求項１ないし５のいずれかに記載の半導体検出器。
7. 前記半導体基板がｐ型半導体基板であって，前記陽極配線が接する基板部分に適量の砒素又はリンがドーピングされることによって，ｎ型層が形成されてなる請求項１ないし４のいずれかに記載の半導体検出器。
8. 前記半導体基板がｐ型半導体基板であって，前記陰極配線が接する基板部分に適量の硼素がドーピングされることによって，ｐ⁺型層が形成されてなる請求項１ないし４または請求項７のいずれかに記載の半導体検出器。
9. 前記半導体基板が，ＳｉＯ₂の絶縁層を有するＳＯＩウェハである請求項１ないし８のいずれかに記載の半導体検出器。
10. 前記半導体基板がｎ型半導体基板である場合には前記陽極配線が，前記半導体基板がｐ型半導体基板である場合には前記陰極配線が，前記半導体基板に形成された溝内に埋め込まれてなる請求項９に記載の半導体検出器。

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