JP2005191081A

JP2005191081A - 薄膜半導体装置の製造方法

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Publication number: JP2005191081A
Application number: JP2003427546A
Authority: JP
Inventors: Kunihiro Matsuda; 邦宏松田
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 2003-12-24
Filing date: 2003-12-24
Publication date: 2005-07-14

Abstract

【課題】ＬＤＤ構造のＮＭＯＳ薄膜トランジスタの製造に際し、１回のｎ型不純物注入でｎ型不純物高濃度領域およびｎ型不純物濃度変化領域を形成する。
【解決手段】断面ほぼ台形形状のゲート電極９をマスクとしてｎ型不純物を高濃度で注入する。すると、ゲート電極９の断面ほぼ台形の上辺下の半導体薄膜６が真性領域からなるチャネル領域６ａとなり、ゲート電極９の断面ほぼ台形の傾斜辺下の半導体薄膜６がｎ型不純物濃度変化領域からなるソース・ドレイン領域６ｂとなり、さらにその両側における半導体薄膜６がｎ型不純物高濃度領域からなるソース・ドレイン領域６ｃとなる。
【選択図】図１６

Description

この発明は、ＬＤＤ(Lightly Doped Drain）構造の薄膜トランジスタ等の薄膜半導体装置の製造方法に関する。

例えば、ＬＤＤ構造のトランジスタの製造方法には、半導体基板上に形成されたゲート絶縁膜上に形成されたゲート電極の両側面に、絶縁膜の成膜とエッチバックとにより、外側を約４５°の傾斜面とされたサイドウォールを形成し、これらのサイドウォールを介して半導体基板の上面側に不純物を高濃度で注入することにより、ゲート電極下の半導体基板の上面側をチャネル領域とし、両サイドウォール下の半導体基板の上面側をゲート電極側から外側に向かうに従って不純物濃度が漸次増加する不純物濃度変化領域とし、その両側における半導体基板の上面側を不純物高濃度領域とする方法がある（例えば、特許文献１参照）。

特開平７−５８３２３号公報

ところで、上記従来の製造方法では、ゲート電極の側面全体にサイドウォールを形成しており、サイドウォール部分にはゲート電極が延出されていないため、オン電流が低下するおそれがある。また、ゲート電極の材質とサイドウォールの材質とが異なるため、工程数が多くなってしまう。

そこで、この発明は、ゲート電極の両側面にサイドウォールを形成することなく、半導体薄膜に不純物濃度変化領域を形成することができる薄膜半導体装置の製造方法を提供することを目的とする。

請求項１に記載の発明は、半導体薄膜上に形成された絶縁膜上に断面ほぼ台形形状の電極を形成し、前記電極をマスクとして前記半導体薄膜に一導電型不純物を高濃度で注入して、前記電極の断面ほぼ台形の上辺下の前記半導体薄膜を真性領域とし、前記電極の断面ほぼ台形の傾斜辺下の前記半導体薄膜を一導電型不純物濃度変化領域とし、その両側における前記半導体薄膜を一導電型不純物高濃度領域とすることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記断面ほぼ台形形状の電極は、前記絶縁膜上に形成された断面ほぼ方形形状の電極および該電極上に形成されたレジストパターンの双方をエッチング可能なエッチングガスを用いたドライエッチングにより、形成することを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記半導体薄膜の形成面上に他の半導体薄膜が形成され、前記他の半導体薄膜上に形成された前記絶縁膜上に他の電極を形成し、前記他の電極をマスクとして前記他の半導体薄膜に他導電型不純物を高濃度で注入して、前記他の電極下の前記他の半導体薄膜を真性領域とし、その両側における前記他の半導体薄膜を他導電型不純物高濃度領域とすることを特徴とするものである。
請求項４に記載の発明は、請求項３に記載の発明において、前記絶縁膜上に前記他の電極と前記半導体薄膜を覆う前記他の電極と同一の材料からなる不純物注入マスクとを形成し、この状態で前記他の半導体薄膜のみに前記他導電型不純物を注入することを特徴とするものである。
請求項５に記載の発明は、請求項４に記載の発明において、前記他導電型不純物を注入した後に、第１のドライエッチングにより前記不純物注入マスクをエッチングして断面ほぼ方形形状の電極を形成し、次いで、第２のドライエッチングにより前記断面ほぼ方形形状の電極をエッチングして前記断面ほぼ台形形状の電極を形成し、この状態で前記半導体薄膜のみに前記一導電型不純物を注入することを特徴とするものである。
請求項６に記載の発明は、請求項５に記載の発明において、前記第２のドライエッチングは前記第１のドライエッチングを行なうときに用いたレジストパターンをそのまま用いて行なうことを特徴とするものである。
請求項７に記載の発明は、請求項６に記載の発明において、前記半導体薄膜のみに前記一導電型不純物を注入するとき、前記他の半導体薄膜は前記レジストパターンで覆われていることを特徴とするものである。
請求項８に記載の発明は、請求項５に記載の発明において、前記電極はＭｏからなり、前記第１のドライエッチングはフッ素系ガスを用いたＲＩＥドライエッチングであり、前記第２のドライエッチングは塩素系ガスを用いたＲＩＥドライエッチングであることを特徴とするものである。
請求項９に記載の発明は、請求項３に記載の発明において、前記絶縁膜上に前記電極を形成するための電極と前記他の電極とを形成し、次いで、ドライエッチングにより前記電極を形成するための電極をエッチングして前記断面ほぼ台形形状の電極を形成することを特徴とするものである。
請求項１０に記載の発明は、請求項９に記載の発明において、前記断面ほぼ台形形状の電極を形成した後に、前記半導体薄膜のみに前記一導電型不純物を注入し、次いで、前記他の半導体薄膜のみに前記他導電型不純物を注入することを特徴とするものである。
請求項１１に記載の発明は、請求項１０に記載の発明において、前記半導体薄膜のみに前記一導電型不純物を注入するとき、前記他の半導体薄膜は前記ドライエッチングを行なうときに用いたレジストパターンで覆われ、前記他の半導体薄膜のみに前記他導電型不純物を注入するとき、前記半導体薄膜は別のレジストパターンで覆われていることを特徴とするものである。
請求項１２に記載の発明は、請求項９に記載の発明において、前記電極はＭｏからなり、前記ドライエッチングは塩素系ガスを用いたＲＩＥドライエッチングであることを特徴とするものである。
請求項１３に記載の発明は、請求項１に記載の発明において、前記半導体薄膜はポリシリコン薄膜であることを特徴とするものである。
請求項１４に記載の発明は、請求項１３に記載の発明において、前記ポリシリコン薄膜によってポリシリコン薄膜トランジスタを形成することを特徴とするものである。

この発明によれば、断面ほぼ台形形状の電極をマスクとして半導体薄膜に一導電型不純物を高濃度で注入して、電極の断面ほぼ台形の傾斜辺下の半導体薄膜を一導電型不純物濃度変化領域としているので、電極の両側面にサイドウォールを形成することなく、半導体薄膜に不純物濃度変化領域を形成することができる。

図１はこの発明の製造方法により製造されたＣＭＯＳ薄膜トランジスタの一例の要部の平面図を示し、図２は図１のＡ−Ａ線に沿う断面図を示す。このＣＭＯＳ薄膜トランジスタは、ＮＭＯＳ薄膜トランジスタ１とＰＭＯＳ薄膜トランジスタ２とからなっている。各薄膜トランジスタ１、２は、ガラス基板３の上面に設けられた第１および第２の下地絶縁膜４、５の上面の各所定の箇所にそれぞれ設けられた半導体薄膜６、７を備えている。半導体薄膜は、非晶質、多結晶、連続粒界結晶又は単結晶のシリコン等からなる。また、第１の下地絶縁膜４は窒化シリコンからなり、第２の下地絶縁膜５は酸化シリコンからなっている。

ＮＭＯＳ薄膜トランジスタ１はＬＤＤ構造となっている。すなわち、ＮＭＯＳ薄膜トランジスタ１の半導体薄膜６の中央部は真性領域からなるチャネル領域６ａとされ、その両側はｎ型不純物濃度変化領域からなるソース・ドレイン領域６ｂとされ、さらにその両側はｎ型不純物高濃度領域からなるソース・ドレイン領域６ｃとされている。この場合、ソース・ドレイン領域６ｂのｎ型不純物濃度は、チャネル領域６ａ側からソース・ドレイン領域６ｃ側に向かうに従って漸次増加している。一方、ＰＭＯＳ薄膜トランジスタ２の半導体薄膜７の中央部は真性領域からなるチャネル領域７ａとされ、その両側はｐ型不純物高濃度領域からなるソース・ドレイン領域７ｂとされている。

半導体薄膜６、７を含む第２の下地絶縁膜５の上面にはゲート絶縁膜８が設けられている。半導体薄膜６のチャネル領域６ａおよびソース・ドレイン領域６ｂ上におけるゲート絶縁膜８の上面には断面ほぼ台形形状のゲート電極９が設けられている。この場合、半導体薄膜６のチャネル領域６ａはゲート電極９の断面ほぼ台形の上辺下に設けられ、ソース・ドレイン領域６ｂはゲート電極９の断面ほぼ台形の傾斜辺下に設けられている。半導体薄膜７のチャネル領域７ａ上におけるゲート絶縁膜８の上面には断面ほぼ方形形状のゲート電極１０が設けられている。両ゲート電極９、１０は、共通ライン１１を介して互いに接続されている。

ゲート電極９、１０および共通ライン１１を含むゲート絶縁膜８の上面には層間絶縁膜１２が設けられている。半導体薄膜６のソース・ドレイン領域６ｃ上における層間絶縁膜１２およびゲート絶縁膜８にはコンタクトホール１３が設けられている。半導体薄膜７のソース・ドレイン領域７ｂ上における層間絶縁膜１２およびゲート絶縁膜８にはコンタクトホール１４が設けられている。共通ライン１１上における層間絶縁膜１２およびゲート絶縁膜８にはコンタクトホール１５が設けられている。

コンタクトホール１３、１４内およびその近傍の層間絶縁膜１２の上面にはそれぞれソース・ドレイン電極１６、１７がソース・ドレイン領域６ｃ、７ｂに接続されて設けられている。各一方のソース・ドレイン電極１６、１７は、接続部１８を介して互いに接続されている。各他方のソース・ドレイン電極１６、１７はドレインライン１９に接続されている。コンタクトホール１５内および層間絶縁膜１２の上面にはゲートライン２０が共通ライン１１に接続されて設けられている。

上記したＣＭＯＳ薄膜トランジスタは、ＰＭＯＳ薄膜トランジスタ２はＬＤＤ構造ではないため高移動度を維持し、ＮＭＯＳ薄膜トランジスタ１はＬＤＤ構造として低消費電流とするという特性を有するものであり、ＮＭＯＳ薄膜トランジスタ１のみがＬＤＤ構造であるので、工程数を低減することができるという利点を有しており、例えば液晶表示装置のドライバー回路に適用される。

次に、上記構成のＣＭＯＳ薄膜トランジスタの製造方法の一例について説明するが、本発明においては、ＬＤＤ構造のＮＭＯＳ薄膜トランジスタ１のみの工程数を低減する方法に留まらず、ＣＭＯＳ薄膜トランジスタ全体の工程数をさらに低減する方法に関連付けられているものであることに留意されたい。まず、図３に示すように、ガラス基板３の上面にプラズマＣＶＤ法により窒化シリコンからなる第１の下地絶縁膜４、酸化シリコンからなる第２の下地絶縁膜５およびアモルファスシリコン薄膜２１を連続して成膜する。

次に、水素含有量の多いプラズマＣＶＤ法で成膜したアモルファスシリコン薄膜２１の含有水素を除去するために、窒素ガス雰囲気中において４５０℃程度の温度で２時間程度の脱水素処理を行なう。この脱水素処理は、アモルファスシリコン薄膜２１に後工程でエキシマレーザの照射により高エネルギーを与えると、アモルファスシリコン薄膜２１中の水素が突沸して欠陥が生じるので、これを回避するために行なうものである。

次に、図４に示すように、アモルファスシリコン薄膜２１に上側からエキシマレーザを照射することにより、アモルファスシリコン薄膜２１を多結晶化してポリシリコン薄膜２２とする。次に、ポリシリコン薄膜２２をパターニングすることにより、図５および図６に示すように、第２の下地絶縁膜５の上面の各所定の箇所にポリシリコンからなる半導体薄膜６、７を形成する。

次に、図７および図８に示すように、半導体薄膜６、７を含む第２の下地絶縁膜５の上面にプラズマＣＶＤ法により酸化シリコンからなるゲート絶縁膜８を成膜する。次に、ゲート絶縁膜８の上面にスパッタ法により成膜されたＭｏ膜をパターニングすることにより、半導体薄膜６上におけるゲート絶縁膜８の上面に半導体薄膜６よりもやや大きめの不純物注入マスク２３を形成し、また、半導体薄膜７の中央部上におけるゲート絶縁膜８の上面にゲート電極１０を形成し、さらに、ゲート絶縁膜８の上面の所定の箇所に不純物注入マスク２３とゲート電極１０とを接続する共通ライン１１を形成する。この状態では、半導体薄膜６は不純物注入マスク２３によって完全に覆われている。不純物注入マスク２３は、最終的には、ゲート電極９を形成するためのものである。

次に、図９に示すように、不純物注入マスク２３およびゲート電極１０をマスクとしてｐ型不純物を高濃度で注入する。一例として、ボロンイオンを加速エネルギー３０ｋｅＶ、ドーズ量１×１０¹⁵ａｔｍ／ｃｍ²の条件で注入する。これにより、ゲート電極１０下の半導体薄膜７は、真性領域からなるチャネル領域７ａと、その両側におけるｐ型不純物高濃度領域からなるソース・ドレイン領域７ｂとを有するものとなる。この場合、半導体薄膜６は、不純物注入マスク２３によって完全に覆われているため、ｐ型不純物は全く注入されず、真性状態のままである。なお、不純物注入マスク２３およびゲート電極１０上に、これらを形成するためのレジストパターンが存在する状態で、ｐ型不純物を注入するようにしてもよい。

次に、図１０および図１１に示すように、不純物注入マスク２３、ゲート電極１０および共通ライン１１を含むゲート絶縁膜８の上面にレジストパターン２４を形成する。この場合、不純物注入マスク２５のうちのゲート電極９形成領域の両側の部分およびその近傍に対応する部分におけるレジストパターン２４には開口部２５が形成されている。したがって、この状態では、不純物注入マスク２５のうちのゲート電極９形成領域、ゲート電極１０および共通ライン１１は、レジストパターン２４によって覆われている。ここで、両開口部２５間におけるレジストパターンは符号２４ａで示す。

次に、レジストパターン２４をマスクとして、圧力数Ｐａ、出力２〜３Ｋｗで、フッ素系ガスを用いたＲＩＥドライエッチングを行なうことにより、レジストパターン２４の開口部２５内におけるＭｏからなる不純物注入マスク２５を除去し、図１２および図１３に示すように、両開口部２５間におけるレジストパターン２４ａ下に断面ほぼ方形形状のゲート電極９を形成する。

次に、同一のレジストパターン２４をマスクとして、Ｍｏからなるゲート電極９およびレジストパターン２４の双方をエッチング可能なエッチングガスである塩素系ガスを用いたＲＩＥドライエッチングを行なう。すると、レジストパターン２４の開口部２５壁面側がエッチングされて除去されることにより、エッチング時間の経過と共に、開口部２５の大きさが全体的に徐々に大きくなる。そして、開口部２５の大きさが全体的に大きくなるに従って、両開口部２５間におけるレジストパターン２４ａの幅が漸次小さくなり、これに伴って露出されるゲート電極９の上面側が徐々にエッチングされて傾斜状に形成される。傾斜面の角度はエッチング時間のみにより制御することが可能であり、水平に対し２０°〜９０°の範囲で任意の傾斜に形成することができる。

この結果、図１４および図１５に示すように、開口部２５の大きさが全体的に大きくなり、両開口部２５間におけるレジストパターン２４ａの幅が小さくなり、これに伴って露出されるゲート電極９の上面側が傾斜面となり、ゲート電極９の断面形状がほぼ台形形状となる。この場合、ゲート電極９の断面ほぼ台形の傾斜辺の角度は、エッチング時間で制御することができ、２０°〜９０°の範囲内とすることができる。そこで、ゲート電極９の断面ほぼ台形の傾斜辺の角度は、２０°〜９０°の範囲内で適当な角度とする。なお、この状態では、半導体薄膜７はレジストパターン２４によって覆われている。

次に、レジストパターン２４およびゲート電極９をマスクとしてｎ型不純物を高濃度で注入する。一例として、リンイオンを加速エネルギー７０ｋｅＶ、ドーズ量１×１０¹⁵ａｔｍ／ｃｍ²の条件で注入する。すると、ゲート電極９の断面ほぼ台形の上辺（レジストパターン２４ａ）下の半導体薄膜６が真性領域からなるチャネル領域６ａとなり、ゲート電極９の断面ほぼ台形の傾斜辺下の半導体薄膜６がｎ型不純物濃度変化領域からなるソース・ドレイン領域６ｂとなり、さらにその両側における半導体薄膜６がｎ型不純物高濃度領域からなるソース・ドレイン領域６ｃとなる。この場合、半導体薄膜７は、レジストパターン２４によって完全に覆われているため、ｎ型不純物は全く注入されない。

ここで、ソース・ドレイン領域６ｂのｎ型不純物濃度勾配について説明する。ゲート電極９の断面形状がほぼ台形形状となっているため、ゲート電極９の傾斜部の厚さの違いにより、ソース・ドレイン領域６ｂに注入されるｎ型不純物量はチャネル領域６ａ側からソース・ドレイン領域６ｃ側に向かうに従って漸次増加する。したがって、ソース・ドレイン領域６ｂのチャネル領域６ａ側はチャネル領域６ａに近いｎ型不純物低濃度領域となり、ソース・ドレイン領域６ｂのソース・ドレイン領域６ｃ側はソース・ドレイン領域６ｃに近いｎ型不純物高濃度領域となる。

このように、ゲート電極９自体に傾斜部を形成しているため、ソース・ドレイン領域６ｂのチャネル領域６ａ側をチャネル領域６ａに近いｎ型不純物低濃度領域とし、ソース・ドレイン領域６ｂのソース・ドレイン領域６ｃ側をソース・ドレイン領域６ｃに近いｎ型不純物高濃度領域とすることができる。したがって、ｎ型不純物濃度変化領域からなるソース・ドレイン領域６ｂの不純物注入量のプロファイルをなだらかにすることができる。また、半導体薄膜６のチャネル領域６ａがオフセットゲート気味とならないようにすることができる。さらに、従来のようなサイドウォールを形成していないため、その分だけ工程数を低減することができる。

次に、レジストパターン２４を剥離する。次に、図１および図２に示すように、ゲート電極９、１０を含むゲート絶縁膜８の上面にプラズマＣＶＤ法により窒化シリコンからなる層間絶縁膜１２を成膜する。次に、半導体薄膜６のソース・ドレイン領域６ｃ上における層間絶縁膜１２およびゲート絶縁膜８にコンタクトホール１３を形成し、また、半導体薄膜７のソース・ドレイン領域７ｂ上における層間絶縁膜１２およびゲート絶縁膜８にコンタクトホール１４を形成し、さらに、共通ライン１１上における層間絶縁膜１２およびゲート絶縁膜８にコンタクトホール１５を形成する。

次に、コンタクトホール１３、１４、１５内および層間絶縁膜１２の上面にスパッタ法により成膜されたＭｏやＡｌ−Ｔｉ等からなる金属膜をパターニングすることにより、コンタクトホール１３、１４内およびその近傍の層間絶縁膜１２の上面にそれぞれソース・ドレイン電極１６、１７をソース・ドレイン領域６ｃ、７ｂに接続させて形成し、また、各一方のソース・ドレイン電極１６、１７を接続する接続部１８を形成し、また、各他方のソース・ドレイン電極１６、１７に接続されるドレインライン１９を形成し、さらに、コンタクトホール１５内および層間絶縁膜１２の上面にゲートライン２０を共通ライン１１に接続させて形成する。かくして、図１に示すＣＭＯＳ薄膜トランジスタが得られる。

以上の如く、上記実施形態では、ＮＭＯＳ薄膜トランジスタ１のゲート電極９を、中央部に対し両側が下降する傾斜面とされた断面ほぼ台形形状となし、この断面ほぼ台形形状のゲート電極９をマスクとして不純物を注入するので、傾斜面をゲート電極とは異なる材料で形成する方法に比し工程数を低減することができるという効果がある。加えて、上記実施形態では、ＰＭＯＳ薄膜トランジスタ２の半導体薄膜７に不純物を注入する工程において、ＰＭＯＳ薄膜トランジスタ２のゲート電極１０に接続された不純物注入マスク２３として形成し、この後、該不純物注入マスク２３をエッチングして上記した断面ほぼ台形形状のゲート電極９を形成するので、ＣＭＯＳ薄膜トランジスタ全体の工程数をさらに低減することができる。

なお、上記実施形態では、ｐ型不純物を注入した後にｎ型不純物を注入する場合について説明したが、これとは逆に、ｎ型不純物を注入した後にｐ型不純物を注入するようにしてもよい。例えば、まず、図１７および図１８に示すように、ゲート絶縁膜８の上面に断面ほぼ方形形状のゲート電極９、１０および共通ライン１１を形成する。次に、図１９および図２０に示すように、ゲート電極９、１０および共通ライン１１を含むゲート絶縁膜８の上面にレジストパターン３１を形成する。この場合、ゲート電極９の両側に対応する部分におけるレジストパターン３１には開口部３２が形成されている。ここで、両開口部３２間におけるレジストパターンは符号３１ａで示す。

次に、レジストパターン３１をマスクとして、塩素系ガスを用いたＲＩＥドライエッチングを行なうと、図２１および図２２に示すように、開口部３２の大きさが全体的に大きくなり、両開口部３２間におけるレジストパターン３１ａの幅が小さくなり、これに伴って露出されるゲート電極９の上面側が傾斜面となり、ゲート電極９の断面形状がほぼ台形形状となる。そして、この状態で、半導体薄膜６のみにｎ型不純物を高濃度で注入する。次に、レジストパターン３１を剥離する。次に、図２３に示すように、ゲート電極９を含むゲート絶縁膜８の上面に、半導体薄膜６を覆うためのレジストパターン３３を形成する。そして、この状態で、半導体薄膜７のみにｐ型不純物を高濃度で注入する。次に、レジストパターン３３を剥離する。

また、上記実施形態では、ＮＭＯＳ薄膜トランジスタをＬＤＤ構造とした場合で説明したが、これとは逆に、ＰＭＯＳ薄膜トランジスタをＬＤＤ構造とする場合にも適用することができる。また、ＮＭＯＳ薄膜トランジスタおよびＰＭＯＳ薄膜トランジスタの双方をＬＤＤ構造とする場合にも適用することができる。

この発明の製造方法により製造されたＣＭＯＳ薄膜トランジスタの一例の要部の平面図。図１のＡ−Ａ線に沿う断面図。図１および図２に示すＣＭＯＳ薄膜トランジスタの製造に際し、当初の工程の断面図。図３に続く工程の断面図。図４に続く工程の平面図。図５のＢ−Ｂ線に沿う断面図。図５および図６に続く工程の平面図。図７のＣ−Ｃ線に沿う断面図。図７および図８に続く工程の断面図。図９に続く工程の平面図。図１０のＤ−Ｄ線に沿う断面図。図１０および図１１に続く工程の平面図。図１２のＥ−Ｅ線に沿う断面図。図１２および図１３に続く工程の平面図。図１４のＦ−Ｆ線に沿う断面図。図１４および図１５に続く工程の断面図。この発明の他の製造方法における所定の工程の平面図。図１７のＧ−Ｇ線に沿う断面図。図１７および図１８に続く工程の平面図。図１９のＨ−Ｈ線に沿う断面図。図１９および図２０に続く工程の平面図。図２１のＩ−Ｉ線に沿う断面図。図２１および図２２に続く工程の断面図。

符号の説明

１ＮＭＯＳ薄膜トランジスタ
２ＰＭＯＳ薄膜トランジスタ
３ガラス基板
４第１の下地絶縁膜
５第２の下地絶縁膜
６、７半導体薄膜
８ゲート絶縁膜
９、１０ゲート電極
１２層間絶縁膜
１６、１７ソース・ドレイン電極
２３不純物注入マスク
２４レジストパターン
２５開口部

Claims

半導体薄膜上に形成された絶縁膜上に断面ほぼ台形形状の電極を形成し、前記電極をマスクとして前記半導体薄膜に一導電型不純物を高濃度で注入して、前記電極の断面ほぼ台形の上辺下の前記半導体薄膜を真性領域とし、前記電極の断面ほぼ台形の傾斜辺下の前記半導体薄膜を一導電型不純物濃度変化領域とし、その両側における前記半導体薄膜を一導電型不純物高濃度領域とすることを特徴とする薄膜半導体装置の製造方法。
請求項１に記載の発明において、前記断面ほぼ台形形状の電極は、前記絶縁膜上に形成された断面ほぼ方形形状の電極および該電極上に形成されたレジストパターンの双方をエッチング可能なエッチングガスを用いたドライエッチングにより、形成することを特徴とする薄膜半導体装置の製造方法。
請求項１に記載の発明において、前記半導体薄膜の形成面上に他の半導体薄膜が形成され、前記他の半導体薄膜上に形成された前記絶縁膜上に他の電極を形成し、前記他の電極をマスクとして前記他の半導体薄膜に他導電型不純物を高濃度で注入して、前記他の電極下の前記他の半導体薄膜を真性領域とし、その両側における前記他の半導体薄膜を他導電型不純物高濃度領域とすることを特徴とする薄膜半導体装置の製造方法。
請求項３に記載の発明において、前記絶縁膜上に前記他の電極と前記半導体薄膜を覆う前記他の電極と同一の材料からなる不純物注入マスクとを形成し、この状態で前記他の半導体薄膜のみに前記他導電型不純物を注入することを特徴とする薄膜半導体装置の製造方法。
請求項４に記載の発明において、前記他導電型不純物を注入した後に、第１のドライエッチングにより前記不純物注入マスクをエッチングして断面ほぼ方形形状の電極を形成し、次いで、第２のドライエッチングにより前記断面ほぼ方形形状の電極をエッチングして前記断面ほぼ台形形状の電極を形成し、この状態で前記半導体薄膜のみに前記一導電型不純物を注入することを特徴とする薄膜半導体装置の製造方法。
請求項５に記載の発明において、前記第２のドライエッチングは前記第１のドライエッチングを行なうときに用いたレジストパターンをそのまま用いて行なうことを特徴とする薄膜半導体装置の製造方法。
請求項６に記載の発明において、前記半導体薄膜のみに前記一導電型不純物を注入するとき、前記他の半導体薄膜は前記レジストパターンで覆われていることを特徴とする薄膜半導体装置の製造方法。
請求項５に記載の発明において、前記電極はＭｏからなり、前記第１のドライエッチングはフッ素系ガスを用いたＲＩＥドライエッチングであり、前記第２のドライエッチングは塩素系ガスを用いたＲＩＥドライエッチングであることを特徴とする薄膜半導体装置の製造方法。
請求項３に記載の発明において、前記絶縁膜上に前記電極を形成するための電極と前記他の電極とを形成し、次いで、ドライエッチングにより前記電極を形成するための電極をエッチングして前記断面ほぼ台形形状の電極を形成することを特徴とする薄膜半導体装置の製造方法。
請求項９に記載の発明において、前記断面ほぼ台形形状の電極を形成した後に、前記半導体薄膜のみに前記一導電型不純物を注入し、次いで、前記他の半導体薄膜のみに前記他導電型不純物を注入することを特徴とする薄膜半導体装置の製造方法。
請求項１０に記載の発明において、前記半導体薄膜のみに前記一導電型不純物を注入するとき、前記他の半導体薄膜は前記ドライエッチングを行なうときに用いたレジストパターンで覆われ、前記他の半導体薄膜のみに前記他導電型不純物を注入するとき、前記半導体薄膜は別のレジストパターンで覆われていることを特徴とする薄膜半導体装置の製造方法。
請求項９に記載の発明において、前記電極はＭｏからなり、前記ドライエッチングは塩素系ガスを用いたＲＩＥドライエッチングであることを特徴とする薄膜半導体装置の製造方法。
請求項１に記載の発明において、前記半導体薄膜はポリシリコン薄膜であることを特徴とする薄膜半導体装置の製造方法。
請求項１３に記載の発明において、前記ポリシリコン薄膜によってポリシリコン薄膜トランジスタを形成することを特徴とする薄膜半導体装置の製造方法。