JP2005190485A - Ｉｃカードおよび半導体集積回路 - Google Patents

Abstract

【課題】ＩＣカードを１チップのＣＭＯＳ上に構成することができるようにする。
【解決手段】 ＣＭＯＳのＰ極性もしくはＮ極性のサブストレート、またはサブストレートと同極性のウェルをＰＮ接合の一極として、ループアンテナ３１およびコンデンサ３２でなる共振回路の出力電流を整流する対接地構造のダイオードで構成されるトランジスタ２１と、電源電圧となる信号を生成する定電圧レギュレータ３７と、所定の処理を実行するディジタル信号処理部４２と、ディジタル信号処理部４２の出力端子に接続されたゲートに印加される電圧に対応してオン／オフするＦＥＴ３９とが、１チップのＣＭＯＳ上に構成されている。
【選択図】図１３

Description

本発明は、例えば自動改札システムなどに用いられる定期券などに用いて好適なＩＣカードおよび半導体集積回路に関する。

現在、自動改札システムなどで用いられている定期券には、磁気的に情報が記録されており、自動改札機では、定期券が挿入されると、その磁気記録がなされている部分に磁気ヘッドを接触させて、情報を読み取るようになされている。

このため、利用者は、定期券をケースに収納している場合には、そこから取り出して、自動改札機に挿入する必要があり、面倒であった。

そこで、本件出願人は、非接触カードシステムを先に提案している。この非接触カードシステムによれば、非接触で情報のやりとり（データ通信）などを行うことができるので、これを、上述したような自動改札システムに適用した場合には、利用者は、定期券をケースに収納したままでも、自動改札機を出入りすることが可能となる。

図１５は、本件出願人が、先に提案した非接触カードシステムの構成例を示している。この非接触カードシステムは、上述した定期券に相当するＩＣカードと、電磁波を媒体としてＩＣカードに対して、非接触で電源となる電力を供給するとともに、データの読み書きやその他必要な処理を行うリーダ／ライタで構成されている。

リーダ／ライタは、次のように構成されている。即ち、ホストコンピュータ９１は、例えば図示せぬ他の装置や、あるいはシステムの管理者の指示に対応して、所定のアプリケーションプログラムをディジタル信号処理部９２に送信してロードさせたり、リーダ／ライタの動作モードを決めたり、あるいはディジタル信号処理部９２から、後述するようにして受信されたデータを読み出すようになされている。

ディジタル信号処理部９２は、ホストコンピュータ９２から送信されてきたアプリケーションプログラムをロードし、そのプログラムにしたがった処理を行うようになされている。また、ディジタル信号処理部９２は、ホストコンピュータ９２の指示にしたがって、アンプ９４の増幅率を制御したり、あるいはアンプ１００より送信されてきたデータを受信し、そのデータに対して所定の処理を施し、ホストコンピュータ９１に送信するようになされている。

キャリア発生器９３は、その一方の出力端子がループアンテナ９７の一端と接続され、また他方の出力端子がアンプ９４の入力端子に接続されており、所定の周波数のキャリアを出力するようになされている。アンプ９４は、電圧制御型のアンプで、その出力端子は、抵抗９５を介して、ループアンテナ９７の他端と接続されている。上述したように、アンプ９４における増幅率は、ディジタル信号処理部９２によって制御されるようになされており、従ってキャリア発生器９３が出力するキャリアは、ディジタル信号処理部９２によってアンプ９４の増幅率が変化されることにより振幅変調されるようになされている。

コンデンサ９６は、その一端が、キャリア発生器９３とループアンテナ９７との接続点と接続され、他端が、抵抗９５とループアンテナ９７との接続点に接続されている。ループアンテナ９７は、コイルと等価であるから、コンデンサ９６とループアンテナ９７とで共振回路（並列共振回路）が構成されている。なお、ループアンテナ９７は、例えばプリント基板上にパターンとして形成されている。

抵抗９５とループアンテナ９７との接続点には、検波用のダイオード９８のアノードが接続されており、そのカソードは、カップリングコンデンサ（結合コンデンサ）９９を介して、アンプ１００の入力端子と接続されている。そして、アンプ１００の出力端子は、ディジタル信号処理部９２と接続されている。

次に、図１６のフローチャートを参照して、その動作について説明する。リーダ／ライタでは、まず最初に、ステップＳ１において、電磁波として、コマンドおよび必要ならば書き込みデータが送出され、さらに一定期間、無変調波が送出される。即ち、まずホストコンピュータ９１において、他の装置や、あるいはシステムの管理者の指示に対応して、所定のアプリケーションプログラムおよび必要なら書き込みデータがディジタル信号処理部９２に送信される。その後、ホストコンピュータ９１では、ディジタル信号処理部９２に対し、起動がかけられる。

ディジタル信号処理部９２は、ホストコンピュータ９１からプログラムを受信すると、それを内蔵するメモリにロードする（書き込みデータも受信した場合には、それも記憶される）。そして、ホストコンピュータ９１から起動がかけられると、ロードしたプログラムにしたがって処理を行う。即ち、例えばＩＣカードに対して処理を指示するコマンドや、ＩＣカードに行わせるべきプログラム、その他の書き込みデータなどに対応して、アンプ９４の増幅率を制御する。

アンプ９４には、キャリア発生器９３からキャリアが入力されており、従ってアンプ９４では、キャリアが、ディジタル信号処理部９２からのコマンドや、プログラム、データにしたがって振幅変調されて出力される。よって、キャリア発生器９３とアンプ９４とは振幅変調器を構成している。

アンプ９４より出力された振幅変調波は、抵抗９５を介して、共振回路を構成するコンデンサ（共振容量）９６およびループアンテナ９７に出力される。このコンデンサ９６およびループアンテナ９７で構成される共振回路の共振周波数は、キャリア発生器９３が出力するキャリアの周波数に設定されており、従ってアンプ９４より出力された振幅変調波は、ループアンテナ９７より電磁界として、効率良く放射される。

その後、リーダ／ライタでは、ディジタル信号処理部９２によって、アンプ９４の増幅率が一定値になるように制御され、これにより無変調波が、上述した振幅変調波と同様にして、電磁界として、効率良く放射される。

そして、ステップＳ２に進み、ＩＣカードから応答があったか否かが判定される。ここで、ＩＣカードから応答があったか否かは、次のようにして判定される。即ち、ＩＣカードにおいては、後述するように、ループアンテナ３１とコンデンサ（共振容量）３２とが並列に接続されて共振回路が構成されている。さらに、コンデンサ３２には、コンデンサ３８とＦＥＴ（ＮチャネルＦＥＴ）３９とが直列接続された直列回路が並列接続されており、従って、ＦＥＴ３９がオン／オフすることで、共振回路は、ループアンテナ３１およびコンデンサ３２、またはループアンテナ３１、コンデンサ３２、および３９で構成されるようになり、その共振周波数（インピーダンス）が変化するようになされている。

ＩＣカードでは、リーダ／ライタに応答する場合、ＦＥＴ３９をオン／オフするようになされており、これにより、その共振回路の共振周波数（インピーダンス）を変化させる。この場合、ＩＣカードとリーダ／ライタとが、ループアンテナ３１と９７との間で相互誘導を生じる距離にあれば、上述したように無変調波に対応する電磁界を放射しているリーダ／ライタのコンデンサ９６とループアンテナ９７との接続点である点ＡおよびＢからループアンテナ９７側を見たインピーダンスは、ＦＥＴ３９のオン／オフに対応して変化することになり、従って点Ａ（Ｂ）の電圧も変化することになる。点Ａにおける電圧は、ダイオード９８で検波され、コンデンサ９９で直流分をカットされ、さらにアンプ１００で増幅されて、ディジタル信号処理部９２に入力されるので、ＩＣカードから応答があったか否かは、ディジタル信号処理部９２において、アンプ１００からの信号に基づいて判定される。

ステップＳ２において、ＩＣカードから応答がなかったと判定された場合、即ちＩＣカードとリーダ／ライタとが、ループアンテナ３１と９７との間で相互誘導を生じる距離にない場合、ステップＳ１に戻り、再びステップＳ１からの処理を繰り返す。また、ステップＳ２において、ＩＣカードから応答があったと判定された場合、ステップＳ３に進み、ディジタル信号処理部９２において、上述したように得られる応答としてのアンプ１００の出力信号が復調され、その復調データに基づいて、必要な処理が行われて、処理を終了する。

次に、ＩＣカードについて説明する。ＩＣカードは、次のように構成される。即ち、ループアンテナ３１とコンデンサ３２とは並列に接続されている。ループアンテナ３１は、上述したループアンテナ９７と同様にコイルと等価であるから、ループアンテナ３１とコンデンサ３２とは並列共振回路を構成している。ループアンテナ３１とコンデンサ３２との接続点の一方は、コンデンサ３８の一端に接続されており、他方は、ＦＥＴ３９のソースと接続されている。そして、ＦＥＴ３９のドレインは、コンデンサ３８の他端と接続されている。

ループアンテナ３１とコンデンサ３２との接続点と、コンデンサ３８との接続点には、抵抗３３の一端、およびダイオード８３のアノードが接続されている。ダイオード８３は、整流、検波用のもので、そのカソードは、定電圧レギュレータ３７の入力端子と接続されている。

抵抗３３の他端には、複数のダイオードが直列に多段接続されたダイオード群８１のアノード、およびダイオード群８２のカソードが接続されている。ダイオード群８１のカソード、およびダイオード群８２のアノードは、ともにＦＥＴ３９のソースと接続されている。なお、ＦＥＴ３９のソースは接地されている。

ダイオード８３と、定電圧レギュレータ３７の入力端子との接続点には、平滑用のコンデンサ３５の一端が接続されており、その他端は接地されている。定電圧レギュレータ３７は、その入力端子に印加される電圧を、所定の一定の電圧ＶＤＤに安定化して、その出力端子から出力するようになされている。定電圧レギュレータ３７の出力端子には、バイパスコンデンサ３６の一端が接続されており、その他端は接地されている。なお、定電圧レギュレータ３７はアース端子を有し、そのアース端子は接地されている。

カップリングコンデンサ４０の一端は、ダイオード８３と定電圧レギュレータ３７との接続点に接続されており、その他端は、アンプ４１の入力端子と接続されている。アンプ４１は、その入力端子に入力される信号を増幅して出力端子から出力するようになされており、その出力端子は、ディジタル信号処理部４２の入力端子に接続されている。ディジタル信号処理部４２は、アンプ４１から入力される信号に対応して、所定の処理を行うようになされている。また、ディジタル信号処理部４２は出力端子を有し、その出力端子は、ＦＥＴ３９のゲートに接続されている。従って、ＦＥＴ３９は、ディジタル信号処理部４２より、そのゲートに印加される電圧に対応してオン／オフするようになされている。

なお、アンプ４１およびディジタル信号処理部４２は、定電圧レギュレータ３７が出力する電圧ＶＤＤが電源として供給されるようになされている。また、アンプ４１およびディジタル信号処理部４２はアース端子を有し、そのアース端子は接地されている。さらに、ディジタル信号処理部４２は、不揮発性メモリ４３を有し、アンプ４１からのデータなどを記憶し、また記憶したデータなどに応じて、ＦＥＴ３９をオン／オフさせるようになされている。

次に、図１７のフローチャートを参照して、その動作について説明する。ＩＣカードでは、まず最初に、ステップＳ１１において、リーダ／ライタから放射された電磁波が受信される。即ち、ＩＣカードが、リーダ／ライタに近づけられ、ループアンテナ３１と９７との間で相互誘導を生じる距離となると、ループアンテナ３１は、ループアンテナ９７より放射された電磁界（磁束）のうち、そこに鎖交する磁束の変化（磁界の変化）に応じて逆起電力を生じる。このようにして発生した電圧のうち、ループアンテナ３１およびコンデンサ３２で構成される共振回路の共振周波数を中心とする所定の周波数帯域のものは、効率良く、後段のブロックに通過される。

なお、ループアンテナ３１およびコンデンサ３２で構成される共振回路の共振周波数は、例えばリーダ／ライタが有するキャリア発生器９３が発生するキャリアの周波数とされている。

そして、ステップＳ１２に進み、動作するのに電源を必要とするブロックであるアンプ４１およびディジタル信号処理部４２に、電圧ＶＤＤが電源として供給され、さらにループアンテナ３１およびコンデンサ３２で構成される共振回路を通過した信号が検波される。

即ち、ループアンテナ３１およびコンデンサ３２で構成される共振回路を通過した信号は、ダイオード８３を介することにより整流され、さらに平滑用のコンデンサ３５を介することによりリップルが除去される。このリップルの除去された信号は、定電圧レギュレータ３７に供給され、そこで安定化されることにより所定の一定電圧ＶＤＤとされる。そして、この電圧ＶＤＤが、電源として、アンプ４１およびディジタル信号処理部４２に供給される。

以上のようにして、アンプ４１およびディジタル信号処理部４２に電源が供給され、その動作が可能な状態となった後、ループアンテナ３１およびコンデンサ３２で構成される共振回路を通過した信号は、ダイオード８３を介することにより検波され、コンデンサ４０に供給される。

そして、ステップＳ１３に進み、リーダ／ライタから電磁波として放射されたコマンドやデータなどが、ディジタル信号処理部４２に出力される。即ち、コンデンサ４０では、ダイオード８３で検波された信号から直流分が除去され、アンプ４１に供給される。アンプ４１では、コンデンサ４０からの信号が、必要なレベルに増幅され、ディジタル信号処理部４２に供給される。

ディジタル信号処理部４２では、ステップＳ１４において、アンプ４１から供給された信号に含まれるコマンドが解釈され、ステップＳ１５に進み、そのコマンドが、書き込みを要求するものであるか否かが判定される。ステップＳ１５において、コマンドが書き込みを要求するものであると判定された場合、ステップＳ１６に進み、アンプ４１から供給された信号に含まれるデータが、不揮発性メモリ４３に書き込まれ、ステップＳ１７に進む。

また、ステップＳ１５において、コマンドが書き込みを要求するものでないと判定された場合、ステップＳ１６をスキップして、ステップＳ１７に進み、そのコマンドが、読み出しを要求するものであるか否かが判定される。ステップＳ１７において、コマンドが読み出しを要求するものであると判定された場合、ステップＳ１８に進み、データの読み出し処理が行われ、ステップＳ１９に進む。即ち、ステップＳ１８では、不揮発性メモリ４３に記憶されているデータが読み出され、そのデータに対応して、ＦＥＴ３９のゲートに電圧が印加され、ステップＳ１９に進む。

ここで、ＦＥＴ３９は、そのゲートに印加される電圧に応じてオン／オフし（なお、通常は、オフ状態になっている）、ＦＥＴ３９がオンになった場合には、ループアンテナ３１およびコンデンサ３２でなる並列共振回路に、コンデンサ３８が並列に接続されることになるので、上述したようにして、リーダ／ライタにおける点Ａの電圧は、読み出されたデータに対応して変化することになる。

また、ステップＳ１７において、コマンドが読み出しを要求するものでないと判定された場合、ステップＳ１９に進み、そのコマンドに対応した処理、即ち、例えばアンプ４１から供給された信号に含まれるプログラムを実行するなどの処理が行われ、処理を終了する。

なお、ＩＣカードが、リーダ／ライタに極端に近づけられた場合、ループアンテナ３１において、高い電圧（過剰電圧）が発生し、これによりＩＣカードに、大きな電流（過剰電流）が流れ、ＩＣカードが破壊されることが考えられる。そこで、ＩＣカードでは、そのような大きな電流が、ループアンテナ３１およびコンデンサ３２でなる共振回路から出力された場合に、そのうちの一部をバイパスさせることにより、共振回路の出力電圧をピーク値が所定値以下に制限するようになされている。

即ち、例えば、いまダイオード８３に順方向電圧または逆方向電圧が印加されるときに、ループアンテナ３１およびコイル３２でなる共振回路から出力される電流の極性を、それぞれ正極性または負極性というとすると、共振回路から正極性の電流が出力されている場合に、抵抗３３とダイオード群８２との間の電位差が、所定値以上になると、抵抗３３およびダイオード群８２を介してバイパス電流が流れ、また負極性の電流が流れている場合に、ダイオード群８１と抵抗３３との間の電位差が、所定値以上になると、ダイオード群８１および抵抗３３を介してバイパス電流が流れるようになされている。

従って、ダイオード群８１または８２それぞれが、例えば５個のダイオードで構成されており、順方向に電流が流れるときの、各ダイオードにおける電圧降下が、例えば０．７Ｖだとすると、ループアンテナ３１およびコンデンサ３２の接続点間の電位差が３．５（＝０．７×５）Ｖ以上になろうとすると、抵抗３３およびダイオード群８２、またはダイオード群８１および抵抗３３を介してバイパス電流が流れ、これによりループアンテナ３１およびコンデンサ３２の接続点間の電位差は、３．５Ｖ以下に制限される。

よって、抵抗３３、ダイオード群８１、および８２は保護回路を構成しているということができる。

ところで、ＩＣカードは、利用者が携帯するものであるから、小型かつ安価に構成できることが望ましい。ＩＣカードを小型化する方法としては、例えばループアンテナ３１およびコンデンサ３２で構成される共振回路の後段の部分を、例えば１チップのＣＭＯＳ（Ｃ−ＭＯＳ）で構成することが考えられる。

しかしながら、ＣＭＯＳのプロセス上で実現可能なダイオードには制限があり、ＩＣカードにおける整流（かつ検波）用のダイオード８３や、保護回路を構成するダイオード群８１および８２は、図１５に示した回路構成では、ＣＭＯＳ上に実現するのが困難であった。

本発明は、このような状況に鑑みてなされたものであり、ＩＣカードを、１チップのＣＭＯＳ上に構成することができるようにするものである。

本発明のＩＣカードは、半導体集積回路のＰ極性もしくはＮ極性のサブストレート、またはサブストレートと同極性のウェルをＰＮ接合の一極として、アンテナ部の出力電流を整流する対接地構造のダイオードで構成される整流手段と、整流手段の出力から、電源電圧となる信号を生成する生成手段と、整流手段の出力に対応して、所定の処理を実行する実行手段と、実行手段の出力端子に接続されたゲートに印加される電圧に対応してオン／オフするＦＥＴとを備え、整流手段、生成手段、実行手段、およびＦＥＴは、１チップのＣＭＯＳである半導体集積回路上に構成されていることを特徴とする。

本発明の半導体集積回路は、半導体集積回路のＰ極性もしくはＮ極性のサブストレート、またはサブストレートと同極性のウェルをＰＮ接合の一極として、アンテナ部の出力電流を整流する対接地構造のダイオードで構成される整流手段と、整流手段の出力から、電源電圧となる信号を生成する生成手段と、整流手段の出力に対応して、所定の処理を実行する実行手段と、実行手段の出力端子に接続されたゲートに印加される電圧に対応してオン／オフするＦＥＴとを備え、整流手段、生成手段、実行手段、およびＦＥＴは、１チップのＣＭＯＳである半導体集積回路上に構成されていることを特徴とする。

本発明においては、半導体集積回路のＰ極性もしくはＮ極性のサブストレート、またはサブストレートと同極性のウェルをＰＮ接合の一極として、アンテナ部の出力電流を整流する対接地構造のダイオードで構成される整流手段と、整流手段の出力から、電源電圧となる信号を生成する生成手段と、整流手段の出力に対応して、所定の処理を実行する実行手段と、実行手段の出力端子に接続されたゲートに印加される電圧に対応してオン／オフするＦＥＴとが、１チップのＣＭＯＳである半導体集積回路上に構成されている。

本発明によれば、例えば、ＩＣカードなどを、１チップのＣＭＯＳ上に構成することができるので、その小型化および低価格化を図ることができる。

以下に本発明の実施の形態を説明するが、請求項に記載の構成要件と、発明の実施の形態における具体例との対応関係を例示すると、次のようになる。この記載は、請求項に記載されている発明をサポートする具体例が、発明の実施の形態に記載されていることを確認するためのものである。従って、発明の実施の形態中には記載されているが、構成要件に対応するものとして、ここには記載されていない具体例があったとしても、そのことは、その具体例が、その構成要件に対応するものではないことを意味するものではない。逆に、具体例が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その具体例が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。

さらに、この記載は、発明の実施の形態に記載されている具体例に対応する発明が、請求項に全て記載されていることを意味するものではない。換言すれば、この記載は、発明の実施の形態に記載されている具体例に対応する発明であって、この出願の請求項には記載されていない発明の存在、すなわち、将来、分割出願されたり、補正により追加される発明の存在を否定するものではない。

請求項１に記載のＩＣカードは、
電磁波を受信するアンテナ部（例えば、図１３のループアンテナ３１およびコンデンサ３２）と、前記アンテナ部に接続された半導体集積回路（例えば、ＣＭＯＳ）とを有するＩＣカード（例えば、図１３のＩＣカード）において、
前記半導体集積回路のＰ極性もしくはＮ極性のサブストレート、または前記サブストレートと同極性のウェルをＰＮ接合の一極として、前記アンテナ部の出力電流を整流する対接地構造のダイオードで構成される整流手段（例えば、図１３のトランジスタ２１）と、
前記整流手段の出力から、電源電圧となる信号を生成する生成手段（例えば、図１３の定電圧レギュレータ３７）と、
前記整流手段の出力に対応して、所定の処理を実行する実行手段（例えば、図１３のディジタル信号処理部４２）と、
前記実行手段の出力端子に接続されたゲートに印加される電圧に対応してオン／オフするＦＥＴ（例えば、図１３のＦＥＴ３９）と
を備え、
前記整流手段、前記生成手段、前記実行手段、および前記ＦＥＴは、１チップのＣＭＯＳである前記半導体集積回路上に構成されている
ことを特徴とする。

請求項２に記載のＩＣカードは、
前記整流手段の後段に設けられた、前記アンテナ部の出力電流の正極性または負極性のいずれか一方の極性のもののみをバイパスさせることにより、前記アンテナ部の出力電圧のピーク値を所定値以下に制限する保護回路（例えば、図１３の抵抗３３およびトランジスタ群３４）をさらに備え、
前記整流手段、前記生成手段、前記実行手段、前記ＦＥＴ、および前記保護回路は、１チップのＣＭＯＳである前記半導体集積回路上に構成されている
ことを特徴とする。

請求項８に記載の半導体集積回路は、
電磁波を受信するアンテナ部（例えば、図１３のループアンテナ３１およびコンデンサ３２）に接続される半導体集積回路（例えば、ＣＭＯＳ）において、
前記半導体集積回路のＰ極性もしくはＮ極性のサブストレート、または前記サブストレートと同極性のウェルをＰＮ接合の一極として、前記アンテナ部の出力電流を整流する対接地構造のダイオードで構成される整流手段（例えば、図１３のトランジスタ２１）と、
前記整流手段の出力から、電源電圧となる信号を生成する生成手段（例えば、図１３の定電圧レギュレータ３７）と、
前記整流手段の出力に対応して、所定の処理を実行する実行手段（例えば、図１３のディジタル信号処理部４２）と、
前記実行手段の出力端子に接続されたゲートに印加される電圧に対応してオン／オフするＦＥＴ（例えば、図１３のＦＥＴ３９）と
を備え、
前記整流手段、前記生成手段、前記実行手段、および前記ＦＥＴは、１チップのＣＭＯＳである前記半導体集積回路上に構成されている
ことを特徴とする。

請求項９に記載の半導体集積回路は、
前記整流手段の後段に設けられた、前記アンテナ部の出力電流の正極性または負極性のいずれか一方の極性のもののみをバイパスさせることにより、前記アンテナ部の出力電圧のピーク値を所定値以下に制限する保護回路（例えば、図１３の抵抗３３およびトランジスタ群３４）をさらに備え、
前記整流手段、前記生成手段、前記実行手段、前記ＦＥＴ、および前記保護回路は、１チップのＣＭＯＳである前記半導体集積回路上に構成されている
ことを特徴とする。

以下、図面を参照して、本発明の実施の形態について説明するが、その前段階の準備として、ＣＭＯＳ上に実現可能なダイオードについて説明する。

なお、ここでは、ＣＭＯＳのサブストレートの極性がＰチャネルの場合に限定して説明する。但し、ＣＭＯＳのサブストレートの極性はＮチャネルであっても良く、その場合には、以下の説明における極性がすべて逆になるだけである。

また、サブストレートの電位は、最低電位に設定すべきであるので、ここでは、グランドレベルとされる（サブストレートが接地される）ものとして説明を行う。但し、サブストレートの極性がＮチャネルである場合には、その電位は最高電位に設定する必要がある。

図１乃至図３は、サブストレートをＰチャネルとした場合のＣＭＯＳのプロセス上で実現可能なダイオードを示している。まず図１（Ａ）に示すＣＭＯＳは、Ｐ層のサブストレート（Ｐサブストレート）（Ｐｓｕｂ）１の上部に、Ｎ層のウェル（Ｎウェル）（Ｎｗｅｌｌ）２および高濃度Ｐ層（Ｐ⁺）３が形成され、さらにＮウェル２の上部に、高濃度Ｎ層（Ｎ⁺）４が形成されて構成されている。このＣＭＯＳの高濃度Ｐ層３または高濃度Ｎ層４に、それぞれ電極（端子）Ｔ１またはＴ２を取り付けて構成されるダイオードは、図１（Ｂ）に示すシンボルで表される（図１（Ａ）に示すＣＭＯＳのうちの、説明に必要なパラメータをモデル化すると、図１（Ｂ）に示すようになる）。

即ち、この場合、Ｐサブストレート１とＮウェル２とのＰＮ接合の部分でダイオード５が構成され、そのカソードは、高濃度Ｎ層４を介して端子Ｔ２と接続されている。また、ダイオード５のアノードは、Ｐサブストレート１（上述したように、その電位はグランドレベルとする）および高濃度Ｐ層３を介して端子Ｔ１と接続されている。なお、ダイオード５と端子Ｔ２との間にある抵抗６は、Ｎウェル２と高濃度Ｎ層４との間に形成される、いわゆるバルク抵抗である。

次に、図２（Ａ）に示すＣＭＯＳは、Ｐサブストレート１の上部に、Ｐ層のウェル（Ｐウェル）（Ｐｗｅｌｌ）１１および高濃度Ｐ層３が形成され、さらにＰウェル１１の上部に、高濃度Ｎ層４および高濃度Ｐ層（Ｐ⁺）１２が形成されて構成されている。高濃度Ｐ層３、高濃度Ｎ層４、または高濃度Ｐ層１２に、それぞれ電極（端子）Ｔ１，Ｔ２、またはＴ３を取り付けた場合には、このＣＭＯＳは、図２（Ｂ）に示すシンボルで表される。

即ち、この場合、Ｐウェル１１と高濃度Ｎ層４とのＰＮ接合の部分でダイオード１３が構成され、そのカソードは、高濃度Ｎ層４を介して端子Ｔ２と接続されている。また、そのアノードは、Ｐサブストレート１に接続されている。さらに、そのアノードは、高濃度Ｐ層１２を介して端子Ｔ３と、Ｐサブストレート１および高濃度Ｐ層３を介して端子Ｔ１とにも接続されている。

次に、図３（Ａ）に示すＣＭＯＳは、Ｐウェル１１に代えて、Ｐウェル２が形成されている他は、図２（Ａ）のＣＭＯＳと同様に構成されている。このＣＭＯＳは、図３（Ｂ）に示すシンボルで表される。

即ち、この場合、Ｐサブストレート１とＮウェル２とのＰＮ接合の部分と、高濃度Ｐ層１２とＮウェル２とのＰＮ接合の部分とで、それぞれダイオードが構成されるが、さらにこれらのＰサブストレート１、Ｎウェル２、および濃度Ｐ層１２の部分は、ＰＮＰ構造となっているので、ＰＮＰトランジスタ（寄生トランジスタ）２１を構成する。

このトランジスタのベースは、図１で説明したバルク抵抗６および高濃度Ｎ層４を介して、端子Ｔ２と接続されており、また、そのエミッタは、高濃度Ｐ層１２を介して端子Ｔ３と接続されている。さらに、そのコレクタは、Ｐサブストレート１と、そのＰサブストレート１および高濃度Ｐ層３を介して端子Ｔ１とに接続されている。

次に、前述した図１５におけるＩＣカードの整流、検波用のダイオード８３を、上述したＣＭＯＳに構成可能なダイオードで置き換えることが可能であるかどうかについて説明する。

まず、図１（Ｂ）に示したダイオード５を用いる場合、そのアノードがＰサブストレート１に接続されているため、その電位はグランドレベルとしなければならないことになる。さらに、ダイオード５と端子Ｔ２との間にはバルク抵抗６があるから、ダイオード５がオン状態のときに、バルク抵抗６でロスが生じることになる。従って、ダイオード５を、整流、検波用のダイオードとしてＩＣカードに採用することは好ましくない。

次に、図２（Ｂ）に示したダイオード１３を用いる場合、そのアノードがＰサブストレート１に接続されているため、やはりアノードの電位は、グランドレベルとしなければならない。さらに、ダイオード１３は、上述したように、Ｐウェル１１と高濃度Ｎ層４とのＰＮ接合の部分で構成されるダイオードであるから、ブレークダウン電圧（降伏電圧）が低く（ブレークダウン電圧は、ＰＮ接合を構成するＰおよびＮ層のうちの濃度の低い方のものによって決まり、濃度の低い方の層の濃度が低いほど、ブレークダウン電圧は高くなる）、従って整流、検波用のダイオードとして用いるのは好ましくない。

次に、図３（Ｂ）に示したトランジスタ２１の、例えばエミッタとベースとの間のＰＮ接合をダイオードとして用いた場合を考えてみると、やはり、この場合も、図１における場合と同様に、バルク抵抗６でロスが生じる。しかしながら、この場合、エミッタおよびベースのいずれもＰサブストレート１に接続されていないので、エミッタまたはベースにそれぞれ相当するダイオードのアノードまたはカソードのとる電位は制約されない。

そこで、ＩＣカードのダイオード８３を、このトランジスタ２１で置き換えると、そのコレクタは、Ｐサブストレート１に接続されているため強制的に接地されてしまい、その構成は、図４に示すようになる。なお、図中、図１５のＩＣカードにおける場合と対応する部分については、同一の符号を付してある。また、同図においては、ループアンテナ３１、コンデンサ３２、およびトランジスタ２１以外の図示を省略してある。また、トランジスタ２１におけるバルク抵抗６の図示も省略してある。

この場合、トランジスタ２１のエミッタおよびベースで構成されるＰＮ接合により、ダイオード８３と同様、整流、検波が可能であるが、エミッタからベースに電流が流れる場合には、トランジスタ２１の増幅作用により、その電流よりかなり大きなロス電流が、エミッタからコレクタに流れる。この電流により生じるロスは、バルク抵抗６で生じるロスよりもかなり大きいため、図４に示すようなトランジスタ２１の使用方法は好ましくない。

アノードおよびカソードのとる電位が制限されないダイオードは、図３（Ｂ）に示したトランジスタ２１のエミッタとベースとで構成されるＰＮ接合の部分だけであり、このダイオードを用いるのは、上述したように好ましくないので、次に、アノードまたはカソードのうちの、例えばアノードのとる電位が、Ｐサブストレート１の電位に制限される場合について考えてみる。

アノードのとる電位が、Ｐサブストレート１の電位に制限されるダイオードとしては、図１および図２に示したものの他、例えば図３（Ｂ）に示したトランジスタ２１のコレクタとベースとの間で構成されるダイオード、図３（Ｃ）に示すように、図３（Ｂ）に示した回路の端子Ｔ３をＰサブストレート１に接続した場合におけるトランジスタ２１のエミッタとベースとの間で構成されるダイオード、さらには、例えば図３（Ｄ）に示すように、ベース（端子Ｔ２）とエミッタ（端子Ｔ３）とを接続したトランジスタ２１のコレクタとベースとの間で構成されるダイオードがある。

まず、図３（Ｂ）に示したトランジスタ２１のコレクタとベースとの間で構成されるダイオードは、Ｐサブストレート１とＮウェル２とのＰＮ接合に対応するものであるから、ブレークダウン電圧が高いが、図１における場合と同様に、バルク抵抗６でロスが生じる。

次に、図３（Ｃ）に示したトランジスタ２１のエミッタとベースとの間で構成されるダイオードは、実質的に、図１に示す場合と同様であり、さらに、この場合、エミッタからベースに、トランジスタ２１が飽和するような大きな電流が流れた後に、逆方向の電流が流れると、トランジスタ２１が即座にオフせず、従って所定の期間、逆方向の電流が、ベースからエミッタに流れる。従って、これを、図１５のダイオード８３に代えて用いた場合には、後段のコンデンサ３５に逆方向の電流が流れ込むことになる。コンデンサ３５では、そこに供給された電流が積分され、その積分値である電圧が定電圧レギュレータ３７に入力されるから、コンデンサ３５に逆方向の電流が流れ込んだ場合には、定電圧レギュレータ３７に印加される電圧が低くなり、従って、アンプ４１およびディジタル信号処理部４２に対し、電源として安定した電圧を供給することが困難となる。

そこで、図３（Ｄ）に示した端子Ｔ２とＴ３とを接続したトランジスタ２１におけるコレクタとベースとの間で構成されるダイオードを考えてみると、そのダイオードで整流がなされることにより、端子Ｔ１，Ｐサブストレート１、コレクタ、ベース、バルク抵抗６、端子Ｔ２の経路で、電流が流れる。従って、この経路で流れる電流によれば、やはりバルク抵抗６によるロスが生じる。

ここで、トランジスタは、コレクタとエミッタとを、通常とは逆に用いた場合でも、即ち、図５に示すように、ＰＮＰトランジスタであるトランジスタ２１のコレクタからベースに電流を流した場合でも、逆電流増幅作用により、そのコレクタからエミッタに大きな電流ｉ’（電流ｉが増幅されたもの）が流れる。

しかしながら、この場合、端子Ｔ２とＴ３とが接続されているので（図３（Ｄ））、大きな電流ｉ’は、バルク抵抗６を介さずに、端子Ｔ２に流れる。電流ｉ’は、トランジスタ２１のコレクタからベースに流れる電流を増幅したものであるから、整流されているに等しく、従って、トランジスタ２１のコレクタに流れる電流ｉは、コレクタからベースに流れる電流ｉ’’と、コレクタからエミッタに流れる電流ｉ’に分かれて整流されることになる。

そして、この場合、電流ｉ’は、電流ｉ’’に比較してかなり大きく、従ってバルク抵抗６に流れる電流ｉ’’は、図１における場合に比較して小さく、そこで生じるロスは微小なものとなる。

以上から、ダイオード８３に代えて用いるダイオードとしては、図３（Ｄ）に示すトランジスタ２１で構成されるものが最良ということになる。

ところで、図３（Ｄ）におけるトランジスタ２１は、ダイオードのアノードに相当するコレクタがＰサブストレート１に接続されているから、電流が入力される入力端子としてのコレクタを接地して用いる必要があり、従って図１５に示したダイオード８３の位置には設けることができない。

そこで、コレクタの電位が所定の基準レベルとしてのグランドレベルとされた状態で、整流（および検波）を行うことができるようにするため、ダイオード８３に代えて設けるトランジスタ２１、即ち対接地構造のダイオードを、図６に示すように配置して、ＩＣカードを構成するようにする。なお、図６においては、ループアンテナ３１およびコンデンサ３２でなる共振回路、並びにトランジスタ２１以外の図示は省略してある。また、トランジスタ２１におけるバルク抵抗６の図示も省略してある。

即ち、端子Ｔ２に相当するベースと、端子Ｔ３に相当するエミッタとを短絡したトランジスタ２１のコレクタ（整流した電流を出力する出力端子）を接地し、ベースとエミッタとの接続点を、共振回路を構成するループアンテナ３１とコンデンサ３２との２つの接続点ＣまたはＤのうちの点Ｄに接続する。

このようにすることで、ループアンテナ３１およびコンデンサ３２で構成される共振回路の出力を整流、検波するダイオードとしてのトランジスタ２１をＣＭＯＳのプロセス上で構成することができ、さらに、バルク抵抗６で生じるロスを微小なものとすることができる。

ところで、図１５に示した、ループアンテナ３１およびコンデンサ３２で構成される共振回路の共振周波数を変化させるためのコンデンサ３８は、共振回路の出力を、整流、検波するダイオードとしてのトランジスタ２１より、共振回路側に設ける必要がある（コンデンサ３８をトランジスタ２１の後段に設けたのでは、ＦＥＴ３９のオン／オフによって共振周波数が変化しなくなる）。従って、ダイオード８３に代えてトランジスタ２１を用いる場合には、ＩＣカードは、図７（Ａ）に示すように、トランジスタ２１のベースとエミッタとの接続点を、ＦＥＴ３９のドレインとコンデンサ３２との接続点に接続して構成する必要がある。なお、図７においては、トランジスタ２１、ループアンテナ３１、コンデンサ３２，３８、およびＦＥＴ３９以外の図示は省略してある。

ここで、図８および図９は、ＣＭＯＳ上に実現されるＦＥＴの構成を示している。なお、図８は、ＮチャネルＦＥＴの構成を、図９は、ＰチャネルＦＥＴの構成を、それぞれ示している。

ＮチャネルＦＥＴは、図８（Ａ）に示すように、Ｐサブストレート（Ｐｓｕｂ）の上部に、Ｐウェル（Ｐｗｅｌｌ）および高濃度Ｐ層（Ｐ⁺）が形成され、さらにＰウェルの上部に、２つの高濃度Ｎ層（Ｎ⁺）および１つの高濃度Ｐ層（Ｐ⁺）が形成され、Ｐサブストレートの上部に形成された高濃度Ｐ層と、Ｐウェルの上部に形成された高濃度Ｐ層とが接続され、Ｐウェルの上部に、２つの高濃度Ｎ層で挟まれるように、電極が配置されて構成される。

このＦＥＴは、電極をゲート（Ｇ）とするとともに、２つの高濃度Ｎ層のうちの一方をドレイン（Ｄ）とし、また他方をソース（Ｓ）として、図８（Ｂ）に示すシンボルで表される。同図に示すように、ＮチャネルＦＥＴにおいては、Ｐサブストレートと、ソースまたはドレインそれぞれとの間には、寄生ダイオードが、Ｐサブストレートから、ソースまたはドレインそれぞれの方向に電流が流れる向きに形成される。

次に、ＰチャネルＦＥＴは、図９（Ａ）に示すように、Ｐサブストレート（Ｐｓｕｂ）の上部に、Ｎウェル（Ｎｗｅｌｌ）が形成され、さらにＮウェルの上部に、２つの高濃度Ｐ層（Ｐ⁺）および１つの高濃度Ｎ層（Ｎ⁺）が形成され、Ｎウェルの上部に、２つの高濃度Ｐ層で挟まれるように、電極が配置されて構成される。

このＦＥＴは、電極をゲート（Ｇ）とするとともに、２つの高濃度Ｐ層のうちの一方をドレイン（Ｄ）とし、また他方をソース（Ｓ）とし、さらに高濃度Ｎ層をバックゲート（ＢＧ）として、図９（Ｂ）に示すシンボルで表される。同図に示すように、ＰチャネルＦＥＴにおいては、バックゲートと、ソースまたはドレインそれぞれとの間には、寄生ダイオードが、ソースまたはドレインそれぞれから、バックゲートの方向に電流が流れる向きに形成される。

なお、ＮチャネルおよびＰチャネルＦＥＴおいては、寄生容量も形成されるが、図８および図９においては、その図示を省略してある。

図１５に示したＦＥＴ３９は、ＮチャネルＦＥＴであるから、これを、図８のＣＭＯＳ上に構成可能なＮチャネルＦＥＴに置き換えて、図７（Ａ）に示したＩＣカードを構成すると、それは、図７（Ｂ）に示すようになる。

寄生ダイオードのアノードは、図８（Ｂ）に示したように、Ｐサブストレートに接続しているから、図７（Ｂ）に示すように、トランジスタ２１のコレクタとも接続されることとなる。従って、この場合、トランジスタ２１と、ＦＥＴのソースにカソードが接続している寄生ダイオード（図７（Ｂ）の２つの寄生ダイオードのうちの下段のもの）とは並列に接続される。

寄生ダイオードのブレークダウン電圧は、一般的に、約５Ｖ程度と低いため、ダイオードとしてのトランジスタ２１の逆方向電圧に対する耐圧、即ちブレークダウン電圧が高くても、トランジスタ２１のベースとエミッタとの接続点と、ＦＥＴのソースとの接続点に、高い逆方向電圧が印加された場合には、寄生ダイオードのカソードからアノードの方向に電流が流れ、その結果、整流が行われないことになる。

そこで、寄生ダイオードが、トランジスタ２１と並列に接続されないようにするためには、図１０に示すように、コンデンサ３８の、ＦＥＴ３９と接続されていない方の一端を、コンデンサ３２とトランジスタ２１との接続点に接続し、ＦＥＴ３９のソースを接地、即ちＰサブストレートに接続することにより、コンデンサ３８が、コンデンサ３２と交流的にのみ並列に接続されるようにしてＩＣカードを構成するようにする。なお、図１０においては、トランジスタ２１（およびバルク抵抗６）、ループアンテナ３１、コンデンサ３２，３５，３６、定電圧レギュレータ３７、コンデンサ３８、およびＦＥＴ３９以外の図示は省略してある。

この場合、ＦＥＴ３９がオンされた場合における、ＦＥＴ３９，Ｐサブストレート、点Ｈ，Ｆ、コンデンサ３５、点Ｅ，Ｃという経路を考えると、その経路は、交流的には、短絡されているのに等しく、また、平滑用のコンデンサ３５のキャパシタンスは充分大きいから、コンデンサ３８は、コンデンサ３２と交流的に並列に接続されているのと等価になる。従って、この場合、ＦＥＴ３９をオン／オフさせることにより、共振周波数を変化させることが可能となる。

次に、前述した図１５におけるＩＣカードの保護回路を構成するダイオード群８１および８２を、図１乃至図３に示したＣＭＯＳで構成可能なダイオードで置き換える場合について説明する。

ダイオード群８１および８２は、順方向に、ＩＣカードの保護を行う必要のある程度の電圧（ここでは、前述したように３．５Ｖととし、以下、適宜、この電圧を保護電圧という）が印加された場合にのみオンさせる必要があり、さらに、１個あたりのダイオードの電圧降下（順方向に電流が流れるときの電圧降下）は、０．７Ｖ程度であるから、１個のダイオードで構成するのは困難であり、複数のダイオードをシリーズに接続して構成する必要がある。従って、ダイオード群８１および８２に用いるダイオードは、そのアノードおよびカソードが、Ｐサブストレートの電位と異なる電位をとれるものである必要がある。

ＣＭＯＳで構成したダイオードで、そのアノードおよびカソードが、Ｐサブストレートの電位と異なる電位をとれるものは、上述した図３（Ｂ）に示したものだけであり、そこで、これを、複数個シリーズに接続したダイオード群を考えてみる。

図３（Ｂ）に示したトランジスタ２１を、アノードとカソードのとる電位が制限されないダイオードとすることができる場合は、上述したように、そのエミッタとベースとの間のＰＮ接合をダイオードとして用いた場合である。そこで、ＰＮＰトランジスタ２１を複数個用意し、各トランジスタ２１のベースを、他のトランジスタ２１のエミッタに接続することによって、トランジスタ２１を多段接続すると、それは図１１に示すようになる。なお、図１１においては、バルク抵抗６の図示を省略してある。

図１１（Ａ）は、複数のトランジスタ２１で、図１５のトランジスタ群８２を構成した場合を示しており、また図１１（Ｂ）は、複数のトランジスタ２１で、図１５のトランジスタ群８１を構成した場合を示している。なお、図３（Ｂ）に示したように、トランジスタ２１は、そのコレクタをＰサブストレートの電位にする必要があるから、図１１に示したトランジスタ群を構成するトランジスタ２１のコレクタは、すべてＰサブストレートの電位とされている（ここでは、接地されている）。

図１１（Ａ）に示した場合においては、端子Ｔo（最終段のトランジスタ２１のベースに接続された端子）に対する端子Ｔi（最前段のトランジスタ２１のエミッタに接続された端子）の電圧が、トランジスタ２１のエミッタとベースとの間で生じる電圧降下分（例えば、０．７Ｖ程度）の多段接続されたトランジスタ２１の個数倍となると、端子Ｔiから、多段接続されたトランジスタ２１のエミッタおよびベースを介して、端子Ｔoに電流（バイパス電流）が流れ、端子Ｔoに対する端子Ｔiの電圧が保護電圧（＝トランジスタ２１のエミッタとベースとの間で生じる電圧降下分×多段接続されたトランジスタ２１の個数）以下に制限される。

なお、この場合、トランジスタ２１はオン状態となるから、そのエミッタからコレクタに電流が流れ、さらに、図１１（Ａ）においては図示していないバルク抵抗６でロスが生じるが、これらは保護が働くことによるものであるから問題はない。

一方、図１１（Ｂ）に示した場合には、図中、矢印で示すように、Ｐサブストレートから、最終段のトランジスタ２１のコレクタおよびベース、即ち１つのＰＮ接合を介して、端子Ｔoに電流が流れることのできるパスが形成される。従って、この場合、端子Ｔoの電位が、グランドレベルより、最終段のトランジスタ２１のコレクタとベースとの間の電圧降下分（例えば、０．７Ｖ程度）だけ低くなると、端子Ｔoに対する端子Ｔiの電圧が保護電圧（上述したように、ここでは、３．５Ｖ程度）以上でなくても、Ｐサブストレートから端子Ｔoへ電流が流れ、いわば保護の必要のない電圧で保護が働くことになり、大きなロスが生じることになる。

以上から、図１１（Ａ）に示したダイオード群は、図１５のダイオード群８２に代えて用いることができるが、図１１（Ｂ）に示したダイオード群を、図１５のダイオード群８１に代えて用いることは好ましくない。

ところで、ＩＣカードでは、図１５に示したように、ループアンテナ３１およびコンデンサ３２でなる共振回路の後段に、保護回路を構成するダイオード群８１および８２が設けられている（共振回路と組み合わせて保護回路が設けられている）。

図１５に示した場合においては、ループアンテナ３１およびコンデンサ３２でなる共振回路の出力電流のうちの正極性または負極性のものを、それぞれダイオード群８２または８１によってバイパスさせることにより、即ち共振回路の出力電流の正および負の両方の極性のものをバイパスさせることにより、その出力電圧のピーク値を所定値以下に制限するようになされているが、共振回路においては、その特性から、その出力電流の正または負のいずれか一方の極性のみをバイパスさせた場合であっても、その極性の電圧とともに、他方の極性の電圧も、いわば従属的に制限される。

従って、共振回路の出力電圧を保護電圧以下に制限することは、図１５に示したダイオード群８１および８２の両方を設けなくても、いずれか一方を設けることによっても行うことができる。

そこで、ここでは、図１５のダイオード群８１および８２に代えて、共振回路の出力電流のうちの正極性のもののみをバイパスさせる図１１（Ａ）に示したダイオード群（トランジスタ群）を設けるようにする。このようにすることで、ループアンテナ３１およびコンデンサ３２で構成される共振回路の出力電圧を保護電圧以下に制限する保護回路を構成するダイオード群をＣＭＯＳで構成することができる。

次に、上述したように図１５のダイオード群８１および８２に代えて、図１１（Ａ）に示したダイオード群（トランジスタ群）と同様のトランジスタ群３４（但し、バルク抵抗の図示は省略する）を設けたＩＣカードは、図１２に示すようになる。なお、図中、ループアンテナ３１、コンデンサ３２、抵抗３３、トランジスタ群３４、およびダイオード８３以外の図示は省略してある。

この場合、トランジスタ群３４は、ループアンテナ３１およびコンデンサ３２で構成される共振回路の後段であって、整流、検波用のダイオード８３の前段に設けられているため、点ＩとＪとの間に印加される電圧は交流電圧であり、従って、点Ｊに対する点Ｉの電圧が保護電圧以上でなくても、図１２に矢印で示すように、抵抗３３、トランジスタ群３４の最前段のトランジスタのエミッタ、およびコレクタを介してロス電流が流れることになる。

これを防止するためには、抵抗３３およびトランジスタ群３４でなる保護回路を、ダイオード８３の後段に設け、そこに印加される電圧が直流電圧となるようにすれば良い。

図１３は、以上の条件を満たすようにして構成したＩＣカードの第１実施の形態の構成を示している。なお、図中、図１５における場合と対応する部分については、同一の符号を付してある。

図１５の整流、検波用のダイオード８３に代えて設けられた、ベースとエミッタとが接続されたトランジスタ２１のコレクタは接地されており、またそのベースとエミッタとの接続点は、ループアンテナ３１とコンデンサ３２との接続点Ｄに接続されている。さらに、点Ｄには、ループアンテナ３１およびコンデンサ３２でなる共振回路の共振周波数を変化させるためのコンデンサ３８の一端が接続されており、その他端には、ＦＥＴ３９のドレインが接続されている。ＦＥＴ３９のソースは接地されており（Ｐサブストレートに接続されており）、また、そのゲートは、図１５における場合と同様に、ディジタル信号処理部４２に接続されている。

図１５の抵抗３３、ダイオード群８１、および８２でなる保護回路に代わる抵抗３３およびトランジスタ群３４でなる保護回路は、整流、検波用のトランジスタ２１の後段に設けられており、抵抗３３の一端は、ループアンテナ３１とコンデンサ３２との接続点ＣまたはＤのうちの点Ｃ（Ｉ）に接続されている。また、抵抗３３の他端は、トランジスタ群３４を構成する最前段のトランジスタ（ＰＮＰトランジスタ）のエミッタに接続されており、その最終段のトランジスタ（ＰＮＰトランジスタ）のベースは接地されている。

なお、トランジスタ群３４を構成する各トランジスタのエミッタとベースとの間では、例えば０．７Ｖの電圧降下を生じるようになされており、トランジスタ群３４は、例えば５個のトランジスタ（ＰＮＰトランジスタ）で構成されている。従って、抵抗３３およびトランジスタ群３４で構成される保護回路は、図１５における抵抗３３、ダイオード群８１、および８２で構成される保護回路と同様に、ループアンテナ３１およびコンデンサ３２の接続点ＣとＤの間の電位差を制限するようになされている。

以上のように構成されるＩＣカードでは、例えば図１５に示したようなリーダ／ライタから電磁波が放射されると、ループアンテナ３１では、その電磁界（磁束）のうち、そこに鎖交する磁束の変化（磁界の変化）に応じて逆起電力を生じる。そして、このようにして発生した電圧のうち、ループアンテナ３１およびコンデンサ３２で構成される共振回路の共振周波数を中心とする所定の周波数帯域のものは、効率良く、後段のブロックに通過される。

そして、ループアンテナ３１およびコンデンサ３２で構成される共振回路を通過した信号は、トランジスタ２１を介することにより、大きなロスを生じることなく整流され、さらに平滑用のコンデンサ３５を介することによりリップルが除去される。このリップルの除去された信号は、定電圧レギュレータ３７に供給され、そこで安定化されることにより所定の一定電圧ＶＤＤとされる。そして、この電圧ＶＤＤが、電源として、アンプ４１およびディジタル信号処理部４２に供給される。

以上のようにして、アンプ４１およびディジタル信号処理部４２に電源が供給され、その動作が可能な状態となった後、ループアンテナ３１およびコンデンサ３２で構成される共振回路を通過した信号は、トランジスタ２１を介することにより検波され、コンデンサ４０およびアンプ４１を介して、ディジタル信号処理部４２に出力される。以下、ディジタル信号処理部４２では、前述した図１５における場合と同様の処理が行われる。

なお、データの読み出し処理が行われる場合には、前述した場合と同様に、不揮発性メモリ４３から読み出されたデータに対応して、ＦＥＴ３９のゲートに電圧が印加されるが、この場合、ＦＥＴ３９がオンにされたときには、コンデンサ３８のＦＥＴ３９と接続されている方の一端は、交流的に短絡されているＦＥＴ３９、サブストレート、点Ｆ、コンデンサ３５、点Ｆ，およびＩを介して、コンデンサ３２の一端である点Ｃに接続される。即ち、この場合、コンデンサ３８は、コンデンサ３２と交流的に並列に接続されているのと等価になる。従って、ループアンテナ３１およびコンデンサ３２でなる共振回路の共振周波数が変化されることになる。

また、ＩＣカードが、リーダ／ライタに極端に近づけられ、これにより、大きな電流が、ループアンテナ３１およびコイル３２でなる共振回路から出力された場合、即ち点ＩとＪとの間に保護電圧以上の電圧が印加された場合、トランジスタ群３４を構成する各トランジスタのエミッタからベースに電流が流れ（これに伴い、そのエミッタからコレクタにも電流が流れる）、共振回路の出力電圧のピーク値が制限される。即ち、大きな電流が、ループアンテナ３１およびコイル３２でなる共振回路から出力された場合、そのうちの一部の電流がバイパス電流として、抵抗３３およびトランジスタ群３４に流れ、共振回路の出力電圧のピーク値が制限される。

次に、図１４は、本発明のＩＣカードの第２実施の形態の構成を示している。なお、図中、図１３における場合と対応する部分については、同一の符号を付してある。即ち、このＩＣカードは、ＮチャネルＦＥＴ３９に代えてＰチャネルＦＥＴ５１が設けられ、そのソースが接地されているのではなく、定電圧レギュレータ３７の出力端子に接続されている他は、図１３のＩＣカードと同様に構成されている。

この場合、ＦＥＴ５１がオンされた場合における、ＦＥＴ５１，点Ｇ、コンデンサ３６、点Ｈ，Ｆ、コンデンサ３５、点Ｅ，Ｉ，Ｃという経路を考えると、この経路は、交流的には、短絡されているのに等しく、また、バイパスコンデンサ３６のキャパシタンスは、図１０で説明した平滑用のコンデンサ３５と同様に充分大きいから、コンデンサ３８は、コンデンサ３２と交流的に並列に接続されているのと等価になる。従って、この場合も、ＦＥＴ５１をオン／オフさせることにより、共振周波数を変化させることができる。

以上のように、整流、検波用のダイオードとしてのトランジスタ２１と、保護回路を構成するダイオード群としてのトランジスタ群３４を、ＣＭＯＳ上で実現することができるので、ＩＣカードを１チップのＣＭＯＳで構成することが可能となる。

以上、本発明のＩＣカードについて説明したが、このＩＣカードは、自動改札システムにおける定期券の他、例えば部屋への入出力を管理するシステムや、スキー場におけるリフト乗り場における入場者を管理するシステムその他に適用可能である。

なお、本実施の形態においては、ＩＣカードに定電圧レギュレータ３７を設け、リーダ／ライタから電源の供給を受けるようにしたが、この他、ＩＣカードに電源を内蔵させるようにすることも可能である。

また、本実施の形態では、ＣＭＯＳのサブストレートの極性がＰチャネルの場合について説明したが、その極性はＮチャネルであっても良く、その場合には、上述したように、以上の説明における極性がすべて逆になるだけである。

即ち、例えば定電圧レギュレータ３７が出力する電圧ＶＤＤは、図１３や図１４における場合は、正の電圧であるが、サブストレートの極性がＮチャネルの場合には負の電圧となる。

さらに、保護回路を構成するトランジスタ群３４を構成するトランジスタは、図１３や図１４における場合は、ＰＮＰトランジスタであるが、サブストレートの極性がＮチャネルの場合にはＮＰＮトランジスタとなり、従ってループアンテナ３１およびコンデンサ３２でなる共振回路の出力電流のうちの負極性のもののみをバイパスさせることにより、その出力電圧のピーク値が所定値以下に制限されるようになる。

また、整流、検波用のトランジスタ２１は、図１３や図１４における場合は、ＰＮＰトランジスタであるが、サブストレートの極性がＮチャネルの場合にはＮＰＮトランジスタとなる。

サブストレートをＰチャネルとした場合のＣＭＯＳのプロセス上で実現可能な第１のダイオードを示す図である。 サブストレートをＰチャネルとした場合のＣＭＯＳのプロセス上で実現可能な第２のダイオードを示す図である。 サブストレートをＰチャネルとした場合のＣＭＯＳのプロセス上で実現可能な第３のダイオードを示す図である。 図３（Ｂ）の回路を用いた場合のＩＣカードの構成例を示す回路図である。 図３（Ｄ）の回路で行われる整流を説明するための図である。 図３（Ｄ）の回路を用いた場合のＩＣカードの構成例を示す回路図である。 ＦＥＴ３９をＣＭＯＳで構成した場合にける寄生ダイオードが寄生する位置を説明するための回路図である。 ＮチャネルＦＥＴの構成を示す図である。 ＰチャネルＦＥＴの構成を示す図である。 ＦＥＴ３９の寄生ダイオードによる影響を受けないＩＣカードの構成例を示す回路図である。 図３（Ｂ）のトランジスタを多段接続したトランジスタ群を示す図である。 ダイオード８３の前段に、抵抗３３およびトランジスタ群３４でなる保護回路を設けた場合に流れるロス電流を説明するための図である。 本発明のＩＣカードの第１実施例の構成を示す回路図である。 本発明のＩＣカードの第２実施例の構成を示す回路図である。 従来の非接触カードシステム（ＩＣカードおよびリーダ／ライタ）の一例の構成を示す図である。 図１５のリーダ／ライタの動作を説明するフローチャートである。 図１５のＩＣカードの動作を説明するフローチャートである。

符号の説明

１ Ｐサブストレート（Ｐ層のサブストレート）， ２ Ｎウェル， ３ 高濃度Ｐ層， ４ 高濃度Ｎ層， ５ ダイオード， ６ バルク抵抗， １１ Ｐウェル， １２ 高濃度Ｐ層， １３ ダイオード， ２１ ＰＮＰトランジスタ， ３１ ループアンテナ， ３２ コンデンサ， ３３ 抵抗， ３４ トランジスタ群， ３５，３６ コンデンサ， ３７ 定電圧レギュレータ， ３８ コンデンサ， ３９ ＮチャネルＦＥＴ， ４０ コンデンサ， ４１ アンプ， ４２ ディジタル信号処理部， ４３ 不揮発性メモリ， ５１ ＰチャネルＦＥＴ， ８１，８２ ダイオード群， ８３ ダイオード， ９１ ホストコンピュータ， ９２ ディジタル信号処理部， ９３ キャリア発生器， ９４ アンプ， ９５ 抵抗， ９６ コンデンサ， ９７ ループアンテナ， ９８ ダイオード， ９９ コンデンサ， １００ アンプ

Claims (13)

1. 電磁波を受信するアンテナ部と、前記アンテナ部に接続された半導体集積回路とを有するＩＣカードにおいて、
   前記半導体集積回路のＰ極性もしくはＮ極性のサブストレート、または前記サブストレートと同極性のウェルをＰＮ接合の一極として、前記アンテナ部の出力電流を整流する対接地構造のダイオードで構成される整流手段と、
   前記整流手段の出力から、電源電圧となる信号を生成する生成手段と、
   前記整流手段の出力に対応して、所定の処理を実行する実行手段と、
   前記実行手段の出力端子に接続されたゲートに印加される電圧に対応してオン／オフするＦＥＴと
   を備え、
   前記整流手段、前記生成手段、前記実行手段、および前記ＦＥＴは、１チップのＣＭＯＳである前記半導体集積回路上に構成されている
   ことを特徴とするＩＣカード。
2. 前記整流手段の後段に設けられた、前記アンテナ部の出力電流の正極性または負極性のいずれか一方の極性のもののみをバイパスさせることにより、前記アンテナ部の出力電圧のピーク値を所定値以下に制限する保護回路をさらに備え、
   前記整流手段、前記生成手段、前記実行手段、前記ＦＥＴ、および前記保護回路は、１チップのＣＭＯＳである前記半導体集積回路上に構成されている
   ことを特徴とする請求項１に記載のＩＣカード。
3. 前記整流手段は、
   Ｐ極性のサブストレートとＮウェルとのＰＮ接合の部分で構成されたダイオード、
   またはＮ極性のサブストレートとＰウェルとのＰＮ接合の部分で構成されたダイオード
   である
   ことを特徴とする請求項１に記載のＩＣカード。
4. 前記整流手段は、
   Ｐ極性のサブストレートの上部に形成されたＰウェルと、そのＰウェルの上部に形成された高濃度Ｎ層とのＰＮ接合の部分で構成されたダイオード、
   またはＮ極性のサブストレートの上部に形成されたＮウェルと、そのＮウェルの上部に形成された高濃度Ｐ層とのＰＮ接合の部分で構成されたダイオード
   である
   ことを特徴とする請求項１に記載のＩＣカード。
5. 前記整流手段は、
   Ｐ極性のサブストレートとＮウェルとのＰＮ接合の部分で構成される第１のダイオードと、前記Ｎウェルの上部に形成された高濃度Ｐ層と前記ＮウェルとのＰＮ接合の部分で構成された第２のダイオードとから構成され、
   またはＮ極性のサブストレートとＰウェルとのＰＮ接合の部分で構成される第１のダイオードと、前記Ｐウェルの上部に形成された高濃度Ｎ層と前記ＰウェルとのＰＮ接合の部分で構成された第２のダイオードとから構成される
   ことを特徴とする請求項１に記載のＩＣカード。
6. 前記アンテナ部は、アンテナとコンデンサとが並列に接続された共振回路で構成される
   ことを特徴とする請求項１に記載のＩＣカード。
7. 前記保護回路は、多段接続されたトランジスタでなる
   ことを特徴とする請求項２に記載のＩＣカード。
8. 電磁波を受信するアンテナ部に接続される半導体集積回路において、
   前記半導体集積回路のＰ極性もしくはＮ極性のサブストレート、または前記サブストレートと同極性のウェルをＰＮ接合の一極として、前記アンテナ部の出力電流を整流する対接地構造のダイオードで構成される整流手段と、
   前記整流手段の出力から、電源電圧となる信号を生成する生成手段と、
   前記整流手段の出力に対応して、所定の処理を実行する実行手段と、
   前記実行手段の出力端子に接続されたゲートに印加される電圧に対応してオン／オフするＦＥＴと
   を備え、
   前記整流手段、前記生成手段、前記実行手段、および前記ＦＥＴは、１チップのＣＭＯＳである前記半導体集積回路上に構成されている
   ことを特徴とする半導体集積回路。
9. 前記整流手段の後段に設けられた、前記アンテナ部の出力電流の正極性または負極性のいずれか一方の極性のもののみをバイパスさせることにより、前記アンテナ部の出力電圧のピーク値を所定値以下に制限する保護回路をさらに備え、
   前記整流手段、前記生成手段、前記実行手段、前記ＦＥＴ、および前記保護回路は、１チップのＣＭＯＳである前記半導体集積回路上に構成されている
   ことを特徴とする請求項８に記載の半導体集積回路。
10. 前記整流手段は、
    Ｐ極性のサブストレートとＮウェルとのＰＮ接合の部分で構成されたダイオード、
    またはＮ極性のサブストレートとＰウェルとのＰＮ接合の部分で構成されたダイオード
    である
    ことを特徴とする請求項８に記載の半導体集積回路。
11. 前記整流手段は、
    Ｐ極性のサブストレートの上部に形成されたＰウェルと、そのＰウェルの上部に形成された高濃度Ｎ層とのＰＮ接合の部分で構成されたダイオード、
    またはＮ極性のサブストレートの上部に形成されたＮウェルと、そのＮウェルの上部に形成された高濃度Ｐ層とのＰＮ接合の部分で構成されたダイオード
    である
    ことを特徴とする請求項８に記載の半導体集積回路。
12. 前記整流手段は、
    Ｐ極性のサブストレートとＮウェルとのＰＮ接合の部分で構成される第１のダイオードと、前記Ｎウェルの上部に形成された高濃度Ｐ層と前記ＮウェルとのＰＮ接合の部分で構成された第２のダイオードとから構成され、
    またはＮ極性のサブストレートとＰウェルとのＰＮ接合の部分で構成される第１のダイオードと、前記Ｐウェルの上部に形成された高濃度Ｎ層と前記ＰウェルとのＰＮ接合の部分で構成された第２のダイオードとから構成される
    ことを特徴とする請求項８に記載の半導体集積回路。
13. 前記保護回路は、多段接続されたトランジスタでなる
    ことを特徴とする請求項９に記載の半導体集積回路。

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