JP2005190247A

JP2005190247A - Ｃｐｕ回路

Info

Publication number: JP2005190247A
Application number: JP2003431959A
Authority: JP
Inventors: Susumu Sukagawa; 進須賀川; Seiji Fukuma; 誠治福間
Original assignee: LE TEKKU KK; LETech Co Ltd
Current assignee: LE TEKKU KK; LETech Co Ltd
Priority date: 2003-12-26
Filing date: 2003-12-26
Publication date: 2005-07-14

Abstract

【課題】ＣＰＵ回路において、比較的簡単な回路構成により、ノイズがＣＰＵ動作に与える影響を十分に低減することを目的とする。
【解決手段】ＣＰＵと、データ線を介して当該ＣＰＵと接続される周辺回路素子からなるＣＰＵ回路において、前記データ線に直列に挿入された抵抗と、前記データ線のうち前記抵抗と前記ＣＰＵとの間に挿入され、そのキャパシタの一端が接地され、当該キャパシタの他端のスイッチが、前記データ線の前記抵抗側と前記ＣＰＵ側を電気的に切り換えるよう設けられたスイッチトキャパシタとを設け、前記周辺回路素子がデータを出力するときは前記スイッチを前記抵抗側に接続し、前記ＣＰＵがデータを読み取るときは前記スイッチを前記ＣＰＵ側に接続するようにする。
【選択図】図３

Description

本発明は、ＣＰＵに供給される信号にノイズが生じたときでも、その影響を受けにくくしたＣＰＵ回路に関する。

図１は、ＣＰＵ１０、ＲＯＭ１１、ＲＡＭ１２、及び、入出力回路（Ｉ／Ｏ）１３を含み、これらがデータバス１４及びその他のバス（不図示）により相互に接続された一般的なＣＰＵ回路を示している。ＲＯＭ１１等の周辺回路素子には、通常アウトプットイネーブル（ＯＥ）端子やチップイネーブル（ＣＥ）端子が設けられ、これらが例えば両方ともローレベルとされたときに、ＣＰＵ１０はこれらからデータを読み出すことができる。

図２は、図１のＣＰＵ回路において、ＣＰＵ１０がＲＯＭ１１からデータを読み出す際のタイミングチャートを示している。時刻ｔ₁においてＣＰＵ１０からＲＯＭ１１のチップイネーブル端子及びアウトプットイネーブル端子にローレベルの信号が供給されると、ＲＯＭ１１はデータを読み出す準備を始め、ｔ_aという遅延時間を経た時刻ｔ₃において、データ（この場合はハイレベルのデータ）を出力し始める。その後、ＣＰＵ１０は、さらに時間ｔ_bだけ待機した後の時刻ｔ₄においてリード信号を発し、ＲＯＭ１１からのデータを読み取る。ここで待機時間ｔ_bをとるのは、ＲＯＭ１１から出力された信号が十分に安定するのを待つためである。

ところで、データバスには種々のノイズが不定期に発生しており、これがデータの正確な伝達を妨げることがある。特に、ＣＰＵがメモリから命令を読み出し、これを実行するときにこのようなノイズが発生すると、ＣＰＵに誤った命令が伝達され、ＣＰＵが暴走する原因となる。

このような問題に対し、従来から、ハード的には信号を伝達するバスの距離が短くなるように各素子の配置を考えたり、ソフト的には、同じデータ（ハイレベル又はローレベル）の読取りを複数回実行し、読み取ったデータの値に食い違いがあるときは、読み取られた回数の多い方を正しいデータと認識する方法（多数決方式）などが知られている。

マイクロコンピュータのノイズ対策に関する先行技術として、特開平０６−２５９５７９号公報及び特開２００１−３１４６３２号公報を挙げることができる。前者には、ノイズキャンセラーとしてキャパシタ、抵抗、シュミット回路を用いた回路が開示されている。また、後者には、遊技機の入力信号のノイズ対策として抵抗を使用し、ノイズを見かけ低減させる技術が開示されている。

特開平０６−２５９５７９号公報特開２００１−３１４６３２号公報

しかしながら、上記従来の手法はいずれも、ＣＰＵが周辺回路素子から読み取ろうとするデータに対するノイズ対策としては十分でなく、また、回路構成が複雑になるものもある。

そこで、本発明は、ＣＰＵ回路において、比較的簡単な回路構成により、ノイズがＣＰＵ動作に与える影響を十分に低減することを目的とする。

そこで本発明は、ＣＰＵと、データ線を介して当該ＣＰＵと接続される周辺回路素子からなるＣＰＵ回路において、前記データ線に直列に挿入された抵抗と、前記データ線のうち前記抵抗と前記ＣＰＵとの間に挿入され、そのキャパシタの一端が接地され、当該キャパシタの他端のスイッチが、前記データ線の前記抵抗側と前記ＣＰＵ側を電気的に切り換えるよう設けられたスイッチトキャパシタとを設け、前記周辺回路素子がデータを出力するときは前記スイッチを前記抵抗側に接続し、前記ＣＰＵがデータを読み取るときは前記スイッチを前記ＣＰＵ側に接続するようにする。

さらに、より正確な読取りを実現するために、前記スイッチトキャパシタと前記ＣＰＵとの間の前記データ線に、所定の閾値を有するヒステリシスコンパレータを設けることもできる。

本発明のＣＰＵ回路を上記のように構成することにより、周辺回路素子がデータを出力するときには、抵抗とキャパシタの容量によって決まる時定数によって、キャパシタの両端間の電圧は、徐々にそのデータのレベルに移行する。ＣＰＵは、この移行が完了したあとに、データをキャパシタの両端間電圧として読み取る。キャパシタの両端間電圧はレベル移行期間の積分値を表すことになるので、レベル移行期間中に短時間のノイズが入来したとしても、そのことがデータの値に与える影響は小さく、結果としてノイズの影響を低減できる。

以下に、本発明の実施の一形態について説明する。図３は、本実施形態に係るＣＰＵ回路の主要部を抜き出して示した回路図である。同図において、図１と同じ回路要素については同一の符号を用いている。ここでは、データバスの一本の信号線だけを考えるが、バスとして考えた場合も同様である。

図３に示すように、本実施形態のＣＰＵ回路では、ＣＰＵ１０とＲＯＭ１１との間に抵抗２０、スイッチトキャパシタ２１、及び、ヒステリシスコンパレータ２２ａ、２２ｂが直列に挿入されている。スイッチトキャパシタ２１は、電気的にスイッチングされるスイッチとキャパシタとからなる回路素子である。スイッチトキャパシタ２１のスイッチの切り換えは、ＣＰＵのリードタイミングに合わせ、かつ、ノイズに有効な時間を選ぶものとし、ＣＰＵ内部の回路で作成される切り換えクロックによるものとする。ただし図３では、スイッチトキャパシタ２１の制御に関する回路部分の図示は省略してある。

スイッチトキャパシタ２１のスイッチは通常ＲＯＭ１１側に接続されており、このときスイッチトキャパシタ２１のキャパシタは、抵抗２０とキャパシタの容量によって決まる時定数によって充電され（ＲＯＭ１１のデータはハイのとき）又は放電される（ＲＯＭ１１のデータがローのとき）。その後、スイッチがＣＰＵ１０側に接続されると、キャパシタが充電された状態にあるときにはハイレベル（通常５Ｖ）の信号を出力し、放電された状態にあるときにはローレベル（通常０Ｖ）の信号を出力して、ヒステリシスコンパレータ２２ａ、２２ｂに供給する。

ヒステリシスコンパレータ２２ａ及び２２ｂは、ここに入力される信号がハイレベルからローレベルに遷移するときの閾値と、ローレベルからハイレベルへ遷移するときの閾値とが異なるコンパレータである。具体的には、ハイレベルからローレベルに遷移するときの閾値が例えば１Ｖ、ローレベルからハイレベルに遷移するときの閾値が例えば３Ｖに設定されている。ヒステリシスコンパレータを用いる理由は、データを読み取る確度を高めるためである。なお、ヒステリシスコンパレータを用いるのはこのような理由であるため、必要がない場合にはこれを設けない実施形態も考えられる。

図４は、図３に示す回路の動作を示す波形図である。時刻ｔ₃において、ＲＯＭ１１からのデータがローレベルからハイレベルに遷移したとする。このときスイッチトキャパシタ２１のスイッチはＲＯＭ１１側に接続されており、スイッチトキャパシタ２１のキャパシタは、所定の時定数で充電され、その両端電圧は、図４（ａ）に示すように徐々に上昇する。このときデータ線上にノイズが発生したとしても、抵抗２０とスイッチトキャパシタ２１のキャパシタ積分回路がこの電圧の変動を吸収するので、キャパシタの両端電圧の上昇には大きな影響を与えない。

その後、時刻ｔ₃でスイッチトキャパシタ２１のスイッチを切り換えるＳＷ切換信号により、ＣＰＵがデータを読み取り可能な状態となる。続いてｔ₄のリード信号で、ＣＰＵはデータを読み込む。ＣＰＵ１０がデータを読み込む時刻ｔ₄（リードサイクル）において、スイッチトキャパシタ２１のスイッチがＣＰＵ１０側に切り替えられる。時刻ｔ₄では既に閾値を超えているので、ＣＰＵ１０はこのデータをハイレベルと認識する。また、ＣＰＵ１０がデータを読み取る時刻ｔ₄においてノイズが発生したとしても、スイッチトキャパシタ２１がこの電圧変動を吸収するため、ハイレベルがローレベルと誤って認識されることはほとんどない。したがって、従来の回路に比べてノイズの影響を受けにくくすることができる。

図４は、時刻ｔ₃にＲＯＭ１１からのデータがローレベルからハイレベルに遷移した場合であるが、ハイレベルからローレベルへ遷移する場合も同様に、ノイズの影響を受けにくくすることができる。

上記のスイッチトキャパシタ２１及びヒステリシスコンパレータ２２ａ、２２ｂは、ＣＰＵ１０に近い位置に設ければ、それだけノイズの影響を受けにくくすることができる。また、従来はノイズ対策として、ＲＯＭ１１等とＣＰＵ１０をつなぐバスの距離をなるべく短くすることが行われていたが、本実施形態によればそのような必要が無くなるため、バス配線の引き回しの自由度が高まる。

なお、上記では、ＣＰＵ１０がＲＯＭ１１からデータを読み出す場合を説明したが、本発明は、ＲＡＭやＩ／Ｏなどからデータを読み取る場合にも同様に適用することができる。

また、図５に示すように、ＣＰＵ１０がＲＯＭ１１、ＲＡＭ１２、Ｉ／Ｏ１３とも接続される回路構成の場合には、これらの素子とＣＰＵ１０とをつなぐバスの間に、図５に示すような電子的に制御できるスイッチ２５を設け、ＣＰＵ１０がアクセスしようとする素子との間だけをスイッチ２５で接続するようにすることもできる。このような回路構成とする場合は、抵抗及びスイッチトキャパシタは、このスイッチ２５から見てＣＰＵ側に設ける。このようにすれば、ＣＰＵ１０がアクセスしようとしている素子の配線からノイズを拾う可能性がなくなるので、ノイズの影響をさらに受けにくくすることができる。さらに、図示は省略するが、メモリのアドレスデコーダを利用して、当該メモリの特定のアドレスにアクセスするときにのみＣＰＵ１０に接続するようにすることもできる。

以上説明したように、本発明によれば、周辺回路素子及びバスに発生するノイズがＣＰＵに与える影響を軽減することができるので、ノイズが多く発生する分野、例えば、遊技機の制御回路などに好適に用いることができる。

一般的なＣＰＵ回路を示した回路図である。図１のＣＰＵ回路の動作を示すタイミングチャートである。本発明の実施の一形態に係るＣＰＵ回路の主要部を抜き出して示した回路図である。図３に示す回路の動作を示す波形図である。ＣＰＵと周辺回路素子との間にスイッチを設けた回路の回路図である。

符号の説明

１０ＣＰＵ
１１ＲＯＭ
１２ＲＡＭ
１３Ｉ／Ｏ
１４バス
２０抵抗
２１スイッチトキャパシタ
２２ａ，２２ｂヒステリシスコンパレータ

Claims

ＣＰＵと、データ線を介して当該ＣＰＵと接続される周辺回路素子からなるＣＰＵ回路において、
前記データ線に直列に挿入された抵抗と、
前記データ線のうち前記抵抗と前記ＣＰＵとの間に挿入され、そのキャパシタの一端が接地され、当該キャパシタの他端のスイッチが、前記データ線の前記抵抗側と前記ＣＰＵ側を電気的に切り換えるよう設けられたスイッチトキャパシタとを具備し、
前記周辺回路素子がデータを出力するときは前記スイッチを前記抵抗側に接続し、前記ＣＰＵがデータを読み取るときは前記スイッチを前記ＣＰＵ側に接続するようにしたことを特徴とするＣＰＵ回路。
さらに、前記スイッチトキャパシタと前記ＣＰＵとの間の前記データ線に、所定の閾値を有するヒステリシスコンパレータを設けたことを特徴とする請求項１に記載のＣＰＵ回路。