JP2005184800A

JP2005184800A - D/a converter circuit, organic el drive circuit and organic el display device

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Publication number: JP2005184800A
Application number: JP2004341449A
Authority: JP
Inventors: Atsushi Maede; 淳前出; Shinichi Abe; 真一阿部; Masanori Fujisawa; 雅憲藤沢
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2003-11-26
Filing date: 2004-11-26
Publication date: 2005-07-07
Anticipated expiration: 2024-11-26
Also published as: JP4528101B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a D/A converter circuit using a current mirror circuit which is capable of obtaining a large conversion current even if a power supply voltage is low. <P>SOLUTION: An input side transistor circuit of the current mirror circuit comprises a series circuit comprised of a first MOSFET and a second MOSFET wherein gates are connected commonly and a source of either one of the first and second MOSFETs is connected to a drain of the other of the first and second MOSFETs, and a first switch circuit which is provided in parallel with the first MOSFET, and the second MOSFET has a gate length shorter than a gate length of the first MOSFET. Any one of non-connected remaining sources or drains in the first MOSFET and the second MOSFET is directly connected to a predetermined power supply voltage line via another element or another circuit, and the first switch circuit is turned on to obtain an analog conversion current corresponding to a large current value in an output side transistor circuit of the current mirror circuit. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

この発明は、Ｄ／Ａ変換回路、有機ＥＬ駆動回路および有機ＥＬ表示装置に関し、詳しくは、電源電圧が低い場合であっても大きな変換電流を得ることができるカレントミラー回路を用いたＤ／Ａ変換回路の改良に関する。さらには、カレントミラー回路を利用したＤ／Ａ変換回路により表示データに応じた駆動電流を生成して有機ＥＬパネルの端子ピンに出力するカラムライン（有機ＥＬ素子の陽極側ドライブライン、以下同じ）の電流駆動回路において、有機ＥＬ素子を初期充電するためにピークをもつ電流を低電圧駆動のＤ／Ａ変換回路で生成することができ、かつ、ピン対応の各駆動回路の占有面積を増加させないで済むような有機ＥＬ駆動回路の改良に関する。 The present invention relates to a D / A conversion circuit, an organic EL drive circuit, and an organic EL display device, and more specifically, a D / A using a current mirror circuit capable of obtaining a large conversion current even when a power supply voltage is low. The present invention relates to an improvement of a conversion circuit. Furthermore, a column line that generates a drive current corresponding to display data by a D / A conversion circuit using a current mirror circuit and outputs it to a terminal pin of an organic EL panel (the anode side drive line of an organic EL element, the same applies hereinafter) In the current driving circuit, a current having a peak for initial charging of the organic EL element can be generated by the low voltage driving D / A conversion circuit, and the occupied area of each driving circuit corresponding to the pin is not increased. The present invention relates to an improvement of an organic EL driving circuit that can be completed with

携帯電話機，ＰＨＳ、ＤＶＤプレーヤ、ＰＤＡ（携帯端末装置）等に搭載される有機ＥＬ表示装置の有機ＥＬ表示パネルでは、カラムラインの数が３９６個（１３２×３）の端子ピン、ローラインが１６２個の端子ピンを持つものが提案され、カラムライン、ローラインの端子ピンはこれ以上に増加する傾向にある。
このような有機ＥＬ表示パネルの駆動回路として、カラムピン対応にＤ／Ａ変換回路（以下Ｄ／Ａ）を設けたこの出願人の特開２００３−２３４６５５号の出願が公開され、公知である（特許文献１）。これは、カラムピン対応のＤ／Ａが表示データと基準駆動電流とを受けて、基準駆動電流に従って表示データをＤ／Ａ変換してピン対応にカラム方向の駆動電流あるいはこの駆動電流の元となる電流を生成する。 In an organic EL display panel of an organic EL display device mounted on a mobile phone, a PHS, a DVD player, a PDA (portable terminal device), etc., the number of column pins is 396 (132 × 3) terminal pins and row lines are 162. One having a plurality of terminal pins has been proposed, and column line and row line terminal pins tend to increase further.
As a drive circuit for such an organic EL display panel, Japanese Patent Application Laid-Open No. 2003-234655 filed by the present applicant, in which a D / A conversion circuit (hereinafter referred to as D / A) is provided corresponding to a column pin, is publicly known (patent) Reference 1). This is because the D / A corresponding to the column pin receives the display data and the reference drive current, D / A converts the display data according to the reference drive current, and becomes the drive current in the column direction corresponding to the pin or the source of this drive current. Generate current.

消費電力を低減するために、前記のＤ／Ａの電源電圧は、例えば、ＤＣ３Ｖ程度と低く抑えられ、最終段の出力段電流源の電源電圧だけを、例えば、ＤＣ１５Ｖ〜２０Ｖとしている。Ｄ／Ａは、基準駆動電流を受けて有機ＥＬ素子の駆動電流の元となる電流を生成して出力段電流源を駆動する。これにより電流駆動回路全体の消費電力を低く抑えている。この場合に端子ピンに送出される有機ＥＬ素子の駆動電流は、容量性負荷となる有機ＥＬ素子を初期充電して駆動するために駆動初期にはピーク電流とされる。 In order to reduce power consumption, the power supply voltage of the D / A is suppressed to be as low as about 3 V DC, for example, and only the power supply voltage of the output stage current source at the final stage is set to DC 15 V to 20 V, for example. The D / A receives the reference drive current, generates a current that is a source of the drive current of the organic EL element, and drives the output stage current source. As a result, the power consumption of the entire current driving circuit is kept low. In this case, the drive current of the organic EL element sent to the terminal pin is set to a peak current at the beginning of driving in order to drive the organic EL element that becomes a capacitive load by initial charging.

駆動電流におけるピーク電流の生成は、Ｄ／Ａより前段の回路で行われる場合とＤ／Ａより後段で行われる場合とがある。前記の特開２００３−２３４６５５号では、ピーク電流生成回路をＤ／Ａと出力段電流源との間に置いている。
このピーク電流生成回路は、カラムピン対応に設けられるので、前記の位置に独立の回路として設けると、電流値が大きいので、カラムピン数が増加した場合に、その分、電流駆動回路の回路規模が大きくなる欠点がある。この問題を解決するために、出願人は、カレントミラー回路で構成されるＤ／Ａの入力側にピーク電流生成回路を付加した発明を特開２００３−３０８０４３号として出願している（特許文献２）。
特開２００３−２３４６５５号公報特開２００３−３０８０４３号公報 The generation of the peak current in the drive current may be performed in a circuit preceding the D / A or in a stage subsequent to the D / A. In Japanese Patent Laid-Open No. 2003-234655, a peak current generation circuit is placed between a D / A and an output stage current source.
Since this peak current generation circuit is provided corresponding to the column pin, if it is provided as an independent circuit at the above position, the current value is large. Therefore, when the number of column pins increases, the circuit scale of the current drive circuit is increased accordingly. There are disadvantages. In order to solve this problem, the applicant has applied for an invention in which a peak current generation circuit is added to the input side of a D / A configured by a current mirror circuit as Japanese Patent Application Laid-Open No. 2003-308043 (Patent Document 2). ).
JP 2003-234655 A JP 2003-308043 A

しかし、Ｄ／Ａを構成するカレントミラー回路にピーク電流生成回路を付加すると、ピーク電流を発生する電流値までＤ／Ａ変換電流を大きくする必要がある。消費電力を低減するために、Ｄ／ＡをＭＯＳトランジスタで構成すると、カレントミラー回路の入力側トランジスタのゲート−ソース間電圧ＶGSを大きくして入力側トランジスタに大きな駆動電流を流さなければ、カレントミラー回路の出力側トランジスタに大きな変換電流を得ることはできない。しかし、Ｄ／Ａの電源電圧がＤＣ３Ｖ程度か、これ以下になると、ゲート−ソース間電圧ＶGSが低い電源電圧によって制限を受けて、十分な電流値のピーク電流を発生することができなくなる。その結果、定常時の駆動電流値に対して１０倍程度のピーク電流を得ることが難しくなる。
このような問題を回避するために、レベルシフト回路等により入力側トランジスタの駆動電圧をレベルシフトすることが考えられるが、そのようにすると、ピーク電流生成回路を独立に設けた場合と同様に回路規模が増加してしまう。 However, if a peak current generating circuit is added to the current mirror circuit constituting the D / A, it is necessary to increase the D / A conversion current to the current value that generates the peak current. In order to reduce power consumption, if the D / A is composed of a MOS transistor, the current mirror must be configured so that the gate-source voltage VGS of the input side transistor of the current mirror circuit is increased and a large drive current does not flow through the input side transistor. A large conversion current cannot be obtained for the output side transistor of the circuit. However, when the D / A power supply voltage is about 3 V DC or less, the gate-source voltage VGS is limited by the low power supply voltage, and a peak current having a sufficient current value cannot be generated. As a result, it becomes difficult to obtain a peak current that is about 10 times the drive current value in a steady state.
In order to avoid such a problem, it is conceivable to level-shift the drive voltage of the input side transistor using a level shift circuit or the like, but in that case, the circuit is the same as when the peak current generation circuit is provided independently. The scale will increase.

一方、カレントミラー回路で基準駆動電流に従って表示データをＤ／Ａ変換する場合、各端子ピンに対応するそれぞれのＤ／Ａ変換回路の変換特性のばらつきがカラムピン相互の出力電流のばらつきとなり、それが表示画面の輝度むら、輝度ばらつきとなって現れてくる。
この輝度むら、輝度ばらつきは、Ｄ／Ａが受ける基準駆動電流の電流値を調整しても吸収し切れないため、Ｄ／Ａに変換電流値を調整する調整回路を設けることが必要になる。しかし、この調整回路は、カラムピン対応に設けなければならないために、調整回路の素子数が多くなるとやはり回路規模が大きくなって、ＩＣとして電流駆動回路をワンチップ化することが難しくなる。 On the other hand, when the display data is D / A converted according to the reference drive current in the current mirror circuit, the variation in the conversion characteristics of the respective D / A conversion circuits corresponding to each terminal pin becomes the variation in the output current between the column pins. The brightness unevenness of the display screen appears as brightness variations.
This luminance unevenness and luminance variation cannot be absorbed even if the current value of the reference drive current received by the D / A is adjusted, and therefore it is necessary to provide an adjustment circuit for adjusting the conversion current value in the D / A. However, since this adjustment circuit must be provided corresponding to the column pins, if the number of elements in the adjustment circuit increases, the circuit scale also increases, making it difficult to make the current drive circuit as a single chip as an IC.

このような問題を解決するために、出願人は、チャネル長の長いトランジスタを用いるＤ／Ａの発明をすでにＵＳ出願番号１０，９４８，２３７として出願している。これによりＤ／Ａの出力側トランジスタの出力電圧のばらつきが低減される。しかし、チャネル長の長いトランジスタを使用すると、カレントミラー回路の入力側トランジスタの電圧ＶGSを大きくせざるを得なくなる。そのため、このチャネル長の長いトランジスタを使用したＤ／Ａは、電源電圧をあまり低くできない欠点がある。
この発明の目的は、このような従来技術の問題点を解決するものであって、電源電圧が低い場合であっても大きな変換電流を得ることができるカレントミラー回路を用いたＤ／Ａを提供することにある。
この発明の他の目的は、有機ＥＬ素子を初期充電するためのピーク電流の生成を低電圧駆動のＤ／Ａにおいて生成することができ、かつ、ピン対応の各駆動回路の占有面積を増加させないで済む有機ＥＬ駆動回路を提供することにある。
この発明のさらに他の目的は、輝度むらむを低減することができる有機ＥＬ表示装置を提供することにある。 In order to solve such a problem, the applicant has already filed a D / A invention using a transistor having a long channel length as US Application No. 10,948,237. This reduces variations in output voltage of the D / A output side transistor. However, if a transistor with a long channel length is used, the voltage VGS of the input side transistor of the current mirror circuit must be increased. For this reason, D / A using a transistor with a long channel length has a drawback that the power supply voltage cannot be lowered very much.
An object of the present invention is to solve such a problem of the prior art, and provides a D / A using a current mirror circuit that can obtain a large conversion current even when the power supply voltage is low. There is to do.
Another object of the present invention is to generate a peak current for initially charging an organic EL element in a low voltage drive D / A, and does not increase the occupied area of each drive circuit corresponding to a pin. It is to provide an organic EL driving circuit that can be completed with the following.
Still another object of the present invention is to provide an organic EL display device capable of reducing luminance unevenness.

このような目的を達成するためのこの発明のＤ／Ａ、有機ＥＬ駆動回路または有機ＥＬ表示装置の特徴は、入力側トランジスタ回路と出力側トランジスタ回路とを有するカレントミラー回路で構成されるＤ／Ａ変換回路において、
カレントミラー回路の入力側トランジスタ回路が、ゲートが共通に接続され一方のソースと他方のドレインとが接続された第１のＭＯＳトランジスタと第２のＭＯＳトランジスタからなる直列回路と第１のＭＯＳトランジスタに並列に設けられた第１のスイッチ回路とを有しかつ第２のＭＯＳトランジスタが第１のＭＯＳトランジスタよりゲート長が短いものであり、
第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタにおける接続されていない残りのソースあるいは残りのドレインのいずれか一方が、直接、他の素子および他の回路のいずれかを介して所定の電圧の電源電圧ラインに接続されていて、
所定の電圧によって残りのソースと前記ゲート間の電圧が制限されることにより直列回路に流すことができないような大きな電流値の電流をソース・ドレイン間に流すことが必要なときに、第１のスイッチ回路をＯＮにして前記の大きな電流値の電流を直列回路に流してカレントミラー回路の出力側トランジスタ回路に前記の大きな電流値に対応するアナログ変換電流を得るものである。 In order to achieve such an object, the D / A, organic EL drive circuit or organic EL display device according to the present invention is characterized by a D / A comprising a current mirror circuit having an input side transistor circuit and an output side transistor circuit. In the A conversion circuit,
An input side transistor circuit of a current mirror circuit includes a first circuit and a first MOS transistor having a gate connected in common and a first MOS transistor and a second MOS transistor having one source and the other drain connected. A first switch circuit provided in parallel, and the second MOS transistor has a shorter gate length than the first MOS transistor,
Either the remaining unconnected source or the remaining drain of the first MOS transistor and the second MOS transistor is directly connected to the power supply voltage of a predetermined voltage via one of the other element and the other circuit. Connected to the line,
When it is necessary to flow a current having a large current value between the source and the drain so that the voltage between the remaining source and the gate is limited by a predetermined voltage and cannot flow through the series circuit. The switch circuit is turned on to flow the current having the large current value through the series circuit, and an analog conversion current corresponding to the large current value is obtained in the output side transistor circuit of the current mirror circuit.

この発明では、この構成のように、第２のＭＯＳトランジスタのゲート長が第１のＭＯＳトランジスタより短いので、第１のスイッチ回路がＯＮになって第１のＭＯＳトランジスタがショートされて無効にされたときには、直列回路は、ゲート長が短い第２のＭＯＳトランジスタのみの動作になる。
後述する式(2)で示すようにゲート−ソース間電圧ＶGSは、ゲート長（チャネル長Ｌ）とドレイン電流ＩDとの積の関数となる。そこで、ゲート長（チャネル長Ｌ）を１／２以下にすると、同じ電圧ＶGSでは、２倍程度のドレイン電流ＩDを流すことができる。
一方、有機ＥＬ素子を初期充電するためのピーク駆動電流値としては定常駆動時の少なくとも２倍以上の電流が必要とされる。そこで、前記のように、第１のＭＯＳトランジスタとこれよりゲート長が短い第２のＭＯＳトランジスタの直列回路を形成して、第１のＭＯＳトランジスタを第１のスイッチ回路でショートする。このにようにすることで、定常駆動の電流値の２倍以上の駆動電流でカレントミラー回路の入力側トランジスタ回路を駆動する。これにより、カレントミラー回路の出力側トランジスタ回路には、変換対象となる表示データの値が同じであっても２倍以上のアナログ変換電流を得ることが可能になる。
なお、後述する式(1)，式(2)で説明するようにように、ゲート長（チャネル長Ｌ）は、アナログ変換精度に影響を与えるので、定常駆動状態での有機ＥＬ素子発光駆動には長い方が好ましい。 In the present invention, since the gate length of the second MOS transistor is shorter than that of the first MOS transistor as in this configuration, the first switch circuit is turned on and the first MOS transistor is short-circuited to be invalidated. In this case, the series circuit operates only with the second MOS transistor having a short gate length.
As shown in equation (2), which will be described later, the gate-source voltage VGS is a function of the product of the gate length (channel length L) and the drain current ID. Therefore, when the gate length (channel length L) is ½ or less, about twice the drain current ID can flow with the same voltage VGS.
On the other hand, the peak driving current value for initial charging of the organic EL element requires a current at least twice that in the steady driving. Therefore, as described above, a series circuit of the first MOS transistor and the second MOS transistor having a shorter gate length is formed, and the first MOS transistor is short-circuited by the first switch circuit. In this way, the input side transistor circuit of the current mirror circuit is driven with a drive current that is at least twice the current value of the steady drive. As a result, it is possible to obtain an analog conversion current twice or more in the output side transistor circuit of the current mirror circuit even if the value of the display data to be converted is the same.
As will be described later in equations (1) and (2), the gate length (channel length L) affects the analog conversion accuracy, so that the organic EL element is driven to emit light in a steady drive state. Is preferably longer.

このようなことから、Ｄ／Ａを構成するカレントミラー回路の入力側トランジスタを駆動するときのゲート−ソース間の電圧ＶGSが電源ラインの電圧で制限を受けて発生できないような大きな電流をカレントミラー回路の入力側トランジスタのソース−ドレイン間に発生しなければならないときに、例えば、前記のようにピーク電流を生成するときに、第１のスイッチ回路をＯＮにすることで、前記のゲート−ソース間の電圧ＶGSが電源電圧で制限される電圧（前記の所定の電圧）より低い電圧であっても、それを第２のＭＯＳトランジスタのゲート−ソース間に加えて大きな駆動電流を流して、Ｄ／Ａ変換電流を得ることができる。
これにより、たとえＤ／Ａの電源電圧が低い場合であっても、ゲート−ソース間電圧を低くでき、かつ、ピーク電流となるような大きなＤ／Ａ変換電流をカレントミラー回路の出力側トランジスタ回路に発生することができる。
なお、スイッチ回路を構成するトランジスタの領域は、電流出力動作のトランジスタの領域に比べて非常に小さくできるので、たとえスイッチ回路を追加してもその占有面積は少なくて済む。
その結果、この発明は、電源電圧が低い場合であっても大きなＤ／Ａ変換電流を得ることができるカレントミラー回路を用いたＤ／Ａを実現できる。さらに、この発明は、このＤ／Ａを用いることにより、有機ＥＬ素子を初期充電するために駆動電流に発生させるピーク電流の生成を低電圧駆動のＤ／Ａの変換電流として生成でき、かつ、ピン対応の各駆動回路の占有面積を増加させないで済む。 For this reason, the current mirror generates a large current that cannot be generated because the gate-source voltage VGS is limited by the voltage of the power supply line when driving the input side transistor of the current mirror circuit constituting the D / A. For example, when the peak current is generated as described above, the first switch circuit is turned on when it must be generated between the source and the drain of the transistor on the input side of the circuit. Even if the voltage VGS between them is lower than the voltage (predetermined voltage) limited by the power supply voltage, it is applied between the gate and the source of the second MOS transistor, and a large driving current is caused to flow. / A conversion current can be obtained.
As a result, even when the power supply voltage of the D / A is low, the gate-source voltage can be lowered, and a large D / A conversion current that becomes a peak current is applied to the output side transistor circuit of the current mirror circuit. Can occur.
Note that the transistor area constituting the switch circuit can be made very small compared to the transistor area for current output operation, so even if a switch circuit is added, the area occupied by the transistor can be reduced.
As a result, the present invention can realize D / A using a current mirror circuit capable of obtaining a large D / A conversion current even when the power supply voltage is low. Further, according to the present invention, by using this D / A, the generation of the peak current generated in the drive current for initially charging the organic EL element can be generated as the conversion current of the low voltage drive D / A, and It is not necessary to increase the area occupied by each pin-compatible drive circuit.

図１は、この発明のＤ／Ａ変換回路を適用した一実施例の有機ＥＬ駆動回路のブロック図であり、図２は、カレントミラー形のＤ／Ａ変換回路におけるトランジスタセルにおけるセル回路の回路図、図３は、トランジスタセルのセル回路の半導体構造の説明図、そして、図４は、他のトランジスタセルのセル回路の半導体構造の説明図である。
ところで、ＭＯＳトランジスタによるカレントミラー回路において、所定の入力駆動電流値Ｉp（基準駆動電流Ｉpの電流値に相当）に対する出力側電流値のばらつきΔＩは、次のような式で表すことができる。なお、式の説明の都合上、ゲート長をチャネル長Ｌで説明する。
ΔＩ＝Ｉp−２ΔＶth／（ＶGS−Ｖth）……(1)
だだし、ＶGSは、ゲート−ソース間電圧、Ｖthは閾値電圧、ΔＶthは、そのトランジスタの設計基準となる閾値電圧に対する差電圧である。
前記の(1)式の（ＶGS−Ｖth）は、次の式で表すことができる。
ＶGS−Ｖth＝√{(２/μnＣox)・(Ｌ／Ｗ)・ＩD}……(2)
ただし、μnは電子移動度、Ｃoxはゲート酸化膜の単位面積あたりの容量、ＩDはドレイン電流、Ｌはチャネル長、Ｗはチャネル幅である。 FIG. 1 is a block diagram of an organic EL drive circuit according to an embodiment to which a D / A conversion circuit of the present invention is applied. FIG. 2 is a circuit diagram of a cell circuit in a transistor cell in a current mirror type D / A conversion circuit. FIG. 3 is an explanatory diagram of a semiconductor structure of a cell circuit of a transistor cell, and FIG. 4 is an explanatory diagram of a semiconductor structure of a cell circuit of another transistor cell.
By the way, in the current mirror circuit using MOS transistors, the variation ΔI of the output-side current value with respect to a predetermined input drive current value Ip (corresponding to the current value of the reference drive current Ip) can be expressed by the following equation. Note that the gate length is described as the channel length L for convenience of explanation of the equation.
ΔI = Ip−2ΔVth / (VGS−Vth) (1)
However, VGS is a gate-source voltage, Vth is a threshold voltage, and ΔVth is a difference voltage with respect to a threshold voltage which is a design standard of the transistor.
(VGS−Vth) in the above equation (1) can be expressed by the following equation.
VGS−Vth = √ {(2 / μnCox) · (L / W) · ID} …… (2)
Where μn is the electron mobility, Cox is the capacitance per unit area of the gate oxide film, ID is the drain current, L is the channel length, and W is the channel width.

そこで、ＩDを一定値と考えた場合に、（ＶGS−Ｖth）を大きくすれば、ばらつきΔＩは小さくなる。（ＶGS−Ｖth）を大きくするには、Ｌ／Ｗを大きくすることが必要となる。言い換えれば、その逆数のＷ／Ｌを小さくすればよい。
そのためには、チャネル長の長いトランジスタを使用することが必要になる。チャネル長の長いトランジスタを使用すると、その分、ゲート−ソース間の電圧ＶGSが高くなる。一方、駆動ピン数は高解像度化の要請により増加する傾向にある。これにより消費電力が増加するので、その低減がいっそう要求される。そのため、Ｄ／Ａの動作電源電圧を３Ｖ程度か、それ以下に抑える必要がある。したがって、ゲート−ソース間電圧ＶGSを大きくすることはできない。
ここで、式(2)によれば、同じ電圧ＶGSにおいては、チャネル長Ｌを１／２にしたときには、２倍の電流値のドレイン電流ＩDを流すことができる。
そこで、この発明では、２つのＭＯＳトランジスタを直列に接続しておき、定常駆動の場合には、２つのＭＯＳトランジスタを直列回路を利用してピーク駆動時の２倍以上にチャネル長を長くし、各Ｄ／Ａ間でのアナログ変換電流値のばらつきを抑えかつ変換精度を向上させる。そして、ピーク電流駆動のときにはチャネル長を短くしておき、ゲート−ソース間の電圧ＶGSを高くすることなく、カレントミラー回路の入力側トランジスタに定常駆動時の２倍以上の大きな駆動電流を流して大きな変換電流をＤ／Ａで生成して有機ＥＬ素子の駆動電流にピーク電流を生成する。
なお、ピーク電流駆動時にチャネル長が短くなってＤ／Ａ変換電流に精度が多少落ちたとしても、これにより発生する有機ＥＬ素子の駆動電流の多くは、有機ＥＬ素子の初期充電のために使用されることから、その期間は短いので、有機ＥＬ素子の発光輝度に対する影響はほとんど現れない。 Therefore, when ID is considered to be a constant value, if (VGS−Vth) is increased, the variation ΔI is reduced. In order to increase (VGS−Vth), it is necessary to increase L / W. In other words, the reciprocal W / L may be reduced.
For this purpose, it is necessary to use a transistor having a long channel length. When a transistor having a long channel length is used, the gate-source voltage VGS is increased accordingly. On the other hand, the number of drive pins tends to increase due to a demand for higher resolution. As a result, the power consumption increases, so that further reduction is required. Therefore, it is necessary to suppress the operating power supply voltage of the D / A to about 3V or less. Therefore, the gate-source voltage VGS cannot be increased.
Here, according to the equation (2), at the same voltage VGS, when the channel length L is halved, the drain current ID having a double current value can be flowed.
Therefore, in the present invention, two MOS transistors are connected in series, and in the case of steady driving, the channel length of the two MOS transistors is increased to more than twice that during peak driving by using a series circuit, Variations in analog conversion current values between D / A are suppressed and conversion accuracy is improved. In peak current driving, the channel length is shortened, and a large driving current more than twice that in steady driving is supplied to the input side transistor of the current mirror circuit without increasing the gate-source voltage VGS. A large conversion current is generated by D / A to generate a peak current in the drive current of the organic EL element.
Even if the channel length is shortened during peak current driving and the accuracy of the D / A conversion current is somewhat reduced, most of the driving current generated by the organic EL element is used for initial charging of the organic EL element. Therefore, since the period is short, there is almost no influence on the light emission luminance of the organic EL element.

図１において、１０は、有機ＥＬ駆動回路のカラムドライバであって、１１は、そのＤ／Ａ、１２は、基準駆動電流Ｉpを発生する定電流源、１３は、カレントミラー電流出力回路、１４は、ピーク電流生成回路、１５は、コントロール回路、そして、１６は表示データを記憶するレジスタである。
Ｄ／Ａ１１は、２個の入力側トランジスタセルＴNa，ＴNpと多数の出力側トランジスタセルＴNb〜ＴNn-1とによるカレントミラー回路で構成される。入力側トランジスタセルＴNpは、入力側トランジスタセルＴNaに並列に設けられている。
各トランジスタセルＴNa〜ＴNn-1，ＴNpは、ドレイン端子Ｄとゲート端子Ｇ、ソース端子Ｓ、そして端子ＣＴ、端子＊ＣＴとを有する図２に示すセル回路１により構成されている。それぞれのセル回路１のソース端子Ｓは、グランドＧＮＤに接続されている。各トランジスタセルＴNa〜ＴNn-1，ＴNpのセル回路１の端子ＣＴは、共通に接続されて端子ＣＴとしてＤ／Ａ１１の入力端子として外部に取出されている。
各トランジスタセルＴNa，ＴNp，ＴNb〜ＴNn-1のゲート端子Ｇは共通に接続されている。さらに、トランジスタセルＴNa，ＴNpのセル回路１のゲート端子Ｇとドレイン端子ＤとがＤ／Ａ１１の入力端子１１ａに接続されることでダイオード接続され、これらトランジスタがカレントミラー回路の入力側トランジスタとなっている。
図２において、トランジスタセルＴNaのセル回路１の端子＊ＣＴは、所定のバイアスラインに接続され、これによりスイッチ回路ＳＷ2がＯＮに設定されている。このスイッチ回路ＳＷ2は、Ｄ／Ａのバランス上挿入されているスイッチである。
トランジスタセルＴNpのセル回路１の端子＊ＣＴは、Ｄ／Ａ１１の外部に取出され、インバータ１７を介してコントロールパルスＣＯＮＴを受ける。各トランジスタセルＴNb〜ＴNpのセル回路１の端子＊ＣＴは、それぞれ表示データＤ0〜Ｄn-1の端子になっている。すなわち、各トランジスタセルＴNb〜ＴNn-1のスイッチ回路ＳＷ2は、レジスタ１６から送出される表示データに応じてそのＯＮ／ＯＦＦが決定される。表示データは、コントロール回路１５のラッチパルスＬPに応じてＭＰＵ等からレジスタ１６にセットされる。なお、コントロールパルスＣＯＮＴは、有機ＥＬ素子の駆動電流にピーク電流を発生させるための制御信号であり、これがＨＩＧＨレベル（“Ｈ”）の期間がピーク電流発生期間となる。 In FIG. 1, 10 is a column driver of an organic EL drive circuit, 11 is its D / A, 12 is a constant current source for generating a reference drive current Ip, 13 is a current mirror current output circuit, 14 Is a peak current generating circuit, 15 is a control circuit, and 16 is a register for storing display data.
The D / A 11 includes a current mirror circuit including two input side transistor cells TNa and TNp and a large number of output side transistor cells TNb to TNn-1. The input side transistor cell TNp is provided in parallel with the input side transistor cell TNa.
Each of the transistor cells TNa to TNn-1, TNp is constituted by a cell circuit 1 shown in FIG. 2 having a drain terminal D, a gate terminal G, a source terminal S, a terminal CT, and a terminal * CT. The source terminal S of each cell circuit 1 is connected to the ground GND. The terminal CT of the cell circuit 1 of each of the transistor cells TNa to TNn-1, TNp is connected in common and taken out as a terminal CT as an input terminal of the D / A 11.
The gate terminals G of the transistor cells TNa, TNp, and TNb to TNn-1 are connected in common. Furthermore, the gate terminal G and the drain terminal D of the cell circuit 1 of the transistor cells TNa and TNp are diode-connected by being connected to the input terminal 11a of the D / A 11, and these transistors become the input side transistors of the current mirror circuit. ing.
In FIG. 2, the terminal * CT of the cell circuit 1 of the transistor cell TNa is connected to a predetermined bias line, whereby the switch circuit SW2 is set to ON. The switch circuit SW2 is a switch inserted for D / A balance.
The terminal * CT of the cell circuit 1 of the transistor cell TNp is taken out of the D / A 11 and receives the control pulse CONT via the inverter 17. The terminal * CT of the cell circuit 1 of each transistor cell TNb to TNp is a terminal for display data D0 to Dn-1. That is, the ON / OFF state of the switch circuit SW2 of each of the transistor cells TNb to TNn-1 is determined according to the display data sent from the register 16. Display data is set in the register 16 from the MPU or the like according to the latch pulse LP of the control circuit 15. Note that the control pulse CONT is a control signal for generating a peak current in the drive current of the organic EL element, and the period of the HIGH level (“H”) is the peak current generation period.

図１において、各セル回路１の内部に示す、×１，×２，×４…の数字は、パラレルに接続されたセル回路１の数を示している。×１の場合にパラレル接続はない。このトランジスタセル数に応じて出力側トランジスタセルＴNb〜ＴNn-1は、それぞれの出力に桁重みが付けられている。
トランジスタセルＴNaとトランジスタセルＴNpは、パラレルに接続されるセル回路１の数の比が１：９である。これにより、これらトランジスタセルのチャネル幅（ゲート幅）の比が１：９に設定されている。
定電流源１２は、例えば、＋３Ｖ程度の低い電源ライン＋ＶDDに接続されて、これの下流に設けられたトランジスタセルＴNaとトランジスタセルＴNpに入力端子１１ａを介して駆動電流Ｉpを送出する。
この定電流源１２は、基準電流分配回路の出力電流源に対応している。基準電流分配回路は、カレントミラー回路で構成される入力側トランジスタが基準電流を受けて、ピン対応に並列に設けられた多数の出力側トランジスタにミラー電流として基準電流を生成し、ピン対応に分配する回路である。このとき分配された基準電流ＩpをＤ／Ａ１１のトランジスタセルＴNaが受けて、基準電流Ｉpと表示データＤ0〜Ｄn-1とに応じてピーク電流を発生する駆動電流値Ｉa（＝Ｉpa）が各出力側トランジスタの合計電流（アナログ変換電流）として端子１１ｂに出力される。なお、電流源１２は、基準電流分配回路を構成するカレントミラー回路の多数の出力側トランジスタの１つであり、通常、１個のＰチャネルのＭＯＳトランジスタとされ、そのソースが電源ライン＋ＶDDに接続され、そのドレインが入力端子１１ａに接続されたものとなる。 In FIG. 1, the numbers × 1, × 2, × 4... Shown inside each cell circuit 1 indicate the number of cell circuits 1 connected in parallel. In the case of × 1, there is no parallel connection. The output side transistor cells TNb to TNn-1 have digit weights attached to their outputs according to the number of transistor cells.
The ratio of the number of cell circuits 1 connected in parallel between the transistor cell TNa and the transistor cell TNp is 1: 9. Thereby, the ratio of channel width (gate width) of these transistor cells is set to 1: 9.
The constant current source 12 is connected to a power supply line + VDD as low as about +3 V, for example, and sends a driving current Ip to the transistor cell TNa and the transistor cell TNp provided downstream thereof via the input terminal 11a.
The constant current source 12 corresponds to the output current source of the reference current distribution circuit. The reference current distribution circuit receives a reference current from an input side transistor configured by a current mirror circuit, generates a reference current as a mirror current to a plurality of output side transistors provided in parallel for the pin, and distributes the pin for the pin It is a circuit to do. The reference current Ip distributed at this time is received by the transistor cell TNa of the D / A 11, and the drive current value Ia (= Ipa) for generating the peak current according to the reference current Ip and the display data D0 to Dn-1 is shown. The total current (analog conversion current) of the output side transistor is output to the terminal 11b. The current source 12 is one of many output-side transistors of a current mirror circuit constituting a reference current distribution circuit, and is usually a single P-channel MOS transistor whose source is connected to the power supply line + VDD. The drain is connected to the input terminal 11a.

カレントミラー電流出力回路１３は、駆動レベルシフト回路１３ａと出力段カレントミラー回路１３ｂとからなる。
駆動レベルシフト回路１３ａは、Ｄ／Ａ１１の出力を出力段カレントミラー回路１３ｂに伝達するための回路であって、ＮチャネルトのＭＯＳＦＥＴトランジスタＴNvを有している。そのゲートはバイアスラインＶbに接続され、ソース側がＤ／Ａ１１の出力端子１１bに接続されている。そしてドレイン側が出力段カレントミラー回路１３ｂの入力端子１３cに接続されている。
これによりＤ／Ａ１１のアナログ変換された出力電流をＩaとすると、これに対して入力端子１３cにＩaの駆動電流を入力することができる。
なお、駆動レベルシフト回路１３ａには、トランジスタＴPwのドレインとグランドＧＮＤとの間に設けられた３段従属接続されたＭＯＳトランジスタがある。これは、トランジスタＴPwに対するバイアス回路である。Ｖcは、このバイアス回路のグランドＧＮＤに接続されるＮチャネルＭＯＳトランジスタのバイアスラインであって、このＭＯＳトランジスタをバイアス抵抗としている。 The current mirror current output circuit 13 includes a drive level shift circuit 13a and an output stage current mirror circuit 13b.
The drive level shift circuit 13a is a circuit for transmitting the output of the D / A 11 to the output stage current mirror circuit 13b, and has an N-channel MOSFET transistor TNv. The gate is connected to the bias line Vb, and the source side is connected to the output terminal 11b of the D / A 11. The drain side is connected to the input terminal 13c of the output stage current mirror circuit 13b.
As a result, if the output current obtained by analog conversion of D / A 11 is Ia, the drive current of Ia can be input to the input terminal 13c.
The drive level shift circuit 13a includes a three-stage cascade-connected MOS transistor provided between the drain of the transistor TPw and the ground GND. This is a bias circuit for the transistor TPw. Vc is a bias line of an N-channel MOS transistor connected to the ground GND of this bias circuit, and this MOS transistor is used as a bias resistor.

出力段カレントミラー回路１３ｂは、ベース電流補正駆動用のカレントミラー回路を構成するＰチャネルＭＯＳＦＥＴトランジスタＴPu，ＴPwと、出力段カレントミラー回路を構成するＰチャネルＭＯＳＦＥＴトランジスタＴPx，ＴPyとを有している。
出力段カレントミラー回路１３ｂのトランジスタＴPxとトランジスタＴPyのチャネル幅（ゲート幅）比は１：Ｎ（ただしＮ＞１）であり、これらトランジスタのソースは、電源ライン＋ＶDDの電圧ではなく、これより高い電圧、例えば、＋１５Ｖ程度の電源ライン＋Ｖccに接続されている。出力側トランジスタＴPyの出力は、カラム側のピン９に接続され、駆動時にはＮ×Ｉaの駆動電流をピン９に流して有機ＥＬパネルを電流駆動する。このピン９とグランドＧＮＤとの間には、有機ＥＬ素子４が接続されている。なお、ピン９は、有機ＥＬ素子４のカラムピンであると同時に出力段カレントミラー回路１３ｂの出力端子でもある。 The output stage current mirror circuit 13b includes P channel MOSFET transistors TPu and TPw that constitute a current mirror circuit for base current correction drive, and P channel MOSFET transistors TPx and TPy that constitute an output stage current mirror circuit. .
The channel width (gate width) ratio of the transistor TPx and the transistor TPy of the output stage current mirror circuit 13b is 1: N (where N> 1), and the source of these transistors is not the voltage of the power supply line + VDD but higher than this. It is connected to a voltage, for example, a power supply line + Vcc of about + 15V. The output of the output side transistor TPy is connected to the pin 9 on the column side, and at the time of driving, a driving current of N × Ia is passed through the pin 9 to drive the organic EL panel with current. The organic EL element 4 is connected between the pin 9 and the ground GND. The pin 9 is not only a column pin of the organic EL element 4, but also an output terminal of the output stage current mirror circuit 13b.

さて、Ｄ／Ａ１１の各トランジスタセルＴNa〜ＴNn-1，ＴNpを構成するセル回路１は、図２に示すように、直列に順次ソースとドレインが接続された４個のＮチャネルのＭＯＳトランジスＴr1〜Ｔr4の直列回路と、２個のスイッチ動作のＮチャネルのＭＯＳトランジスＴr5，Ｔr6とからなる。トランジスＴr5，Ｔr6は、それぞれスイッチ回路ＳＷ1，ＳＷ2を構成する。
トランジスＴr5（スイッチ回路ＳＷ1）は、トランジスＴr2〜Ｔr4に並列に設けられ、トランジスＴr6（スイッチ回路ＳＷ2）は、トランジスタＴr1〜Ｔr4に直列に設けられている。トランジスタＴr1〜Ｔr4のそれぞれのゲートは、共通にゲート端子Ｇに接続され、トランジスタＴr1のドレインはドレイン端子Ｄに、そして、トランジスタＴr4のソースは、トランジスＴr6（スイッチ回路ＳＷ2）を介してソース端子Ｓに接続される。
トランジスＴr5（スイッチ回路ＳＷ1）のドレインは、トランジスＴr1のソースに接続され、そのソースは、トランジスＴr4のソースに接続され、そのゲートは、端子ＣＴに接続されている。ここで、トランジスＴr5（スイッチ回路ＳＷ1）は、トランジスタＴr2〜Ｔr4の間をショートする回路になっている。
トランジスＴr6（スイッチ回路ＳＷ2）のドレインは、トランジスＴr4のソースに接続され、そのドレインは、ソース端子Ｓに接続され、そのゲートは端子＊ＣＴに接続される。 As shown in FIG. 2, the cell circuit 1 constituting each of the transistor cells TNa to TNn-1 and TNp of the D / A 11 has four N-channel MOS transistors Tr1 whose source and drain are sequentially connected in series. ˜Tr4 series circuit and two switching N-channel MOS transistors Tr5 and Tr6. The transistors Tr5 and Tr6 constitute switch circuits SW1 and SW2, respectively.
The transistor Tr5 (switch circuit SW1) is provided in parallel with the transistors Tr2 to Tr4, and the transistor Tr6 (switch circuit SW2) is provided in series with the transistors Tr1 to Tr4. The gates of the transistors Tr1 to Tr4 are commonly connected to the gate terminal G, the drain of the transistor Tr1 is connected to the drain terminal D, and the source of the transistor Tr4 is connected to the source terminal S via the transistor Tr6 (switch circuit SW2). Connected to.
The drain of the transistor Tr5 (switch circuit SW1) is connected to the source of the transistor Tr1, its source is connected to the source of the transistor Tr4, and its gate is connected to the terminal CT. Here, the transistor Tr5 (switch circuit SW1) is a circuit that short-circuits between the transistors Tr2 to Tr4.
The drain of the transistor Tr6 (switch circuit SW2) is connected to the source of the transistor Tr4, its drain is connected to the source terminal S, and its gate is connected to the terminal * CT.

図面下側に点線で示すように、また、前記したようにトランジスタセルＴNpのセル回路１の端子＊ＣＴには、ピーク発生のためのコントロールパルスＣＯＮＴがインバータ１７（図１参照）を介して反転されて反転信号（＊ＣＯＮＴ）がコントロール回路１５から加えられる。一方、トランジスタセルＴNb〜ＴNn-1の端子＊ＣＴには、コントロールパルスＣＯＮＴではなく、表示データＤ0〜Ｄn-1が入力される。したがって、トランジスタＴr6は、コントロールパルスＣＯＮＴとは無関係に表示データＤ0〜Ｄn-1に応じてそのＯＮ／ＯＦＦが決定される。
トランジスタセルＴNpのセル回路１の端子＊ＣＴは、ピーク駆動電流を発生する制御信号であるコントロールパルスＣＯＮＴが“Ｌ”の期間（ＣＯＮＴが発生していない期間）、すなわち、ピーク電流を発生しない期間に“Ｈ”となり、トランジスＴr6をＯＮにする。これによりトランジスタセルＴNaとトランジスタセルＴNpとに定電流源１２からの基準電流Ｉpが分流されてカレントミラー回路の入力側トランジスタの駆動電流がＩp／１０になり、定常駆動時のアナログ変換電流値が得られる。
端子ＣＴは、コントロールパルスＣＯＮＴをそのまま受け、これが“Ｈ”（“Ｈ”有意）のときにトランジスタセルＴNa〜ＴNn-1，ＴNpのセル回路１のトランジスＴr5をＯＮにする。そして、トランジスタセルＴNpのセル回路１のトランジスＴr6をＯＦＦにする。これにより、ピーク駆動電流が発生する期間の間、各セル回路１のトランジスタＴr2〜Ｔr4の間はショートされ、トランジスタＴr1のみの動作となる。
なお、トランジスタＴr1〜Ｔr6のバックゲートは、共通にソース端子Ｓに接続されている。 As indicated by the dotted line on the lower side of the drawing, as described above, the control pulse CONT for generating the peak is inverted via the inverter 17 (see FIG. 1) at the terminal * CT of the cell circuit 1 of the transistor cell TNp. Then, an inverted signal (* CONT) is applied from the control circuit 15. On the other hand, not the control pulse CONT but display data D0 to Dn-1 is input to the terminals * CT of the transistor cells TNb to TNn-1. Therefore, ON / OFF of the transistor Tr6 is determined according to the display data D0 to Dn-1 regardless of the control pulse CONT.
The terminal * CT of the cell circuit 1 of the transistor cell TNp is a period in which the control pulse CONT which is a control signal for generating a peak drive current is “L” (a period in which no CONT is generated), that is, a period in which no peak current is generated. Becomes “H”, and the transistor Tr6 is turned ON. As a result, the reference current Ip from the constant current source 12 is shunted to the transistor cell TNa and the transistor cell TNp, the drive current of the input side transistor of the current mirror circuit becomes Ip / 10, and the analog conversion current value at the steady drive is can get.
The terminal CT receives the control pulse CONT as it is and turns on the transistor Tr5 of the cell circuit 1 of the transistor cells TNa to TNn-1 and TNp when this is "H"("H" significant). Then, the transistor Tr6 of the cell circuit 1 of the transistor cell TNp is turned off. Thereby, during the period in which the peak drive current is generated, the transistors Tr2 to Tr4 of each cell circuit 1 are short-circuited, and only the transistor Tr1 is operated.
The back gates of the transistors Tr1 to Tr6 are connected to the source terminal S in common.

ここで、電流出力動作のトランジスＴr1〜Ｔr4の各トランジスタのチャネル長を等しいものとすれれば、トランジスＴr1に対してトランジスＴr2〜Ｔr4の直列回路のチャネル長は３倍になる。トランジスＴr5，Ｔr6は、スイッチ動作のトランジスタであり、チャネル長とチャネル幅は短く、非飽和領域でＯＮ／ＯＦＦ動作をするトランジスタである。したがって、これらトランジスタＴr5，Ｔr6のゲート・ソース間電圧ＶGSが低くてもこれらトランジスタには比較的大きなドレイン電流ＩDを低電圧で流すことができる。たとえ、電源電圧が低い場合であってもこれらトランジスタＴr5，Ｔr6のＯＮ／ＯＦＦは可能である。
一方、各Ｄ／Ａ間でのアナログ変換電流値のばらつきを抑えかつ変換精度を向上させるためには、トランジスＴr1〜Ｔr4の直列回路のトータルチャネル長Ｌは長いことが望ましい。チャネル長Ｌを長くするとゲート・ソース間電圧ＶGSを大きくしないと、これらトランジスタに大きなドレイン電流ＩDを流すことができない。しかし、Ｄ／Ａ１１の入力側トランジスタの電源電圧が３Ｖ程度か、これ以下になると、ゲート・ソース間電圧ＶGSが制限を受けて有機ＥＬ素子を初期充電するピーク電流のような大きなドレイン電流ＩDを流すことができなくなる。 Here, if the channel lengths of the transistors Tr1 to Tr4 in the current output operation are made equal, the channel length of the series circuit of the transistors Tr2 to Tr4 is tripled with respect to the transistor Tr1. The transistors Tr5 and Tr6 are switching transistors, which have short channel lengths and channel widths and perform ON / OFF operations in a non-saturated region. Therefore, even if the gate-source voltage VGS of these transistors Tr5 and Tr6 is low, a relatively large drain current ID can be passed through these transistors at a low voltage. Even if the power supply voltage is low, these transistors Tr5 and Tr6 can be turned on / off.
On the other hand, it is desirable that the total channel length L of the series circuit of the transistors Tr1 to Tr4 is long in order to suppress variation in the analog conversion current value between each D / A and improve the conversion accuracy. If the channel length L is increased, a large drain current ID cannot be passed through these transistors unless the gate-source voltage VGS is increased. However, when the power supply voltage of the input side transistor of D / A 11 is about 3 V or less, a large drain current ID such as a peak current that initially charges the organic EL element due to the limitation of the gate-source voltage VGS is obtained. It becomes impossible to flow.

この点、この実施例では、図１に示すように、各トランジスタセルＴNa〜ＴNn-1，ＴNpのセル回路１のスイッチ回路ＳＷ1は共通にコントロールパルスＣＯＮＴを受けてＯＮとなる。このとき、トランジスタＴr2〜Ｔr4の動作が停止して、トランジスＴr1のみが動作する。
すなわち、トランジスタセルＴNpのセル回路１のスイッチ回路ＳＷ2が＊ＣＯＮＴ信号（コントロールパルスＣＯＮＴを反転した信号）を受けてＯＦＦしているときにピーク電流のような大きなドレイン電流ＩDあ得られる。トランジスタセルＴNpのセル回路１のスイッチ回路ＳＷ2は、各スイッチ回路ＳＷ1とは逆のＯＮ／ＯＦＦ動作をする。一方、各トランジスタセルＴNb〜ＴNn-1のセル回路１のスイッチ回路ＳＷ2は、表示データＤ0〜Ｄn-1の論理値“Ｈ”，“Ｌ”（ＬＯＷレベル）によりＯＮ／ＯＦＦする。コントロールパルスＣＯＮＴは、有機ＥＬ素子４の駆動初期において一定期間“Ｈ”となるので、セル回路１においてはトランジスＴr5（スイッチ回路ＳＷ1）がＯＮになり、トランジスＴr1だけが動作する。
これにより、定電流源１２からピーク電流を発生するための基準駆動電流ＩpがトランジスタセルＴNaのトランジスＴr1に全て流れて出力側トランジスタセルＴNb〜ＴNn-1に有機ＥＬ素子４を駆動する電流にピーク電流を生成するＤ／Ａ変換電流Ｉa＝Ｉpaが発生する。このとき、トランジスタセルＴNpのスイッチ回路ＳＷ2がＯＦＦしていることによってトランジスタセルＴNpのトランジスＴr1には基準駆動電流Ｉpは流れない。
この場合、Ｄ／Ａ変換回路１１のトランジスタセルＴNa，ＴNpのゲート・ソース間電圧ＶGSは、電源電圧＋ＶDDの電圧により制限されるトランジスタセルＴNa，ＴNpのゲート・ソース間電圧ＶGSよりさらに低い値であってもよい。
したがって、このときのチャネル長Ｌは、トランジスＴr1のみになり、短い。そこで、ゲート・ソース間電圧ＶGSを大きくしなくても、すなわち、電源電圧が３Ｖ程度か、これ以下であっても、ピーク電流を発生するような大きなドレイン電流ＩDをトランジスＴr1に流すことができる。
ここで、各トランジスＴr1〜Ｔr4のチャネル長Ｌが等しいと仮定すれば、スイッチ回路ＳＷ1がＯＮしている期間は、トランジスＴr1だけが動作するので、トランジスタセルＴNaのセル回路１のチャネル長Ｌは１／４になる。したがって、ゲート・ソース間電圧ＶGSを大きくしなくても４倍のドレイン電流ＩDをトランジスタセルＴNaのトランジスタＴr1に駆動電流として流すことができる。これにより、電源電圧＋ＶDDが低い電圧であっても基準駆動電流Ｉpによりピーク電流を生成するだけのＤ／Ａ変換電流Ｉa＝Ｉpaを出力側トランジスタＴNb〜ＴNn-1に発生させることができる。 In this respect, in this embodiment, as shown in FIG. 1, the switch circuit SW1 of the cell circuit 1 of each of the transistor cells TNa to TNn-1, TNp is commonly turned ON in response to the control pulse CONT. At this time, the operation of the transistors Tr2 to Tr4 is stopped and only the transistor Tr1 is operated.
That is, a large drain current ID such as a peak current is obtained when the switch circuit SW2 of the cell circuit 1 of the transistor cell TNp is turned off in response to the * CONT signal (a signal obtained by inverting the control pulse CONT). The switch circuit SW2 of the cell circuit 1 of the transistor cell TNp performs an ON / OFF operation opposite to that of each switch circuit SW1. On the other hand, the switch circuit SW2 of the cell circuit 1 of each of the transistor cells TNb to TNn-1 is turned on / off by the logical values “H” and “L” (LOW level) of the display data D0 to Dn-1. Since the control pulse CONT is “H” for a certain period in the initial driving of the organic EL element 4, in the cell circuit 1, the transistor Tr5 (switch circuit SW1) is turned on, and only the transistor Tr1 operates.
As a result, the reference drive current Ip for generating the peak current from the constant current source 12 flows all through the transistor Tr1 of the transistor cell TNa, and peaks at the current that drives the organic EL element 4 to the output side transistor cells TNb to TNn-1. A D / A conversion current Ia = Ipa for generating a current is generated. At this time, the reference drive current Ip does not flow through the transistor Tr1 of the transistor cell TNp because the switch circuit SW2 of the transistor cell TNp is OFF.
In this case, the gate-source voltage VGS of the transistor cells TNa, TNp of the D / A converter circuit 11 is lower than the gate-source voltage VGS of the transistor cells TNa, TNp limited by the voltage of the power supply voltage + VDD. There may be.
Therefore, the channel length L at this time is only the transistor Tr1 and is short. Therefore, even if the gate-source voltage VGS is not increased, that is, even if the power supply voltage is about 3 V or less, a large drain current ID that generates a peak current can be supplied to the transistor Tr1. .
Here, assuming that the channel lengths L of the transistors Tr1 to Tr4 are equal, only the transistor Tr1 operates during the period in which the switch circuit SW1 is ON. Therefore, the channel length L of the cell circuit 1 of the transistor cell TNa is 1/4. Therefore, even if the gate-source voltage VGS is not increased, the drain current ID that is four times as large can be supplied as the drive current to the transistor Tr1 of the transistor cell TNa. As a result, even when the power supply voltage + VDD is a low voltage, the D / A conversion current Ia = Ipa that generates the peak current by the reference drive current Ip can be generated in the output side transistors TNb to TNn−1.

その後、定常電流の駆動に入るタイミングでコントロール回路１５から送出されるコントロールパルスＣＯＮＴが停止してこれが“Ｌ”になる。そこで、＊ＣＯＮＴ信号が“Ｈ”となり、トランジスタセルＴNpのスイッチ回路ＳＷ2がＯＮにされ、そのセル回路１のトランジスＴr1に基準駆動電流Ｉpが分流される。このときには、コントロールパルスＣＯＮＴが停止しているので、各トランジスタセルＴNa〜ＴNn-1，ＴNpのスイッチ回路ＳＷ1はＯＦＦである。カレントミラー回路の入力側トランジスタであるトランジスタセルＴNa，ＴNpのセル数は１：９であるので、基準駆動電流Ｉpの分流により、トランジスタセルＴNa，ＴNpに流れる入力側トランジスタの駆動電流はＩp／１０になる。これにより有機ＥＬ素子４の駆動電流は、ピーク電流から定常電流に落ちる。このとき、ピーク電流のＤ／Ａ変換電流Ｉa＝Ｉpaを発生したときに比べてチャネル長Ｌは、４倍となっているので各Ｄ／Ａのばらつきは低減されている。しかも、チャネル長Ｌが４倍となっていてもトランジスタセルＴNa，ＴNpに流れる電流値がＩp／１０となっているので、ゲート・ソース間電圧ＶGSを大きくしなくても問題はない。 Thereafter, the control pulse CONT sent from the control circuit 15 stops at the timing of starting to drive the steady current and becomes “L”. Therefore, the * CONT signal becomes “H”, the switch circuit SW2 of the transistor cell TNp is turned ON, and the reference drive current Ip is shunted to the transistor Tr1 of the cell circuit 1. At this time, since the control pulse CONT is stopped, the switch circuit SW1 of each transistor cell TNa to TNn-1, TNp is OFF. Since the number of transistor cells TNa and TNp, which are input side transistors of the current mirror circuit, is 1: 9, the drive current of the input side transistors flowing in the transistor cells TNa and TNp is Ip / 10 by the shunting of the reference drive current Ip. become. Thereby, the drive current of the organic EL element 4 falls from the peak current to the steady current. At this time, since the channel length L is four times that when the D / A conversion current Ia = Ipa of the peak current is generated, the variation of each D / A is reduced. Moreover, even if the channel length L is four times, the current value flowing through the transistor cells TNa and TNp is Ip / 10, so there is no problem even if the gate-source voltage VGS is not increased.

そこで、Ｄ／Ａ１１の入力側トランジスタの電源電圧が３Ｖ程度か、これ以下であっても、このＤ／Ａ１１は、表示期間の駆動初期においては、コントロールパルスＣＯＮＴとその反転信号とを受けて、入力側のトランジスタセルＴNaに基準駆動電流Ｉpを動作電流として流して、Ｄ／Ａ１１の出力端子１１ｂに表示データに応じたピーク電流Ｉa＝ＩpaをＤ／Ａ変換電流として発生することができる。また、コントロールパルスＣＯＮＴが停止すると、入力側のトランジスタセルＴNaとＴNpとに基準駆動電流Ｉpが分流されて、カレントミラーの入力側駆動電流が実質的に１／１０になり、Ｄ／Ａ１１の出力端子１１ｂに表示データに応じた１／１０の電流Ｉa（＝Ｉpa／１０）をＤ／Ａ変換電流として高い精度で発生することができる。 Therefore, even if the power supply voltage of the input side transistor of the D / A 11 is about 3 V or less, the D / A 11 receives the control pulse CONT and its inverted signal in the initial driving period of the display period. A reference drive current Ip is allowed to flow as an operating current through the transistor cell TNa on the input side, and a peak current Ia = Ipa corresponding to display data can be generated as a D / A conversion current at the output terminal 11b of the D / A11. When the control pulse CONT is stopped, the reference drive current Ip is shunted to the input side transistor cells TNa and TNp, and the input drive current of the current mirror becomes substantially 1/10, and the output of the D / A 11 A current Ia (= Ipa / 10) corresponding to display data at the terminal 11b can be generated with high accuracy as a D / A conversion current.

図３は、チャネル長の短いトランジスタとチャネル長の長いトランジスタの２個を直列に接続した場合のレイアウトの一例である。図３（ａ）は、各セル回路１をチャネル長の長いサーペンテイン型トランジスタとしたセル回路１のレイアウト２０の平面図である。
２１は、トランジスＴr1，Ｔr7が形成された領域であり、トランジスＴr7は、トランジスＴr2〜Ｔr4の３個のトランジスタに相当するチャネル長が長い（３倍のチャネル長）１個トランジスタＴr7として形成されている（図２の点線で示すトランジスタＴｒ7参照）。したがって、この実施例では、セル回路１のトランジスタの数を２個低減できる。
２２がスイッチ回路ＳＷ1を構成するトランジスタＴr5が形成された領域、そして２３がスイッチ回路ＳＷ2を構成するトランジスタＴr6が形成された領域である。
２４は、トランジスタＴr1が形成されている領域であり、２４ｄがそのドレイン領域である。２４ｓｃがそのソースコンタクト領域であって、これの下側がソース領域になっている。そしてこのソース領域とドレイン領域２４ｄとの間には平面からみてストライブ状でかつＵ字型のチャネル領域が形成されている。 FIG. 3 shows an example of a layout in which two transistors having a short channel length and a transistor having a long channel length are connected in series. FIG. 3A is a plan view of a layout 20 of the cell circuit 1 in which each cell circuit 1 is a serpentine transistor having a long channel length.
Reference numeral 21 denotes a region where the transistors Tr1 and Tr7 are formed. The transistor Tr7 is formed as one transistor Tr7 having a long channel length (three times the channel length) corresponding to three transistors Tr2 to Tr4. (See the transistor Tr7 indicated by the dotted line in FIG. 2). Therefore, in this embodiment, the number of transistors in the cell circuit 1 can be reduced by two.
22 is a region where the transistor Tr5 constituting the switch circuit SW1 is formed, and 23 is a region where the transistor Tr6 constituting the switch circuit SW2 is formed.
Reference numeral 24 denotes a region where the transistor Tr1 is formed, and reference numeral 24d denotes a drain region thereof. 24sc is the source contact region, and the lower side thereof is the source region. A stripe-shaped and U-shaped channel region is formed between the source region and the drain region 24d as viewed from above.

スイッチ回路ＳＷ1の領域２２において、２２ｓは、トランジスタＴr5のソース領域であり、これのソースコンタクト領域２２ｓｃは、トランジスタＴr6のドレイン領域２３ｄ（トランジスＴr７のソース領域と共通）のドレインコンタクト領域２３ｄｃを介して上層の配線ライン３０により接続され、これによりトランジスタＴr5のソース領域とトランジスタＴr7のソース領域とが接続されている。
２２ｇは、トランジスタＴr5のゲート領域である。２２gcはそのゲートコンタクト領域であり、端子ＣＴに接続される。２２ｄは、トランジスタＴr5のドレイン領域であるとともに、トランジスＴr1のソース領域になっている。
スイッチ回路ＳＷ2の領域２３において、２３ｓは、トランジスタＴr6のソース領域であり、そのソースコンタクト領域２３sｃは、上層の配線ライン３１を介してソース端子Ｓに接続されている。２３ｇは、トランジスタＴr6のゲート領域である。２３gcは、そのゲートコンタクト領域であり、端子＊ＣＴに接続される。２３ｄは、トランジスタＴr6のドレイン領域であるとともに、トランジスＴr７のソース領域になっている。 In the region 22 of the switch circuit SW1, 22s is the source region of the transistor Tr5, and the source contact region 22sc thereof is connected via the drain contact region 23dc of the drain region 23d of the transistor Tr6 (common with the source region of the transistor Tr7). The upper wiring line 30 connects the source region of the transistor Tr5 and the source region of the transistor Tr7.
Reference numeral 22g denotes a gate region of the transistor Tr5. 22gc is the gate contact region connected to the terminal CT. Reference numeral 22d denotes a drain region of the transistor Tr5 and a source region of the transistor Tr1.
In the region 23 of the switch circuit SW2, 23s is the source region of the transistor Tr6, and the source contact region 23sc is connected to the source terminal S via the upper wiring line 31. Reference numeral 23g denotes a gate region of the transistor Tr6. A gate contact region 23gc is connected to the terminal * CT. Reference numeral 23d denotes a drain region of the transistor Tr6 and a source region of the transistor Tr7.

トランジスタＴr1のドレイン領域２４ｄは、ドレイン端子Ｄに上層の配線ライン３２を介して接続されている。そして、これのソース領域（トランジスタＴr5のドレイン領域２２ｄと共通）がこれのソースコンタクト領域２４ｓｃを介してトランジスタＴr7のドレイン領域２５ｄのドレインコンタクト領域２５ｄｃと上層の配線ライン３３により接続される。これによりトランジスタＴr5（スイッチ回路ＳＷ1）は、トランジスタＴr7に並列に接続される。
２１ｇは、トランジスタセルＴN（各トランジスタセルＴNa〜ＴNn-1，ＴNp）のゲート領域であり、２５は、そのゲートコンタクト領域である。２６は、ゲート領域２１ｇのゲート電極の下側にチャネルを形成するためのチャネル形成領域であり、これによりゲートに所定の電圧が加わったときに、ゲート領域は、平面からみて折れ曲げられたストライプ形状のチャネル（反転層）をチャネル形成領域２６の直下に形成する。この領域の周囲にはＬＯＣＯＳ（ＳｉＯ_２）領域２６Ｌが各ストライプチャネルを分離するために設けられている。 The drain region 24d of the transistor Tr1 is connected to the drain terminal D through the upper wiring line 32. The source region (common to the drain region 22d of the transistor Tr5) is connected to the drain contact region 25dc of the drain region 25d of the transistor Tr7 by the upper wiring line 33 through the source contact region 24sc. Thereby, the transistor Tr5 (switch circuit SW1) is connected in parallel to the transistor Tr7.
21g is a gate region of the transistor cell TN (each transistor cell TNa to TNn-1, TNp), and 25 is a gate contact region thereof. Reference numeral 26 denotes a channel formation region for forming a channel below the gate electrode of the gate region 21g. When a predetermined voltage is applied to the gate, the gate region is a stripe bent when viewed from the plane. A shaped channel (inversion layer) is formed immediately below the channel formation region 26. Around this region, a LOCOS (SiO ₂ ) region 26L is provided to separate the stripe channels.

ここで、チャネル形成領域２６は、図３（ｂ）のＡ−Ａ断面図に示すように、ＬＯＣＯＳ領域２６Ｌと交互に配置され、ゲート領域に形成されるチャネルがチャネル形成領域２６の範囲で制限される。その結果、平面からみてゲート領域にストライブ状にくねったチャネルを形成できる。これによりゲート領域に形成されるチャネルは、電流の流れる方向が折り返される形状になる。また、これによりトランジスタＴNのＷ／Ｌを小さくすることがきる。
その結果、このセル回路１の等価回路は、図３（ａ）に示すように、ゲート長（チャネル長Ｌ）の短いトランジスタＴr1とゲート長（チャネル長Ｌ）の長いトランジスタＴr7の直列回路と、これにそれぞれトランジスタＴr5，Ｔr6のスイッチ回路が設けられたものとしてセル回路１を形成することができる。なお、このセル回路１では図２のトランジスＴr2〜Ｔr4の３個のトランジスタは削除され、トランジスタＴr7が設けられている。 Here, as shown in the AA sectional view of FIG. 3B, the channel formation region 26 is alternately arranged with the LOCOS region 26 </ b> L, and the channel formed in the gate region is limited within the range of the channel formation region 26. Is done. As a result, it is possible to form a twisted channel in the gate region as viewed from above. As a result, the channel formed in the gate region has a shape in which the direction of current flow is folded. This also makes it possible to reduce the W / L of the transistor TN.
As a result, as shown in FIG. 3A, an equivalent circuit of the cell circuit 1 includes a series circuit of a transistor Tr1 having a short gate length (channel length L) and a transistor Tr7 having a long gate length (channel length L), The cell circuit 1 can be formed on the assumption that the switch circuits of the transistors Tr5 and Tr6 are respectively provided. In the cell circuit 1, the three transistors Tr2 to Tr4 in FIG. 2 are omitted, and a transistor Tr7 is provided.

図４（ａ）は、他のチャネル形成領域の形状であって、チャネル形成領域２６をＵの字形の折り曲げチャネル形成領域２６１を１単位として複数個並列に設けて、さらに両側に直線状のストライブ２６２を設けて、図３（ａ）のチャネル形成領域２６を複数の部分に分割したものである。
ゲート領域２１ｇの外側には、チャネル電流を取り出すチャネルコンタクト領域２６３が折り曲げ部２６１，２６２の端部にそれぞれ設けられている。この端部同士を上層のコンタクト領域配線層においてコンタクト領域２６４を介して配線ライン２６５によりそれぞれ接続して１本の折り曲げチャネルとして形成する。
図４（ｂ）は、そのＢ−Ｂ断面説明図である。チャネルコンタクト領域２６３は、Ｎ^＋の島領域として折り曲げ部２６１，２６２の端部の直下にそれぞれ形成されている。
なお、Ａ−Ａ断面は、図３（ｂ）と同じである。 FIG. 4A shows another shape of the channel formation region, in which a plurality of channel formation regions 26 are provided in parallel with a U-shaped bent channel formation region 261 as one unit, and linear struts are formed on both sides. A live 262 is provided, and the channel formation region 26 in FIG. 3A is divided into a plurality of portions.
Outside the gate region 21g, channel contact regions 263 for extracting channel current are provided at the ends of the bent portions 261 and 262, respectively. The ends are connected to each other by a wiring line 265 via a contact region 264 in the upper contact region wiring layer to form one bent channel.
FIG. 4B is an explanatory view of the BB cross section. The channel contact region 263 is formed as an N ⁺ island region immediately below the ends of the bent portions 261 and 262, respectively.
The AA cross section is the same as FIG.

以上説明してきたが、実施例の電流源１２は、前記したように、１個のＰチャネルのＭＯＳトランジスタとされ、そのソースが電源ライン＋ＶDDに接続され、そのドレインが入力端子１１ａに接続されたものである。この場合、駆動レベルシフト回路１３ａのトランジスタＴNvに対応させて、このトランジスタのソースと入力端子１１ａとの間に、レベル調整用のトランジスタが挿入されていてもよい。
また、実施例では、高いＤ／Ａ変換精度が要求されるのでＤ／Ａの入力側トランジスタセルと出力側トランジスタセルについては同じセル回路１を用いている。しかし、電源ラインの電圧が低いことで問題となるのは、低電圧電源ラインに接続されるＤ／Ａ１１のカレントミラー回路の入力側トランジスタセルＴNa，ＴNpである。したがって、高いＤ／Ａ変換精度が要求されないＤ／Ａ変換を行う場合には、ゲート長の長さをを切り換えるスイッチ回路ＳＷ1は、少なくともこの入力側トランジスタセルだけに設けらればよい。
さらに、実施例では、ＮチャネルＭＯＳトランジスタを主体としたＤ／Ａを示しているが、このＤ／Ａは、ＰチャネルＭＯＳトランジスタあるいはこれとＮチャネルＭＯＳトランジスタとを組み合わせた回路であってもよいことはもちろんである。 As described above, the current source 12 of the embodiment is, as described above, one P-channel MOS transistor, its source connected to the power supply line + VDD, and its drain connected to the input terminal 11a. Is. In this case, a level adjusting transistor may be inserted between the source of the transistor and the input terminal 11a so as to correspond to the transistor TNv of the drive level shift circuit 13a.
In the embodiment, since high D / A conversion accuracy is required, the same cell circuit 1 is used for the D / A input-side transistor cell and the output-side transistor cell. However, the problem with the low voltage of the power supply line is the input side transistor cells TNa and TNp of the current mirror circuit of the D / A 11 connected to the low voltage power supply line. Therefore, when performing D / A conversion that does not require high D / A conversion accuracy, the switch circuit SW1 for switching the gate length need only be provided at least in the input side transistor cell.
Further, in the embodiment, D / A mainly composed of N-channel MOS transistors is shown, but this D / A may be a P-channel MOS transistor or a circuit combining this with an N-channel MOS transistor. Of course.

図１は、この発明のＤ／Ａ変換回路を適用した一実施例の有機ＥＬ駆動回路のブロック図、FIG. 1 is a block diagram of an organic EL drive circuit according to an embodiment to which the D / A conversion circuit of the present invention is applied. 図２は、カレントミラー形のＤ／Ａ変換回路におけるトランジスタセルにおけるセル回路の回路図、FIG. 2 is a circuit diagram of a cell circuit in a transistor cell in a current mirror type D / A conversion circuit; 図３は、トランジスタセルのセル回路の半導体構造の説明図、そして、FIG. 3 is an explanatory diagram of a semiconductor structure of a cell circuit of a transistor cell, and 図４は、他のトランジスタセルのセル回路の半導体構造の説明図である。FIG. 4 is an explanatory diagram of a semiconductor structure of a cell circuit of another transistor cell.

Explanation of symbols

１，１０…カラムドライバ、２…Ｄ／Ａ、
２a…入力端子、２b…出力端子、
３，１２…カレントミラー電流出力回路、
３ａ…ドライブ段カレントミラー回路、
３b…出力段カレントミラー回路、４…有機ＥＬ素子、
９…ピン、１０…カラムドライバ、１１…Ｄ／Ａ変換回路（Ｄ／Ａ）、
１２…定電流源、１３…カレントミラー電流出力回路、
１３ａ…駆動レベルシフト回路、１３ｂ…出力段カレントミラー回路、
１４…ピーク電流生成回路、１６…レジスタ、
１５…コントロール回路、１７…インバータ、１８…ＭＰＵ、
２０…トランジスタセル回路のレイアウト、
２１…トランジスＴr1，Ｔr7が形成された領域、
２１ｓ，２２ｓ，２３ｓ…ソース領域、
２１ｇ，２２ｇ，２３ｇ…ゲート領域、
２２…トランジスタＴr5が形成された領域、
２２ｄ，２３ｄ，２４ｄ，２５ｄ…ドレイン領域、
２３…トランジスタＴr6が形成された領域、
２４…トランジスタＴr1が形成された領域、
２５…トランジスタＴr7が形成された領域、
３０〜３４…配線ライン、
Ｔr1〜Ｔr7…ＭＯＳトランジスタ、
ＴNa〜TNn-1…ＭＯＳトランジスタ。 1, 10 ... column driver, 2 ... D / A,
2a: input terminal, 2b: output terminal,
3, 12 ... Current mirror current output circuit,
3a: Drive stage current mirror circuit,
3b: Output stage current mirror circuit, 4 ... Organic EL element,
9 ... pin, 10 ... column driver, 11 ... D / A conversion circuit (D / A),
12 ... constant current source, 13 ... current mirror current output circuit,
13a ... Drive level shift circuit, 13b ... Output stage current mirror circuit,
14 ... Peak current generation circuit, 16 ... Register,
15 ... Control circuit, 17 ... Inverter, 18 ... MPU,
20 ... layout of transistor cell circuit,
21: Region where the transistors Tr1, Tr7 are formed,
21s, 22s, 23s ... source region,
21g, 22g, 23g ... gate region,
22 ... A region where the transistor Tr5 is formed,
22d, 23d, 24d, 25d ... drain region,
23 ... A region where the transistor Tr6 is formed,
24 ... A region where the transistor Tr1 is formed,
25 ... A region where the transistor Tr7 is formed,
30-34 ... wiring lines,
Tr1 to Tr7 ... MOS transistors,
TNa to TNn-1: MOS transistor.

Claims

In a D / A conversion circuit composed of a current mirror circuit having an input side transistor circuit and an output side transistor circuit,
The input side transistor circuit has a series circuit composed of a first MOS transistor and a second MOS transistor, the gates of which are connected in common and one source and the other drain connected, and the first MOS transistor in parallel. A first switch circuit provided, and the second MOS transistor has a shorter gate length than the first MOS transistor,
Either the remaining unconnected source or the remaining drain of the first MOS transistor and the second MOS transistor is directly connected to a power source having a predetermined voltage via any one of other elements and other circuits. Connected to the voltage line,
When a current having a large current value that cannot be passed through the series circuit due to the voltage between the remaining source and the gate being limited by the predetermined voltage, the first switch circuit is turned on and the current is passed. A D / A conversion circuit for supplying an analog conversion current corresponding to the large current value to the output-side transistor circuit of the current mirror circuit by flowing a large current value through the series circuit.

A plurality of the output side transistor circuits are provided, and a voltage lower than a voltage at which a voltage between the remaining source and the gate is limited by the predetermined voltage is applied between the remaining source and the gate, 2. The D / A conversion circuit according to claim 1, wherein the analog conversion current is obtained as a total output current of the output side transistor circuit.

Further, the input side transistor circuit and the plurality of output transistor circuits are each configured by a transistor cell having the series circuit and a second switch circuit connected in series to the series circuit, and the transistor cell of the transistor cell The first switch circuit is simultaneously turned on, and the second switch circuit of the transistor cell of each output side transistor circuit is turned on / off according to data to be D / A converted. D / A conversion circuit.

A plurality of the input side transistor circuits are provided in parallel, and the second switch circuit of the transistor cell of any one of the input side transistor circuits is turned on when the first switch circuit is turned off. 4. The D / A conversion circuit according to claim 3, wherein the current having the large current value is divided into a plurality of transistor cells of the input side transistor circuit.

5. The D / A conversion circuit according to claim 4, wherein the first switch circuit is turned on when a peak current corresponding to the current having the large current value is generated in the analog conversion current. 6.

6. The D / A converter circuit according to claim 5, wherein the first MOS transistor includes a plurality of transistors connected in series by source-drain connection.

The first MOS transistor has a stripe-shaped channel in which the gate region of the MOS transistor is bent in a plan view or the direction of the current flowing in the gate region is turned back in the plan view. 6. The D / A conversion circuit according to claim 5, wherein the D / A conversion circuit is a transistor.

A D / A conversion circuit composed of a current mirror circuit having an input side transistor circuit and an output side transistor circuit receives display data and generates an analog conversion current. Based on the analog conversion current, a drive current of the organic EL element Or in the organic EL drive circuit that generates the current that is the basis,
The input-side transistor circuit is connected in parallel to the first MOS transistor and a series circuit composed of a first MOS transistor and a second MOS transistor whose gates are connected in common and one source and the other drain are connected. A first switch circuit provided, and the second MOS transistor has a shorter gate length than the first MOS transistor,
Either the remaining unconnected source or the remaining drain of the first MOS transistor and the second MOS transistor is directly connected to a power source having a predetermined voltage via another element or another circuit. Connected to the voltage line,
When a current having a large current value that cannot be passed through the series circuit due to the voltage between the remaining source and the gate being limited by the predetermined voltage, the first switch circuit is turned on and the current is passed. An organic EL drive circuit including the D / A conversion circuit that obtains an analog conversion current corresponding to the large current value in the output side transistor circuit of the current mirror circuit by flowing a large current value through the series circuit.

And a current source driven by receiving the output current of the D / A conversion circuit and driving the organic EL element.
A plurality of the output side transistor circuits are provided, and a voltage lower than a voltage at which the voltage between the remaining source and the gate is limited by the predetermined voltage is applied between the remaining source and the gate, The organic EL drive circuit according to claim 8, wherein the analog conversion current is obtained as a total output current of the output side transistor circuit.

Further, the input side transistor circuit and the plurality of output transistor circuits are each configured by a transistor cell having the series circuit and a second switch circuit connected in series to the series circuit, and the transistor cell of the transistor cell 10. The first switch circuit is turned ON simultaneously, and the second switch circuit of the transistor cell of each output side transistor circuit is turned ON / OFF according to display data to be D / A converted. Organic EL drive circuit.

The D / A conversion circuit and the current source are respectively provided corresponding to the terminal pins of the organic EL panel, and a plurality of the input side transistor circuits are provided in parallel, and the one of the input side transistor circuits The second switch circuit of a transistor cell is turned on when the first switch circuit is turned off to shunt the current having the large current value to a plurality of transistor cells of the input-side transistor circuit. 10. The organic EL drive circuit according to 10.

An organic EL that receives a display data and generates an analog conversion current by a D / A conversion circuit including a current mirror circuit, and outputs a driving current of the organic EL element to a terminal pin of the organic EL panel based on the analog conversion current In the display device,
An input side transistor circuit of the current mirror circuit includes a series circuit including a first MOS transistor and a second MOS transistor each having a gate connected in common and a source connected to the other drain, and the first MOS transistor. A first switch circuit provided in parallel with the transistor, and the second MOS transistor has a shorter gate length than the first MOS transistor,
Either the remaining unconnected source or the remaining drain of the first MOS transistor and the second MOS transistor is directly connected to a power source having a predetermined voltage via another element or another circuit. Connected to the voltage line,
When a current having a large current value that cannot be passed through the series circuit due to the voltage between the remaining source and the gate being limited by the predetermined voltage, the first switch circuit is turned on and the current is passed. An organic EL display device including the D / A conversion circuit that obtains an analog conversion current corresponding to the large current value in an output side transistor circuit of the current mirror circuit by flowing a large current value through the series circuit.

And a current source driven by receiving the output current of the D / A conversion circuit and driving the organic EL element.
A plurality of the output side transistor circuits are provided, and a voltage lower than a voltage at which the voltage between the remaining source and the gate is limited by the predetermined voltage is applied between the remaining source and the gate, The organic EL display device according to claim 12, wherein the analog conversion current is obtained as a total output current of the output side transistor circuit.

Further, the input side transistor circuit and the plurality of output transistor circuits are each configured by a transistor cell having the series circuit and a second switch circuit connected in series to the series circuit, and the transistor cell of the transistor cell 14. The first switch circuit is turned on simultaneously, and the second switch circuit of the transistor cell of each output side transistor circuit is turned on / off according to display data to be D / A converted. Organic EL display device.

The D / A conversion circuit and the current source are respectively provided corresponding to the terminal pins of the organic EL panel, and a plurality of the input side transistor circuits are provided in parallel, and the one of the input side transistor circuits The second switch circuit of a transistor cell is turned on when the first switch circuit is turned off to shunt the current having the large current value to a plurality of transistor cells of the input-side transistor circuit. 14. The organic EL display device according to 14.