JP2006006056A - Current source circuit, digital/analog conversion circuit with the same and image display apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a current source circuit for eliminating an effect of characteristics of transistors for constituting a circuit. <P>SOLUTION: A switch circuit Si (i is a natural number of n or less) couples a drain of the transistor QiB to a constant current source 60 during a blanking period. Switch circuits TiA, TiB are turned on, and the transistors QiA, QiB are diode-connected. A reference current I<SB>0</SB>is driven in a current path from the constant current source 60 to a power supply voltage VL. Capacitance elements CiB, CiA store charges corresponding to the reference current I<SB>0</SB>. The switch circuit Si couples the drain of the transistor QiB to a circuit network 100, and the switch circuits TiB, TiA are turned off during an operation period. The transistor QiB, the capacitance element CiB and the switch circuit TiB constitute a drain voltage increase limiting circuit for suppressing an increase in a drain voltage of the current source transistor QiA. A current is equal to a level of the reference current I<SB>0</SB>and supplied to the circuit network 100. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は、電流源回路、およびそれを備えたデジタルアナログ変換回路ならびに画像表示装置に関し、特に、回路網に指示された電流を供給する電流源回路およびそれを備えたデジタルアナログ変換回路ならびに画像表示装置に関する。   The present invention relates to a current source circuit, a digital / analog conversion circuit including the current source circuit, and an image display device. Relates to the device.

負荷の変動とは無関係に一定の電流を流す電流源回路は、半導体集積回路における基本的かつ最も重要な回路の１つである。   A current source circuit that allows a constant current to flow regardless of load fluctuations is one of basic and most important circuits in a semiconductor integrated circuit.

電流源回路においては、従来より、カレントミラー型の回路が一般的に用いられる。カレントミラー型の電流源回路においては、それぞれのゲートが接続された２つのトランジスタの一方のトランジスタがダイオード接続され、そのトランジスタに流れる一定の基準電流に対して両トランジスタの能力比（具体的にはチャネル幅の比）倍の一定電流を独立した電位にある負荷回路と接続された他方のトランジスタに流すことができる。   In the current source circuit, a current mirror type circuit is generally used conventionally. In a current mirror type current source circuit, one transistor of two transistors each having a gate connected thereto is diode-connected, and the capacity ratio of the two transistors (specifically, a specific reference current flowing through the transistor) A constant current (multiple of the channel width) can be supplied to the other transistor connected to the load circuit at an independent potential.

このカレントミラー型の電流源回路において、電流の設定精度は、カレントミラーを構成するトランジスタの電流駆動能力が設計どおりであるか否かによる。一般に、トランジスタの駆動電流の設定精度は、トランジスタの製造プロセスによって定まるコンダクタンスおよび電源電圧の影響を受けるほか、そのトランジスタのしきい値電圧の影響を受ける。   In this current mirror type current source circuit, the current setting accuracy depends on whether or not the current drive capability of the transistors constituting the current mirror is as designed. In general, the setting accuracy of the drive current of a transistor is affected by the conductance and power supply voltage determined by the transistor manufacturing process, as well as the threshold voltage of the transistor.

したがって、カレントミラー型の電流源回路においては、高い電流設定精度を保持するため、トランジスタのしきい値電圧のばらつきを抑えることが課題となっていた。   Therefore, in the current mirror type current source circuit, in order to maintain high current setting accuracy, it has been a problem to suppress variation in threshold voltage of transistors.

そこで、最近では、トランジスタのしきい値電圧のばらつきの影響を受けず、常に所定の電流を供給可能な電流源回路が提案されている（たとえば特許文献１参照）。   Therefore, recently, a current source circuit that can always supply a predetermined current without being affected by variations in threshold voltages of transistors has been proposed (for example, see Patent Document 1).

図９は、たとえば特許文献１に記載される、従来の電流源回路の一例を示す回路図である。   FIG. 9 is a circuit diagram showing an example of a conventional current source circuit described in Patent Document 1, for example.

図９を参照して、電流源回路は、回路網１００に並列に接続される複数個の電流源トランジスタＭ１，Ｍ２・・・Ｍｎ（ｎは自然数）と、各電流源トランジスタＭ１〜Ｍｎのドレインと定電流源６０および回路網１００のいずれか一方と選択的に結合する複数個のスイッチ回路Ｓ１〜Ｓｎとを備える。   Referring to FIG. 9, the current source circuit includes a plurality of current source transistors M1, M2,... Mn (n is a natural number) connected in parallel to circuit network 100, and drains of current source transistors M1 to Mn. And a plurality of switch circuits S1 to Sn selectively coupled to any one of the constant current source 60 and the circuit network 100.

電流源回路は、電流源トランジスタＭ１〜Ｍｎの各々について、ドレインとゲートとの間を電気的に結合／分離するスイッチ回路Ｗ１〜Ｗｎと、ゲートとソースとの間に結合される容量素子Ｃ１〜Ｃｎとをさらに備える。なお、電流源トランジスタＭ１〜Ｍｎのソースは、電源電圧ＶＬに共通に接続される。電源電圧ＶＬには、接地電圧または所定の負電圧が印加される。   For each of the current source transistors M1 to Mn, the current source circuit includes switch circuits W1 to Wn that electrically couple / separate between the drain and the gate, and capacitive elements C1 to C1 that are coupled between the gate and the source. And Cn. The sources of the current source transistors M1 to Mn are commonly connected to the power supply voltage VL. A ground voltage or a predetermined negative voltage is applied to the power supply voltage VL.

この構成において、動作期間以外の任意の期間（以下、ブランキング期間とも称する）には、スイッチ回路Ｓ１〜Ｓｎによって、電流源トランジスタＭ１〜Ｍｎのドレインと定電流源とがそれぞれ結合される。さらに、スイッチ回路Ｗ１〜Ｗｎによって、電流源トランジスタＭ１〜Ｍｎのドレインとゲートとがそれぞれ結合される。これによって、定電流源６０からの所定の基準電流Ｉ０が電流源トランジスタＭ１〜Ｍｎの各々に駆動される。このとき、容量素子Ｃ１〜Ｃｎには、基準電流Ｉ０に応じた電荷が充電される。 In this configuration, the drains of the current source transistors M1 to Mn and the constant current source are respectively coupled by the switch circuits S1 to Sn during an arbitrary period other than the operation period (hereinafter also referred to as a blanking period). Further, the drains and gates of the current source transistors M1 to Mn are coupled by the switch circuits W1 to Wn, respectively. As a result, a predetermined reference current I 0 from the constant current source 60 is driven to each of the current source transistors M1 to Mn. In this case, the capacitor element C1 to Cn, charge corresponding to the reference current I 0 is charged.

所望の動作期間においては、スイッチ回路Ｓ１〜Ｓｎによって、電流源トランジスタＭ１〜Ｍｎのドレインと回路網１００とがそれぞれ結合される。電流源トランジスタＭ１〜Ｍｎは、容量素子Ｃ１〜Ｃｎに充電された電荷に基づいて電流Ｉ１〜Ｉｎ（＝Ｉ０）が駆動される。これにより、回路網１００には、一定の電流Ｉ０が供給されることになる。 During a desired operation period, the drains of the current source transistors M1 to Mn and the circuit network 100 are coupled by the switch circuits S1 to Sn, respectively. The current source transistors M1 to Mn are driven with currents I1 to In (= I 0 ) based on the charges charged in the capacitive elements C1 to Cn. As a result, a constant current I 0 is supplied to the network 100.

このように、電流源回路では、任意の期間に定電流源からの基準電流を能動素子および容量成分に記憶させ、所望の動作期間に、この記憶された電荷に基づいて電流を発生させることにより、ばらつきのない所定の電流を回路網に供給することができる。
実開昭６２−１２２４８８号公報（第１図） As described above, in the current source circuit, the reference current from the constant current source is stored in the active element and the capacitance component in an arbitrary period, and the current is generated based on the stored charge in a desired operation period. A predetermined current without variation can be supplied to the network.
Japanese Utility Model Publication No. 62-122488 (FIG. 1)

ここで、図９の電流源回路に用いられる電流源トランジスタとしては、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ等の電界効果型トランジスタが一般的に採用される。   Here, as a current source transistor used in the current source circuit of FIG. 9, a field effect transistor such as a MOS (Metal Oxide Semiconductor) transistor is generally employed.

図１０は、一般的な電界効果型トランジスタにおけるドレイン・ソース間電流ＩＤＳとドレイン・ソース間電圧ＶＤＳとの関係を示す図である。   FIG. 10 is a diagram showing the relationship between the drain-source current IDS and the drain-source voltage VDS in a general field effect transistor.

図１０を参照して、動作領域は、非飽和領域と飽和領域とに大別される。非飽和領域は、ＶＤＳとともにＩＤＳが増加する領域である。一方、飽和領域は、ＶＤＳとは無関係にＶＧＳだけで定まる定電流特性を示す領域である。   Referring to FIG. 10, the operation region is roughly divided into a non-saturation region and a saturation region. The non-saturated region is a region where IDS increases with VDS. On the other hand, the saturation region is a region showing a constant current characteristic determined only by VGS regardless of VDS.

ここで、図１０中の点線で示す直流特性は、寸法が十分大きい理想的なトランジスタの特性である。実際の微細トランジスタは、実線で示すように、形状効果のためチャネル長、チャネル幅や電源電圧によってさらに複雑な特性を示すことが知られている。   Here, the direct current characteristic indicated by the dotted line in FIG. 10 is an ideal transistor characteristic having a sufficiently large size. As shown by the solid line, an actual fine transistor is known to exhibit more complicated characteristics depending on the channel length, channel width, and power supply voltage due to the shape effect.

理想的なトランジスタは、点線で示すように、ＩＤＳがいったん飽和すると、ＶＤＳを増加してもＩＤＳは変わらない。これに対して、実際のトランジスタでは、飽和領域においてもＩＤＳがＶＤＳとともにわずかに増加する、いわゆるチャネル変調が現われる。これは、ドレインの空乏層端がソース側に動き、実効的にチャネル長が短くなることによる。このチャネル変調によって、飽和領域では、ドレイン・ソース間にある抵抗成分ｒが現われる。この抵抗成分ｒは、ドレイン・ソース間のチャネルコンダクタンスの逆数に相当する。   As shown by the dotted line, an ideal transistor does not change even if VDS is increased once IDS is saturated. On the other hand, in an actual transistor, so-called channel modulation appears in which IDS slightly increases with VDS even in the saturation region. This is because the end of the depletion layer of the drain moves to the source side and the channel length is effectively shortened. By this channel modulation, a resistance component r between the drain and source appears in the saturation region. This resistance component r corresponds to the reciprocal of the channel conductance between the drain and the source.

図９の電流源回路において、ブランキング期間にスイッチ回路Ｓ１〜Ｓｎが定電流源６０側に接続されると、対応する電流源トランジスタＭ１〜Ｍｎにはそれぞれ、基準電流Ｉ０が駆動される。図１０の直流特性において、基準電流Ｉ０をＩＤＳ１とすると、対応するドレイン・ソース間電圧ＶＤＳ１が一意的に求まる。 In the current source circuit of FIG. 9, the switch circuit S1~Sn the blanking interval when connected to the constant current source 60 side, each of the corresponding current source transistors M1 -Mn, the reference current I 0 is driven. In the DC characteristics of FIG. 10, when the reference current I 0 and IDS1, corresponding drain-source voltage VDS1 is obtained uniquely.

続いて、スイッチ回路Ｗ１〜Ｗｎがオフされると、ドレイン・ソース間電圧ＶＤＳ１がゲート・ソース間電圧ＶＧＳとして容量素子Ｃ１〜Ｃｎにそれぞれ充電される。   Subsequently, when the switch circuits W1 to Wn are turned off, the drain-source voltage VDS1 is charged to the capacitive elements C1 to Cn as the gate-source voltage VGS, respectively.

次に、動作期間において、スイッチ回路Ｓ１〜Ｓｎが回路網１００側に接続されると、回路網１００側から電流源トランジスタＭ１〜Ｍｎのドレインに電圧が供給され、基準電流Ｉ０と同じ大きさの電流が流れるように動作が行なわれる。 Next, the operation period, the switch circuit S1~Sn is connected to the network 100 side, the voltage on the drain of the current source transistor M1~Mn supplied from the network 100 side, as large as the reference current I 0 is The operation is performed so that the current of

ところが、実際には、回路網１００側から供給される電圧を図１０に示すＶＤＳ２とすると、電流源トランジスタＭ１〜Ｍｎには、ドレイン・ソース間電流ＩＤＳ２が駆動される。このＩＤＳ２は、先述のチャネル変調によって、基準電流Ｉ０であるＩＤＳ１とは一致せず、増大していることが分かる。 However, in reality, when the voltage supplied from the network 100 side is VDS2 shown in FIG. 10, the drain-source current IDS2 is driven in the current source transistors M1 to Mn. This IDS2 is by the channel modulation described previously, does not coincide with the reference current I is 0 IDS1, it is seen that increased.

図９の電流源回路に照らして、回路網１００に並列に接続される電流源トランジスタＭ１〜Ｍｎが互いに等しい抵抗成分ｒ、すなわちチャネルコンダクタンスを有していれば、ＩＤＳの増加分は電流源トランジスタ間で等しくなり、各電流源トランジスタから回路網１００に供給される電流を均一に保つことができる。   In view of the current source circuit of FIG. 9, if the current source transistors M1 to Mn connected in parallel to the network 100 have the same resistance component r, that is, the channel conductance, the increase in IDS is the current source transistor. The current supplied from each current source transistor to the network 100 can be kept uniform.

しかしながら、実際には、電流源トランジスタごとに抵抗成分ｒの大きさが異なることから、回路網１００に供給される電流は、電流源トランジスタ間で一致せず、所定の電流を供給できないといった問題が生じてしまう。   In practice, however, the magnitude of the resistance component r is different for each current source transistor, so that the current supplied to the network 100 does not match between the current source transistors, and a predetermined current cannot be supplied. It will occur.

この発明は、かかる課題を解決するためになされたものであり、その目的は、回路を構成するトランジスタの特性の影響を排除した電流源回路を提供することである。   The present invention has been made to solve such a problem, and an object thereof is to provide a current source circuit in which the influence of the characteristics of the transistors constituting the circuit is eliminated.

この発明の別の目的は、回路を構成するトランジスタの特性の影響を排除したデジタルアナログ変換回路を提供することである。   Another object of the present invention is to provide a digital-to-analog converter circuit that eliminates the influence of the characteristics of transistors constituting the circuit.

この発明の別の目的は、回路を構成するトランジスタの特性の影響を排除した電流源回路を備える画像表示回路を提供することである。   Another object of the present invention is to provide an image display circuit including a current source circuit that eliminates the influence of the characteristics of transistors constituting the circuit.

この発明に従う電流源回路は、基準電流に応じた電流を回路網に供給する電流源回路であって、第１のモードにおいて、第１の電圧源と電気的に結合されて前記基準電流を流入または流出し、前記第１のモードの後に実行される第２のモードにおいて、前記第１の電圧源と電気的に分離されるとともに、前記回路網と電気的に結合されるノードと、前記ノードと第２の電圧源との間に接続され、前記第１のモードにおいて、前記ノードに流入または流出される前記基準電流が通過するとともに、前記第２のモードにおいて、通過した前記基準電流に応じた電流を前記回路網に駆動する電流駆動部とを備える。前記電流駆動部は、前記ノードと前記第２の電圧源との間に直列に接続され、前記第１のモードにおいて、前記基準電流が通過する第１および第２のトランジスタと、前記第１のモードにおいて、前記第１および第２のトランジスタのゲート電極に前記基準電流によって決定される電圧をそれぞれ保持するように接続される第１および第２の容量素子とを含む。   A current source circuit according to the present invention is a current source circuit for supplying a current corresponding to a reference current to a network, and is electrically coupled to a first voltage source in the first mode to flow in the reference current. Or in a second mode that flows out and is executed after the first mode; a node that is electrically isolated from the first voltage source and electrically coupled to the network; and the node Is connected between the first voltage source and the second voltage source. In the first mode, the reference current flowing into or out of the node passes, and in the second mode, depending on the passed reference current. A current driver for driving the current to the circuit network. The current driver is connected in series between the node and the second voltage source, and in the first mode, the first and second transistors through which the reference current passes, and the first transistor And a first capacitive element and a second capacitive element connected to the gate electrodes of the first and second transistors so as to hold a voltage determined by the reference current, respectively.

この発明に従うデジタルアナログ変換回路は、ｍ（ｍは自然数）ビットからなるデジタル信号に対応する電流を回路網に供給するデジタルアナログ変換回路であって、第１のモードにおいて、前記デジタル信号に応じて、各々がｎ（ｎは２以上の自然数）進数で重み付けられた基準電流を供給するｍ個の定電流源と選択的に結合されて所望の電流を流入または流出し、前記第１のモードの後に実行される第２のモードにおいて、前記選択的に結合された定電流源と電気的に分離されるとともに、前記回路網と電気的に結合されるｍ個のノードと、前記ｍ個の定電流源と前記ｍ個のノードとの間にそれぞれ配され、前記ｍビットからなるデジタル信号の各ビットに応じて、対応するノードと前記定電流源および前記回路網のいずれか一方とを電気的に結合するｍ個のスイッチ素子と、各前記ｍ個のノードと第２の電圧源との間にそれぞれ接続され、前記第１のモードにおいて、前記対応するノードを流入または流出する前記基準電流が通過するとともに、前記第２のモードにおいて、通過した前記基準電流に応じた電流を前記回路網に駆動するｍ個の電流駆動部とを備える。各前記ｍ個の電流駆動部は、前記ノードと前記第２の電圧源との間に直列に接続され、前記第１のモードにおいて、前記基準電流が通過する第１および第２のトランジスタと、前記第１のモードにおいて、前記第１および第２のトランジスタのゲート電極に前記基準電流によって決定される電圧をそれぞれ保持するように接続される第１および第２の容量素子とを含む。   A digital-analog conversion circuit according to the present invention is a digital-analog conversion circuit that supplies a current corresponding to a digital signal composed of m (m is a natural number) bits to a circuit network, and in a first mode, according to the digital signal , Each of which is selectively coupled to m constant current sources that supply a reference current weighted by n (where n is a natural number of 2 or more), and flows in or out a desired current. In a second mode to be executed later, m nodes that are electrically separated from the selectively coupled constant current source and electrically coupled to the network, and the m constants. In accordance with each bit of the m-bit digital signal that is arranged between the current source and the m nodes, the corresponding node, the constant current source, and the circuit network are electrically connected. Switch elements coupled to each other, and the reference currents connected between the m nodes and the second voltage source, respectively, and inflow or outflow of the corresponding nodes in the first mode And in the second mode, m current drive units that drive the circuit network with a current corresponding to the passed reference current. Each of the m current drivers is connected in series between the node and the second voltage source, and in the first mode, the first and second transistors through which the reference current passes; In the first mode, the first and second capacitors are connected to the gate electrodes of the first and second transistors so as to hold voltages determined by the reference current, respectively.

この発明に従う画像表示装置は、行列状に配列され、各々が電流駆動型発光素子を備える複数の画素回路と、前記複数の画素回路の行にそれぞれ対応して配置され、一定周期で順に選択される複数の走査線と、前記複数の画素回路の列に対応して配置される複数のデータ線と、各前記複数のデータ線に対応して配置され、前記複数の画素回路のうちの走査対象の画素回路での表示輝度を指示するｋ（ｋは自然数）ビットの表示信号に対応して設定される表示電流を各前記複数のデータ線に供給する電流源回路とを備える。前記電流源回路は、第１のモードにおいて、前記表示信号に応じて、各々がｎ進数で重み付けられた基準電流を供給するｋ個（ｋは自然数）の定電流源と選択的に結合されて所望の電流を流入または流出し、前記第１のモードの後に実行される第２のモードにおいて、前記選択的に結合された定電流源と電気的に分離されるとともに、前記回路網と電気的に結合されるｋ個のノードと、前記ｋ個の定電流源と前記ｋ個のノードとの間にそれぞれ配され、前記ｋビットの表示信号の各ビットに応じて、対応するノードと前記定電流源および前記回路網のいずれか一方とを電気的に結合するｋ個のスイッチ素子と、各前記ｋ個のノードと第２の電圧源との間に接続され、前記第１のモードにおいて、前記対応するノードを流入または流出する前記基準電流が通過するとともに、前記第２のモードにおいて、通過した前記基準電流に応じた電流を前記回路網に駆動するｋ個の電流駆動部とを含む。各前記ｋ個の電流駆動部は、前記ノードと前記第２の電圧源との間に直列に接続され、前記第１のモードにおいて、前記基準電流が通過する第１および第２のトランジスタと、前記第１のモードにおいて、前記第１および第２のトランジスタのゲート電極に前記基準電流によって決定される電圧をそれぞれ保持するように接続される第１および第２の容量素子とを含む。   An image display device according to the present invention is arranged in a matrix and is arranged corresponding to each of a plurality of pixel circuits each including a current-driven light emitting element and a row of the plurality of pixel circuits, and is sequentially selected at a constant cycle. A plurality of scanning lines, a plurality of data lines arranged corresponding to the columns of the plurality of pixel circuits, and a scanning target of the plurality of pixel circuits arranged corresponding to each of the plurality of data lines. And a current source circuit for supplying a display current set corresponding to a display signal of k (k is a natural number) bits indicating the display luminance in the pixel circuit to each of the plurality of data lines. In the first mode, the current source circuit is selectively coupled to k constant current sources (k is a natural number) each supplying a reference current weighted by an n-ary number in accordance with the display signal. In a second mode that flows in or out of a desired current and is executed after the first mode, the circuit is electrically isolated from the selectively coupled constant current source and electrically connected to the network. Are connected between the k nodes coupled to each other, the k constant current sources, and the k nodes, respectively, and corresponding to each of the bits of the k-bit display signal. K switch elements electrically coupled to either the current source or the network, and connected between each of the k nodes and a second voltage source, in the first mode, The inflow or outflow of the corresponding node With quasi current passes, in said second mode, and a k-number of the current driver for driving current corresponding to the reference current passing through the network. Each of the k current drivers is connected in series between the node and the second voltage source, and in the first mode, the first and second transistors through which the reference current passes; In the first mode, the first and second capacitors are connected to the gate electrodes of the first and second transistors so as to hold voltages determined by the reference current, respectively.

この発明に従う電流源回路によれば、電流源トランジスタのドレイン・ソース間電圧の変化をほとんどなくして、回路網に所望の電流を精度良く供給することができる。   According to the current source circuit according to the present invention, it is possible to supply a desired current with high accuracy to the circuit network with almost no change in the drain-source voltage of the current source transistor.

この発明に従うデジタルアナログ変換回路によれば、入力されるデジタル信号によって指示される電流値に高い確度で変換された電流を供給することができる。   According to the digital-analog conversion circuit according to the present invention, it is possible to supply a current converted with high accuracy to a current value indicated by an input digital signal.

この発明に従う画像表示装置によれば、画素回路に表示輝度に応じて設定された電流が高い精度を持って駆動されることから、電流源回路のトランジスタの特性の影響を排除し、駆動回路の誤動作および表示部における表示むらの発生を抑えることができる。   According to the image display device according to the present invention, since the current set in accordance with the display luminance is driven with high accuracy in the pixel circuit, the influence of the transistor characteristics of the current source circuit is eliminated, and the drive circuit It is possible to suppress malfunction and occurrence of display unevenness in the display portion.

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the same reference numerals indicate the same or corresponding parts.

実施の形態１．
図１は、この発明の実施の形態１に従う電流源回路の構成を示す回路図である。 Embodiment 1 FIG.
FIG. 1 is a circuit diagram showing a configuration of a current source circuit according to the first embodiment of the present invention.

図１を参照して、電流源回路は、回路網１００に並列に接続される複数個の電流源トランジスタＱ１Ａ，Ｑ２Ａ，Ｑ３Ａ，・・・ＱｎＡと、各電流源トランジスタＱ１Ａ〜ＱｎＡのドレインと定電流源６０および回路網１００のいずれか一方と選択的に結合する複数個のスイッチ回路Ｓ１〜Ｓｎとを備える。なお、定電流源６０については、本実施の形態のように電流源回路の外部に設ける構成以外にも、電流源回路の内部に設ける構成としても良い。   Referring to FIG. 1, the current source circuit includes a plurality of current source transistors Q1A, Q2A, Q3A,... QnA connected in parallel to a network 100, and drains of the current source transistors Q1A to QnA. A plurality of switch circuits S1 to Sn that are selectively coupled to any one of the current source 60 and the network 100 are provided. The constant current source 60 may be provided inside the current source circuit in addition to the configuration provided outside the current source circuit as in the present embodiment.

スイッチ回路Ｓ１〜Ｓｎは、たとえば図１に示すように、図示しないＨ（論理ハイ）レベルの制御信号に応答して、対応するノードＮＤ１Ｂ〜ノードＮＤｎＢと定電流源６０とを結合し、Ｌ（論理ロー）レベルの制御信号に応答して、対応するノードＮＤ１Ｂ〜ＮＤｎＢと回路網１００とを結合する。   For example, as shown in FIG. 1, the switch circuits S1 to Sn couple corresponding nodes ND1B to NDnB and the constant current source 60 in response to a control signal of H (logic high) level (not shown), and L ( In response to a logic low level control signal, the corresponding nodes ND1B to NDnB and the network 100 are coupled.

電流源回路は、電流源トランジスタＱ１Ａ〜ＱｎＡの各々について、ドレインとゲートとの間を電気的に結合／分離するスイッチ回路Ｔ１Ａ〜ＴｎＡと、ゲートとソースとの間に結合される容量素子Ｃ１Ａ〜ＣｎＡとをさらに備える。なお、各電流源トランジスタのソースは、電源電圧ＶＬに共通に接続される。電源電圧ＶＬには、接地電圧または所定の負電圧が印加される。   For each of the current source transistors Q1A to QnA, the current source circuit includes switch circuits T1A to TnA that electrically couple / separate between the drain and the gate, and capacitive elements C1A to C1A that are coupled between the gate and the source. CnA is further provided. Note that the sources of the current source transistors are commonly connected to the power supply voltage VL. A ground voltage or a predetermined negative voltage is applied to the power supply voltage VL.

電流源回路は、さらに、電流源トランジスタＱ１Ａ〜ＱｎＡのドレインとスイッチ回路Ｓ１〜Ｓｎとの間にそれぞれ結合される複数個のＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢを備える。   The current source circuit further includes a plurality of N channel MOS transistors Q1B to QnB respectively coupled between the drains of the current source transistors Q1A to QnA and the switch circuits S1 to Sn.

ＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢは、ドレインがスイッチ回路Ｓ１〜Ｓｎにそれぞれ接続され、ソースが電流源トランジスタＱ１Ａ〜ＱｎＡのドレインにそれぞれ接続される。   N channel MOS transistors Q1B to QnB have drains connected to switch circuits S1 to Sn, respectively, and sources connected to drains of current source transistors Q1A to QnA, respectively.

電流源回路は、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレイン・ゲート間を電気的に結合／分離するスイッチ回路Ｔ１Ｂ〜ＴｎＢと、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのゲートと電源電圧ＶＬとの間に結合される容量素子Ｃ１Ｂ〜ＣｎＢとをさらに備える。   The current source circuit is coupled between switch circuits T1B to TnB for electrically coupling / separating the drains and gates of N channel MOS transistors Q1B to QnB, and between the gate of N channel MOS transistors Q1B to QnB and power supply voltage VL. The capacitor elements C1B to CnB are further included.

本実施の形態に係る電流源回路は、図９に示す従来の電流源回路に対して、基本的な構成を同じくするが、電流源トランジスタＱ１Ａ〜ＱｎＡとスイッチ回路Ｓ１〜Ｓｎとの間に、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢと、スイッチ回路Ｔ１Ｂ〜ＴｎＢと、容量素子Ｃ１Ｂ〜ＣｎＢとが配される点において異なる。これらの回路素子は、後述するように、電流源トランジスタＱ１Ａ〜ＱｎＡのドレイン（ノードＮＤ１Ａ〜ノードＮＤｎＡに相当）の電位の変動を抑える機能を有しており、電流源トランジスタのドレイン電圧上昇制限回路を構成する。   The current source circuit according to the present embodiment has the same basic configuration as the conventional current source circuit shown in FIG. 9, but between the current source transistors Q1A to QnA and the switch circuits S1 to Sn. N channel MOS transistors Q1B to QnB, switch circuits T1B to TnB, and capacitive elements C1B to CnB are different. As will be described later, these circuit elements have a function of suppressing fluctuations in the potentials of the drains of the current source transistors Q1A to QnA (corresponding to the nodes ND1A to NDnA). Configure.

以下に、図１の電流源回路の動作について説明する。   The operation of the current source circuit of FIG. 1 will be described below.

最初に、任意のブランキング期間において、スイッチ回路Ｓ１〜Ｓｎの各々は、Ｈレベルの制御信号に応答して、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレインと定電流源６０とを電気的に結合する。   First, in any blanking period, each of switch circuits S1 to Sn electrically couples the drains of N channel MOS transistors Q1B to QnB and constant current source 60 in response to an H level control signal. .

このとき、図２に示すように、ブランキング期間の時刻ｔ０において、スイッチ回路Ｔ１Ｂ〜ＴｎＢはオンし、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢにおいて、ドレインとゲートとが結合されたダイオード接続を形成する。さらに、スイッチ回路Ｔ１Ａ〜ＴｎＡもオンし、電流源トランジスタＱ１Ａ〜ＱｎＡにおいて、ドレインとゲートとが結合されたダイオード接続を形成する。   At this time, as shown in FIG. 2, at time t0 in the blanking period, the switch circuits T1B to TnB are turned on, and the N-channel MOS transistors Q1B to QnB form a diode connection in which the drain and the gate are coupled. Further, the switch circuits T1A to TnA are turned on to form a diode connection in which the drain and the gate are coupled in the current source transistors Q1A to QnA.

これにより、定電流源６０〜ＮチャネルＭＯＳトランジスタ（Ｑ１Ｂ〜ＱｎＢ）〜電流源トランジスタ（Ｑ１Ａ〜ＱｎＡ）〜電源電圧ＶＬに至る電流経路が形成される。この電流経路において、両トランジスタは定電流源６０と電源電圧ＶＬとの間に直列接続されていることから、同じ電流Ｉ０が駆動されることとなる。 Thus, a current path is formed from constant current source 60 to N channel MOS transistors (Q1B to QnB) to current source transistors (Q1A to QnA) to power supply voltage VL. In this current path, since both transistors are connected in series between the constant current source 60 and the power supply voltage VL, the same current I 0 is driven.

図３は、ブランキング期間における図１の定電流回路の等価回路図である。なお、説明の簡単のため、複数のトランジスタのうちの電流源トランジスタＱ１ＡおよびＮチャネルＭＯＳトランジスタＱ１Ｂについて抽出して示す。   FIG. 3 is an equivalent circuit diagram of the constant current circuit of FIG. 1 during the blanking period. For the sake of simplicity, the current source transistor Q1A and the N-channel MOS transistor Q1B out of a plurality of transistors are extracted and shown.

図３において、駆動電流Ｉ０に着目すると、電流源トランジスタＱ１Ａでは、電流Ｉ０とゲート・ソース間電圧ＶＧＳＡとの間に式（１）の関係が成立する。 In FIG. 3, paying attention to the drive current I 0 , in the current source transistor Q 1 A, the relationship of Expression (1) is established between the current I 0 and the gate-source voltage VGSA.

Ｉ０＝β・（ＶＧＳＡ−ＶＴＮ）2／２ ・・・（１）
同様に、ＮチャネルＭＯＳトランジスタＱ１Ｂにおいても、電流Ｉ０とゲート・ソース間電圧ＶＧＳＢとの間には、式（２）の関係が成り立つ。 I 0 = β · (VGSA- VTN) 2/2 ··· (1)
Similarly, also in the N-channel MOS transistor Q1B, between the current I 0 and the gate-source voltage Vgsb, the relationship of formula (2) holds.

Ｉ０＝β・（ＶＧＳＢ−ＶＴＮ）2／２ ・・・（２）
ここで、βは電流増幅係数、ＶＴＮはトランジスタのしきい値電圧である。なお、簡単のため、電流源トランジスタとＮチャネルＭＯＳトランジスタとは、トランジスタサイズ（ゲート長Ｌ、ゲート幅Ｗ）、しきい値電圧ＶＴＮおよび電流増幅係数βが等しいものとする。 I 0 = β · (VGSB- VTN) 2/2 ··· (2)
Here, β is a current amplification coefficient, and VTN is a threshold voltage of the transistor. For simplicity, it is assumed that the current source transistor and the N-channel MOS transistor have the same transistor size (gate length L, gate width W), threshold voltage VTN, and current amplification coefficient β.

式（１），（２）より、
ＶＧＳＡ＝ＶＴＮ＋（２・Ｉ０／β）1/2 ・・・（３）
ＶＧＳＢ＝ＶＴＮ＋（２・Ｉ０／β）1/2 ・・・（４）
の関係がそれぞれ導かれる。式（３），（４）から、ゲート・ソース間電圧ＶＧＳＡ，ＶＧＳＢは、トランジスタのしきい値電圧ＶＴＮに駆動電流Ｉ０による電圧上昇分が加算された形で表わされることが分かる。 From equations (1) and (2),
VGSA = VTN + (2 · I 0 / β) 1/2 (3)
VGSB = VTN + (2 · I 0 / β) 1/2 (4)
Each relationship is derived. From equations (3) and (4), it can be seen that the gate-source voltages VGSA and VGSB are expressed in a form in which the voltage increase due to the drive current I 0 is added to the threshold voltage VTN of the transistor.

なお、各トランジスタにおいて、ゲートとドレインとがスイッチ回路Ｔ１Ａ，Ｔ１Ｂによってダイオード接続されていることから、ドレイン・ソース間電圧ＶＤＳＡ，ＶＤＳＢは、ゲート・ソース間電圧ＶＧＳＡ，ＶＧＳＢとそれぞれ等電位となり、ＶＴＮ＋（２・Ｉ０／β）1/2が印加されることになる。 In each transistor, since the gate and the drain are diode-connected by the switch circuits T1A and T1B, the drain-source voltages VDSA and VDSB are equal to the gate-source voltages VGSA and VGSB, respectively, and VTN + (2 · I 0 / β) 1/2 is applied.

以上のブランキング期間に続いて動作期間になると、スイッチ回路Ｓ１〜Ｓｎは、Ｌレベルの制御信号に応答して、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレインと回路網１００とをそれぞれ電気的に結合する。   In the operation period subsequent to the above blanking period, switch circuits S1 to Sn electrically couple the drains of N channel MOS transistors Q1B to QnB and circuit network 100 in response to the L level control signal. To do.

このとき、図２に示すように、スイッチ回路Ｔ１Ｂ〜ＴｎＢは、いずれもオフとなり、対応するＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレインとゲートとを電気的に分離する。スイッチ回路Ｔ１Ａ〜ＴｎＡについても同様に、いずれもオフとなり、対応する電流源トランジスタＱ１Ａ〜ＱｎＡのドレインとゲートとを電気的に分離する。   At this time, as shown in FIG. 2, the switch circuits T1B to TnB are all turned off, and the drains and gates of the corresponding N-channel MOS transistors Q1B to QnB are electrically separated. Similarly, the switch circuits T1A to TnA are all turned off, and the drains and gates of the corresponding current source transistors Q1A to QnA are electrically separated.

なお、各スイッチがオフとなる時刻は、同時でもよいが、図２に示すように、スイッチＴ１Ｂ〜ＴｎＢが先立って時刻ｔ１でオフし、続いてスイッチＴ１Ａ〜ＴｎＡが時刻ｔ２（＞ｔ１）でオフするように設定することが望ましい。スイッチＴ１Ｂ〜ＴｎＢが先にオフすることによって、ノードＮ１Ａの電位レベルが低下し、このレベルがｎ型ＴＦＴ素子のゲート電圧として保持されるのを回避するためである。   Note that the time at which each switch is turned off may be simultaneous, but as shown in FIG. 2, the switches T1B to TnB are turned off at the time t1 in advance, and the switches T1A to TnA are subsequently turned on at the time t2 (> t1). It is desirable to set to turn off. This is to prevent the potential level of the node N1A from being lowered by turning off the switches T1B to TnB first, and this level being held as the gate voltage of the n-type TFT element.

再び図３を参照して、この状態において、回路網１００から所定の電圧が供給されると、ノードＮＤ１Ｂの電位はそれぞれ上昇する。ここで、回路網１００からの供給電圧を図９に示すＶＤＳ２とすると、ノードＮＤ１Ｂの電位は先のＶＤＳよりも増加する。図１０のトランジスタ特性に示すように、ＶＤＳの増加に応じて、チャネル変調により、ＮチャネルＭＯＳトランジスタＱ１Ｂのドレイン・ソース間電流ＩＤＳは、ＩＤＳ１からＩＤＳ２に増加しようとする。   Referring to FIG. 3 again, in this state, when a predetermined voltage is supplied from circuit network 100, the potential of node ND1B rises. Here, if the supply voltage from the network 100 is VDS2 shown in FIG. 9, the potential of the node ND1B increases from the previous VDS. As shown in the transistor characteristics of FIG. 10, the drain-source current IDS of the N-channel MOS transistor Q1B tends to increase from IDS1 to IDS2 by channel modulation as VDS increases.

仮にドレイン・ソース間電流ＩＤＳがＩＤＳ２に増加したとすれば、同じ電流ＩＤＳ２が電流源トランジスタＱ１Ａにも駆動されることから、ノードＮＤ１Ａの電位も上昇することとなる。   If the drain-source current IDS increases to IDS2, the same current IDS2 is also driven by the current source transistor Q1A, so that the potential of the node ND1A also rises.

しかしながら、ノードＮＤ１Ａの電位が上昇すれば、ＮチャネルＭＯＳトランジスタＱ１Ｂのゲート・ソース間電圧ＶＧＳＢが減少することになる。このゲート・ソース間電圧ＶＧＳＢの減少は、ＮチャネルＭＯＳトランジスタＱ１Ｂのドレイン・ソース間電流ＩＤＳを減少させる方向に作用する。   However, if the potential of node ND1A increases, gate-source voltage VGSB of N-channel MOS transistor Q1B decreases. This reduction in the gate-source voltage VGSB acts in the direction of reducing the drain-source current IDS of the N-channel MOS transistor Q1B.

ここで、ドレイン・ソース間電流ＩＤＳが減少するとすれば、ノードＮＤ１Ａの電位は下降することになる。ノードＮＤ１Ａの電位の下降は、ゲート・ソース間電圧ＶＧＳＢを増加させることになり、ドレイン・ソース間電流ＩＤＳを増加させる方向に作用する。結果として、ノードＮＤ１Ａの電位はほとんど変化することがなく、電流源トランジスタＱ１Ａのドレイン・ソース間電圧ＶＤＳＡは一定レベルに保たれることとなる。すなわち、ＮチャネルＭＯＳトランジスタＱ１Ｂは、電流源トランジスタＱ１Ａのドレイン電圧の変動を抑える働きをする。したがって、電流源トランジスタＱ１Ａに駆動される電流ＩＤＳは、基準電流Ｉ０レベルを維持することとなる。 Here, if the drain-source current IDS decreases, the potential of the node ND1A decreases. The decrease in the potential of the node ND1A increases the gate-source voltage VGSB, which acts in the direction of increasing the drain-source current IDS. As a result, the potential of the node ND1A hardly changes, and the drain-source voltage VDSA of the current source transistor Q1A is kept at a constant level. That is, N channel MOS transistor Q1B functions to suppress fluctuations in the drain voltage of current source transistor Q1A. Therefore, the current IDS to be driven current source transistor Q1A becomes possible to maintain the reference current I 0 level.

最終的に、回路網から電流源トランジスタに駆動される電流は、最小電流の経路で決まり、ブランキング期間に設定された基準電流Ｉ０となる。なお、本実施の形態では、電流源回路の各トランジスタをＮ型トランジスタで構成し、回路網から電流を流出させるタイプについて説明したが、回路網に電流を流入させるタイプについても、電流が逆方向となるだけで動作は同じである。 Eventually, the current driven from the circuit network to the current source transistor is determined by the path of the minimum current and becomes the reference current I 0 set in the blanking period. In the present embodiment, each type of transistor in the current source circuit is an N-type transistor, and the type in which current flows out from the circuit network has been described. However, the current also flows in the reverse direction in the type in which current flows into the circuit network. The operation is the same.

実施の形態１の変更例．
図４は、回路網１００に電流を流入させるタイプとしたときの電流源回路の構成を示す回路図である。 Modification example of the first embodiment.
FIG. 4 is a circuit diagram showing a configuration of a current source circuit when a current is made to flow into the circuit network 100.

図４に示すように、電流源回路において、電流源トランジスタＱ１Ａ〜ＱｎＡおよびトランジスタＱ１Ｂ〜ＱｎＢは、ＰチャネルＭＯＳトランジスタで構成される。本構成において、電流源トランジスタＱ１Ａ〜ＱｎＡのドレインおよびＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレインは、それぞれ電源電圧ＶＨに接続される。   As shown in FIG. 4, in the current source circuit, current source transistors Q1A to QnA and transistors Q1B to QnB are formed of P-channel MOS transistors. In this configuration, the drains of current source transistors Q1A to QnA and the drains of P channel MOS transistors Q1B to QnB are connected to power supply voltage VH, respectively.

最初に、任意のブランキング期間において、スイッチ回路Ｓ１〜Ｓｎの各々は、Ｈレベルの制御信号に応答して、ＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレインと定電流源６０とを電気的に結合する。   First, in any blanking period, each of switch circuits S1 to Sn electrically couples the drains of P channel MOS transistors Q1B to QnB and constant current source 60 in response to an H level control signal. .

このとき、スイッチ回路Ｔ１Ｂ〜ＴｎＢはオンし、ＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢにおいて、ドレインとゲートとが結合されたダイオード接続を形成する。さらに、スイッチ回路Ｔ１Ａ〜ＴｎＡもオンし、電流源トランジスタＱ１Ａ〜ＱｎＡにおいて、ドレインとゲートとが結合されたダイオード接続を形成する。   At this time, switch circuits T1B to TnB are turned on to form a diode connection in which the drain and the gate are coupled in P channel MOS transistors Q1B to QnB. Further, the switch circuits T1A to TnA are turned on to form a diode connection in which the drain and the gate are coupled in the current source transistors Q1A to QnA.

これにより、電源電圧ＶＨ〜電流源トランジスタ（Ｑ１Ａ〜ＱｎＡ）〜ＰチャネルＭＯＳトランジスタ（Ｑ１Ｂ〜ＱｎＢ）〜定電流源６０に至る電流経路が形成される。この電流経路において、両トランジスタは定電流源６０と電源電圧ＶＨとの間に直列接続されていることから、同じ電流Ｉ０が駆動されることとなる。 Thus, a current path is formed from power supply voltage VH to current source transistors (Q1A to QnA) to P channel MOS transistors (Q1B to QnB) to constant current source 60. In this current path, since both transistors are connected in series between the constant current source 60 and the power supply voltage VH, the same current I 0 is driven.

次に、動作期間になると、スイッチ回路Ｓ１〜Ｓｎは、Ｌレベルの制御信号に応答して、ＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレインと回路網１００とをそれぞれ電気的に結合する。   Next, in the operation period, switch circuits S1 to Sn electrically couple the drains of P channel MOS transistors Q1B to QnB and circuit network 100 in response to an L level control signal.

このとき、スイッチ回路Ｔ１Ｂ〜ＴｎＢは、いずれもオフとなり、対応するＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレインとゲートとを電気的に分離する。スイッチ回路Ｔ１Ａ〜ＴｎＡについても同様に、いずれもオフとなり、対応する電流源トランジスタＱ１Ａ〜ＱｎＡのドレインとゲートとを電気的に分離する。   At this time, switch circuits T1B to TnB are all turned off, and the drains and gates of corresponding P-channel MOS transistors Q1B to QnB are electrically separated. Similarly, the switch circuits T1A to TnA are all turned off, and the drains and gates of the corresponding current source transistors Q1A to QnA are electrically separated.

この状態において、回路網１００から所定の電圧が供給されると、ノードＮＤ１Ｂ〜ＮＤｎＢの電位が変動する。ここで、ノードＮＤ１Ｂ〜ＮＤｎＢの電位が低下したとすれば、ＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレイン・ソース間電圧ＶＤＳが増加し、チャネル変調に起因してＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレイン・ソース間電流ＩＤＳが増加しようとする。   In this state, when a predetermined voltage is supplied from the network 100, the potentials of the nodes ND1B to NDnB change. Here, if the potentials of nodes ND1B to NDnB decrease, the drain-source voltage VDS of P channel MOS transistors Q1B to QnB increases, and the drain and source voltages of P channel MOS transistors Q1B to QnB increase due to channel modulation. The source current IDS tends to increase.

仮にドレイン・ソース間電流ＩＤＳが増加したとすれば、同じ電流ＩＤＳが電流源トランジスタＱ１Ａ〜ＱｎＡにも駆動されることから、ノードＮＤ１Ａの電位を低下させることとなる。   If the drain-source current IDS increases, the same current IDS is also driven by the current source transistors Q1A to QnA, so that the potential of the node ND1A is lowered.

しかしながら、ノードＮＤ１Ａ〜ＮＤｎＡの電位が低下すれば、ＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのゲート・ソース間電圧ＶＧＳが減少することになる。このゲート・ソース間電圧ＶＧＳの減少は、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢのドレイン・ソース間電流ＩＤＳを減少させる方向に作用する。   However, if the potentials of nodes ND1A to NDnA are lowered, gate-source voltage VGS of P channel MOS transistors Q1B to QnB is reduced. This reduction in the gate-source voltage VGS acts in a direction to reduce the drain-source current IDS of the N-channel MOS transistors Q1B to QnB.

ここで、ドレイン・ソース間電流ＩＤＳが減少するとすれば、ノードＮＤ１Ａ〜ＮＤｎＡの電位は上昇することになる。ノードＮＤ１Ａ〜ＭＤｎＡの電位の上昇は、ゲート・ソース間電圧ＶＧＳを低下させることになり、ドレイン・ソース間電流ＩＤＳを減少させる方向に作用する。結果として、ノードＮＤ１Ａ〜ＮＤｎＡの電位はほとんど変化することがなく、電流源トランジスタＱ１Ａ〜ＱｎＡのドレイン・ソース間電圧ＶＤＳＡは一定レベルに保たれることとなる。すなわち、ＰチャネルＭＯＳトランジスタＱ１Ｂ〜ＱｎＢは、電流源トランジスタＱ１Ａ〜ＱｎＡのドレイン電圧の変動を抑える働きをする。したがって、電流源トランジスタＱ１Ａ〜ＱｎＡに駆動される電流ＩＤＳは、基準電流Ｉ０レベルを維持することとなる。 Here, if the drain-source current IDS decreases, the potentials of the nodes ND1A to NDnA rise. An increase in the potentials of the nodes ND1A to MDnA lowers the gate-source voltage VGS and acts in the direction of decreasing the drain-source current IDS. As a result, the potentials of the nodes ND1A to NDnA hardly change, and the drain-source voltage VDSA of the current source transistors Q1A to QnA is kept at a constant level. That is, P channel MOS transistors Q1B to QnB function to suppress fluctuations in drain voltage of current source transistors Q1A to QnA. Therefore, the current IDS to be driven current source transistor Q1A~QnA becomes possible to maintain the reference current I 0 level.

以上のように、この発明の実施の形態１によれば、電流源トランジスタのチャネル変調に影響されず、回路網に所望の電流を精度良く供給可能な電流源回路を実現することができる。   As described above, according to the first embodiment of the present invention, it is possible to realize a current source circuit that can accurately supply a desired current to the circuit network without being affected by channel modulation of the current source transistor.

実施の形態２．
実施の形態２では、実施の形態１による電流源回路が、ＤＡ（デジタルアナログ）コンバータに適用される場合が示される。 Embodiment 2. FIG.
In the second embodiment, the current source circuit according to the first embodiment is applied to a DA (digital analog) converter.

図５は、この発明の実施の形態２によるＤＡコンバータの構成を示す回路図である。   FIG. 5 is a circuit diagram showing a configuration of a DA converter according to the second embodiment of the present invention.

図５を参照して、ＤＡコンバータは、実施の形態１に係る電流源回路に対して、定電流源として、互いに電流レベルの異なる複数個（たとえば３個）の定電流源６０，６２，６４が設けられる点でのみ異なる。したがって、重複する部位についての詳細な説明は繰り返さない。   Referring to FIG. 5, in the DA converter, a plurality of (for example, three) constant current sources 60, 62, and 64 having different current levels are used as constant current sources with respect to the current source circuit according to the first embodiment. It differs only in that is provided. Therefore, detailed description of overlapping portions will not be repeated.

３個の定電流源６０，６２，６４は、基準電流がそれぞれＩ０，２Ｉ０，４Ｉ０であり、２進数で重み付けされる。スイッチ回路Ｓ１〜Ｓ３は、定電流源６０，６２，６４の各々および回路網１００とＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ３Ｂのドレインとの間にそれぞれ配される。なお、図示は省略するが、スイッチ回路Ｓ４以降についても同様に、３個のスイッチ回路を一単位として、３個の定電流源６０，６２，６４および回路網１００とノードＮＤ４Ｂ，ＮＤ５Ｂ・・・とをそれぞれ結合するように配される。 The three constant current sources 60, 62, and 64 have reference currents I 0 , 2I 0 , and 4I 0 , respectively, and are weighted with binary numbers. Switch circuits S1-S3 are respectively arranged between constant current sources 60, 62, 64 and circuit network 100 and the drains of N-channel MOS transistors Q1B-Q3B. Although not shown in the figure, the switch circuits S4 and thereafter are similarly configured with three switch circuits as a unit, three constant current sources 60, 62, 64, a circuit network 100, nodes ND4B, ND5B,. And are arranged so as to be combined with each other.

スイッチ回路Ｓ１〜Ｓ３は、たとえば図５に示すように、図示しない３ビットのデジタル入力（たとえばＤ２Ｄ１Ｄ０とする）に応答して、対応するノードＮＤ１Ｂ〜ノードＮＤ３Ｂを定電流源６０，６２，６４および回路網１００のいずれか一方とを結合する。   For example, as shown in FIG. 5, the switch circuits S1 to S3 respond to a 3-bit digital input (not shown) (for example, D2D1D0) by turning the corresponding nodes ND1B to ND3B into constant current sources 60, 62, 64 and One of the networks 100 is coupled.

詳細には、図５に示すように、スイッチ回路Ｓ１は、Ｈレベルのデジタル入力Ｄ０に応答して、ＮチャネルＭＯＳトランジスタＱ１Ｂのドレイン（ノードＮＤ１Ｂに相当）と定電流源６０とを電気的に結合する。一方、スイッチ回路Ｓ１は、Ｌレベルのデジタル入力Ｄ０に応答して、ＭチャネルＭＯＳトランジスタＱ１Ｂのドレインと回路網１００とを電気的に結合する。   Specifically, as shown in FIG. 5, the switch circuit S1 electrically connects the drain of the N-channel MOS transistor Q1B (corresponding to the node ND1B) and the constant current source 60 in response to the digital input D0 at H level. Join. On the other hand, switch circuit S1 electrically couples the drain of M channel MOS transistor Q1B and circuit network 100 in response to L level digital input D0.

スイッチ回路Ｓ２についても同様に、Ｈレベルのデジタル入力Ｄ１に応答して、ＮチャネルＭＯＳトランジスタＱ２Ｂのドレイン（ノードＮＤ２Ｂに相当）と定電流源６２と回路網１００とを電気的に結合し、Ｌレベルのデジタル入力Ｄ１に応答して、ＮチャネルＭＯＳトランジスタＱ２Ｂのドレインと回路網１００とを電気的に結合する。   Similarly, switch circuit S2 electrically couples the drain of N-channel MOS transistor Q2B (corresponding to node ND2B), constant current source 62, and circuit network 100 in response to digital input D1 at H level. In response to level digital input D1, the drain of N-channel MOS transistor Q2B and circuit network 100 are electrically coupled.

スイッチ回路Ｓ３についても同様に、Ｈレベルのデジタル入力Ｄ２に応答して、ＮチャネルＭＯＳトランジスタＱ３Ｂのドレイン（ノードＮＤ３Ｂに相当）と定電流源６４と回路網１００とを電気的に結合し、Ｌレベルのデジタル入力Ｄ２に応答して、ＮチャネルＭＯＳトランジスタＱ３Ｂのドレインと回路網１００とを電気的に結合する。なお、図示しないスイッチ回路Ｓ４以降においても、１単位ごとに３ビットのデジタル入力に応答して、対応する定電流源と回路網とを選択的に結合する。以下においては、簡単のため、一単位のスイッチ回路Ｓ１〜Ｓ３におけるＤＡ変換動作について説明する。   Similarly, switch circuit S3 electrically couples the drain of N-channel MOS transistor Q3B (corresponding to node ND3B), constant current source 64, and circuit network 100 in response to digital input D2 at H level. In response to level digital input D2, the drain of N-channel MOS transistor Q3B and circuit network 100 are electrically coupled. In addition, in the switch circuit S4 and the subsequent steps (not shown), the corresponding constant current source and the network are selectively coupled in response to a 3-bit digital input for each unit. In the following, for the sake of simplicity, the DA conversion operation in one unit of the switch circuits S1 to S3 will be described.

電流源回路において、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ３Ｂ、スイッチ回路Ｔ１Ｂ〜Ｔ３Ｂおよび容量素子Ｃ１Ｂ〜Ｃ３Ｂは、実施の形態１で述べたように、対応する電流源トランジスタＱ１Ｂ〜Ｑ３Ｂのドレイン電圧を一定に保つドレイン電圧上昇制限回路を構成する。   In the current source circuit, N-channel MOS transistors Q1B to Q3B, switch circuits T1B to T3B, and capacitive elements C1B to C3B have the drain voltages of corresponding current source transistors Q1B to Q3B constant as described in the first embodiment. A drain voltage rise limiting circuit to be maintained is configured.

詳細には、図５のＤＡコンバータにおいて、スイッチ回路Ｓ１〜Ｓ３は、ブランキング期間に応じて、いずれも定電流源側に接続される。定電流源６０，６２，６４は、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ３Ｂおよび電流源トランジスタＱ１Ａ〜Ｑ３Ａに基準電流Ｉ０，２Ｉ０，４Ｉ０をそれぞれ駆動する。これにより、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ３Ｂおよび電流源トランジスタＱ１Ａ〜Ｑ３Ａのゲートに接続される容量素子Ｃ１Ｂ〜Ｃ３Ｂ，Ｃ１Ａ〜Ｃ３Ａには、対応する基準電流に応じた電圧レベルが記憶される。 Specifically, in the DA converter of FIG. 5, the switch circuits S1 to S3 are all connected to the constant current source side according to the blanking period. Constant current sources 60, 62, 64 drive reference currents I 0 , 2I 0 , 4I 0 to N channel MOS transistors Q1B-Q3B and current source transistors Q1A-Q3A, respectively. Thus, voltage levels corresponding to the corresponding reference current are stored in capacitive elements C1B to C3B and C1A to C3A connected to the gates of N channel MOS transistors Q1B to Q3B and current source transistors Q1A to Q3A.

次に、動作期間においては、３ビットのデジタル入力（Ｄ２Ｄ１Ｄ０）に応じてスイッチ回路Ｓ１〜Ｓ３が切り換わり、回路網１００とＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ３Ｂのドレインとが選択的に結合される。   Next, in the operation period, the switch circuits S1 to S3 are switched according to the 3-bit digital input (D2D1D0), and the network 100 and the drains of the N-channel MOS transistors Q1B to Q3B are selectively coupled.

このとき、実施の形態１で述べたように、各電流源トランジスタＱ１Ａ〜Ｑ３Ａは、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ３Ｂによって、チャネル変調によるドレイン電圧の変動が抑えられ、一定に保持される。   At this time, as described in the first embodiment, each of the current source transistors Q1A to Q3A is held constant by the N-channel MOS transistors Q1B to Q3B with the fluctuation of the drain voltage due to channel modulation suppressed.

これにより、電流源トランジスタＱ１Ａ〜Ｑ３Ａからは、ブランキング期間に記憶された基準電流に等しい電流が駆動される、結果として、回路網１００には、３ビットのデジタル入力（Ｄ２Ｄ１Ｄ０）によって指定される電流Ｉが駆動される。なお、回路網１００に供給される電流Ｉは、
Ｉ＝（４Ｉ０・Ｄ２＋２Ｉ０・Ｄ１＋Ｉ０・Ｄ０） ・・・（５）
となる。ただし、Ｄは１または０である。 As a result, a current equal to the reference current stored in the blanking period is driven from the current source transistors Q1A to Q3A. As a result, the network 100 is designated by a 3-bit digital input (D2D1D0). Current I is driven. The current I supplied to the network 100 is
I = (4I 0 · D2 + 2I 0 · D1 + I 0 · D0) (5)
It becomes. However, D is 1 or 0.

なお、本実施の形態は、基準電流の重み付けが２進数のときに限定されず、いかなるｎ進数においても適用可能であることは言うまでもない。また、実施の形態１と同様に、各トランジスタをＰ型トランジスタで構成しても、電流の流れる方向が異なるのみで同様の動作を行なうことができる。   Needless to say, this embodiment is not limited to the case where the weighting of the reference current is a binary number, and can be applied to any n-ary number. Similarly to the first embodiment, even when each transistor is formed of a P-type transistor, the same operation can be performed only in the direction in which the current flows.

以上のように、この発明の実施の形態２によれば、各電流源トランジスタの電流が素子特性のばらつきに影響されないことから、正確な倍率の電流を得ることができ、精度の高いＤＡコンバータを実現することができる。   As described above, according to the second embodiment of the present invention, since the current of each current source transistor is not affected by variations in element characteristics, a current with an accurate magnification can be obtained, and a highly accurate DA converter can be obtained. Can be realized.

実施の形態３．
実施の形態３では、実施の形態１による電流源回路がエレクトロルミネッセンス表示装置（以下、ＥＬ表示装置とも称する）に適用される場合が示される。 Embodiment 3 FIG.
The third embodiment shows a case where the current source circuit according to the first embodiment is applied to an electroluminescence display device (hereinafter also referred to as an EL display device).

近年、フラットパネル・ディスプレイの分野において注目される、低温ポリシリコン型ＴＦＴで構成されるＥＬ表示装置においては、装置小型化の観点から、従来外付けのＬＳＩによって構成されていた周辺回路を画像表示部と同一のガラス基板上に一体成形することが望まれている。   In recent years, EL display devices composed of low-temperature polysilicon TFTs, which are attracting attention in the field of flat panel displays, display images of peripheral circuits that have conventionally been configured by external LSIs from the viewpoint of device miniaturization. It is desired to be integrally formed on the same glass substrate as the part.

一方、ＥＬ表示装置においては、画素回路に印加する電圧を変化させることによって、画素回路ごとに設けられた電流駆動型発光素子である有機発光ダイオードに供給する電流を変化させることにより、有機発光ダイオードの表示輝度を変化させている。   On the other hand, in the EL display device, by changing the voltage applied to the pixel circuit, the current supplied to the organic light-emitting diode, which is a current-driven light-emitting element provided for each pixel circuit, is changed. The display brightness is changed.

ＥＬ表示装置の周辺回路には、画像データに応じた表示輝度で画素回路を駆動するためのデータ電流を画素回路が接続されるデータ線へ出力するソース駆動回路が含まれる。   The peripheral circuit of the EL display device includes a source drive circuit that outputs a data current for driving the pixel circuit with display luminance corresponding to image data to a data line to which the pixel circuit is connected.

階調表示を機能付けるソース駆動回路においては、高い動作安定性が求められており、その高い動作安定性を達成するためには、内部に含まれる電流源回路の安定動作が重要とされる。   In a source driving circuit that functions gradation display, high operation stability is required, and in order to achieve the high operation stability, stable operation of a current source circuit included therein is important.

しかしながら、ガラス基板上や樹枝基板上に形成されるポリシリコン型ＴＦＴにおいては、シリコン基板上に形成されるトランジスタと比べてしきい値電圧のばらつきが大きいことから、電流源回路をＴＦＴで構成したときには、駆動電流の設定精度において問題が生じてしまう。   However, in the polysilicon type TFT formed on the glass substrate or the dendritic substrate, the variation in threshold voltage is larger than that of the transistor formed on the silicon substrate. Therefore, the current source circuit is constituted by the TFT. Sometimes, a problem arises in the setting accuracy of the drive current.

そこで、本実施の形態では、ＥＬ表示装置に含まれるソース駆動回路に、実施の形態１に係る電流源回路を採用し、安定した動作を保証するものとする。   Therefore, in this embodiment, the current source circuit according to Embodiment 1 is adopted as the source driving circuit included in the EL display device, and stable operation is guaranteed.

図６は、この発明の実施の形態３によるＥＬ表示装置の全体構成を示す概略ブロック図である。   FIG. 6 is a schematic block diagram showing the overall configuration of an EL display device according to Embodiment 3 of the present invention.

図６を参照して、ＥＬ表示装置は、表示部２０と、ゲート駆動回路３０と、ソース駆動回路４０とを備える。   Referring to FIG. 6, the EL display device includes a display unit 20, a gate drive circuit 30, and a source drive circuit 40.

表示部２０は、行列状に配された複数の画素回路１０を含む。画素回路の行（以下、画素行とも称する）の各々に対応して、走査線ＳＬが配置される。また、画素回路の列（以下、画素列とも称する）のそれぞれに対応して、データ線ＤＬがそれぞれ設けられる。図５には、第１行の第１列から第３列の画素回路ならびにこれに対応する走査線ＳＬおよびデータ線ＤＬ（Ｒ），ＤＬ（Ｇ），ＤＬ（Ｂ）が代表的に示されている。   The display unit 20 includes a plurality of pixel circuits 10 arranged in a matrix. A scanning line SL is arranged corresponding to each row of pixel circuits (hereinafter also referred to as a pixel row). A data line DL is provided corresponding to each column of pixel circuits (hereinafter also referred to as a pixel column). FIG. 5 representatively shows the pixel circuits in the first to third columns of the first row, and the scanning lines SL and data lines DL (R), DL (G), DL (B) corresponding thereto. ing.

ゲート駆動回路３０は、所定の走査周期に基づいて、走査線ＳＬを走査期間において選択状態に設定し、それ以外の非走査期間において非選択状態に設定するように、走査線ＳＬの電圧を制御する。   Based on a predetermined scanning cycle, the gate drive circuit 30 controls the voltage of the scanning line SL so that the scanning line SL is set to the selected state in the scanning period and is set to the non-selected state in the other non-scanning periods. To do.

ソース駆動回路４０は、Ｎビット（Ｎ：自然数）のデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電流をデータ線ＤＬに出力する。図６には、Ｎ＝６の場合、すなわち、表示信号ＳＩＧが表示信号ビットＤ０〜Ｄ５からなる場合の構成について代表的に示されている。６ビットの表示信号に基づいて、各画素において、２6＝６４段階の階調的な輝度表示が可能となる。 The source drive circuit 40 outputs to the data line DL a display current that is set stepwise by a display signal SIG that is an N-bit (N: natural number) digital signal. FIG. 6 representatively shows a configuration when N = 6, that is, when the display signal SIG is composed of display signal bits D0 to D5. Based on the 6-bit display signal, 2 6 = 64 levels of gradation luminance display is possible in each pixel.

ソース駆動回路４０は、シフトレジスタ５０と、第１および第２のデータラッチ回路５２，５４と、電流源回路５６とを含む。   Source drive circuit 40 includes a shift register 50, first and second data latch circuits 52 and 54, and a current source circuit 56.

表示信号ＳＩＧは、画素回路１０ごとに表示輝度に対応してシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤ０〜Ｄ５は、表示部２０中の１つの画素回路１０における表示輝度を示している。   The display signal SIG is generated serially for each pixel circuit 10 corresponding to the display luminance. That is, the display signal bits D <b> 0 to D <b> 5 at each timing indicate the display brightness in one pixel circuit 10 in the display unit 20.

シフトレジスタ５０は、表示信号ＳＩＧの設定が切換えられる所定周期に同期したタイミングで、第１のデータラッチ回路５２に対して、表示信号ビットＤ０〜Ｄ５の取込を指示する。第１のデータラッチ回路５２は、シリアルに生成される１つの画素行分の表示信号ＳＩＧを、順に取込んで保持する。   The shift register 50 instructs the first data latch circuit 52 to take in the display signal bits D0 to D5 at a timing synchronized with a predetermined cycle at which the setting of the display signal SIG is switched. The first data latch circuit 52 sequentially captures and holds the display signal SIG for one pixel row generated serially.

１つの画素行分の表示信号ＳＩＧが第１のデータラッチ回路５２に取込まれたタイミングで、ラッチ信号ＬＴの活性化に応答して、第１のデータラッチ回路５２にラッチされた表示信号群は、第２のデータラッチ回路５４に伝達される。   A group of display signals latched in the first data latch circuit 52 in response to the activation of the latch signal LT at the timing when the display signal SIG for one pixel row is taken into the first data latch circuit 52 Is transmitted to the second data latch circuit 54.

電流源回路５６は、第２のデータラッチ回路５４から１つの画素行分の画素データ（６ビット）を受け、各画素回路１０において６４階調の表示を行なうため、６４レベルの表示電流ＩＥＬを発生し、列方向に配置されたデータ線ＤＬへ一斉に出力する。 The current source circuit 56 receives pixel data (6 bits) for one pixel row from the second data latch circuit 54, and performs display of 64 gradations in each pixel circuit 10, so that a display current I EL of 64 levels. Are output simultaneously to the data lines DL arranged in the column direction.

ゲート駆動回路３０が走査対象行に対応する走査線ＳＬを活性化すると、その走査線ＳＬに接続される画素回路１０が一斉に活性化される。各画素回路１０は、対応するデータ線ＤＬに印加されている表示電流ＩＥＬに応じた輝度で表示を行ない、これによって１画素行分の画素データが表示される。 When the gate driving circuit 30 activates the scanning line SL corresponding to the scanning target row, the pixel circuits 10 connected to the scanning line SL are activated all at once. Each pixel circuit 10 performs a display at the corresponding luminance according to display current I EL applied to the data line DL, whereby one pixel row of the pixel data is displayed.

以上の動作を行方向に配置された走査線ＳＬごとに順次実行することにより、表示部２０に画像が表示される。   An image is displayed on the display unit 20 by sequentially executing the above operation for each scanning line SL arranged in the row direction.

図７は、図６に示した画素回路１０の構成を示す回路図である。図７においては、データ線ＤＬ（Ｒ）および走査線ＳＬに接続される画素について示されるが、その他の画素についても、構成は同じである。   FIG. 7 is a circuit diagram showing a configuration of the pixel circuit 10 shown in FIG. Although FIG. 7 shows pixels connected to the data line DL (R) and the scanning line SL, the configuration is the same for the other pixels.

図７を参照して、画素回路１０は、有機発光ダイオードＯＬＥＤと、Ｐ型薄膜トランジスタ（以下、ＴＦＴとも称する）素子Ｑｄと、電圧保持キャパシタＣＨと、スイッチ回路ＳＷ１〜ＳＷ３とを含む。   Referring to FIG. 7, pixel circuit 10 includes an organic light emitting diode OLED, a P-type thin film transistor (hereinafter also referred to as TFT) element Qd, a voltage holding capacitor CH, and switch circuits SW1 to SW3.

有機発光ダイオードＯＬＥＤは、電流駆動型の発光素子であって、供給される電流に応じてその表示輝度が変化する。有機発光ダイオードＯＬＥＤのカソードは、電源電圧ＶＬに接続される。電源電圧ＶＬには、接地電圧または所定の負電圧が印加される。   The organic light-emitting diode OLED is a current-driven light-emitting element, and its display luminance changes according to a supplied current. The cathode of the organic light emitting diode OLED is connected to the power supply voltage VL. A ground voltage or a predetermined negative voltage is applied to the power supply voltage VL.

Ｐ型ＴＦＴ素子Ｑｄは、電源電圧ＶＨと有機発光ダイオードＯＬＥＤのアノードとの間に接続される。Ｐ型ＴＦＴ素子Ｑｄのゲートは、電圧保持キャパシタＣＨを介してＰ型ＴＦＴ素子Ｑｄのソースに接続されるとともに、スイッチ回路ＳＷ２を介してＰ型ＴＦＴ素子のドレインに接続される。   The P-type TFT element Qd is connected between the power supply voltage VH and the anode of the organic light emitting diode OLED. The gate of the P-type TFT element Qd is connected to the source of the P-type TFT element Qd via the voltage holding capacitor CH, and is connected to the drain of the P-type TFT element via the switch circuit SW2.

スイッチ回路ＳＷ１は、Ｐ型ＴＦＴ素子Ｑｄのドレインとデータ線ＤＬとの間に接続される。スイッチ回路ＳＷ３は、Ｐ型ＴＦＴ素子Ｑｄのドレインと有機発光ダイオードＯＬＥＤのアノードとの間に接続される。   The switch circuit SW1 is connected between the drain of the P-type TFT element Qd and the data line DL. The switch circuit SW3 is connected between the drain of the P-type TFT element Qd and the anode of the organic light emitting diode OLED.

以上の構成からなる画素回路１０において、表示動作は２段階において行なわれる。   In the pixel circuit 10 having the above configuration, the display operation is performed in two stages.

まず、アドレス周期に対応するデータ書込モードにおいては、有機発光ダイオードＯＬＥＤからの必要な出力を決定する表示電流ＩＥＬを画素回路１０からデータ線ＤＬを介して電流源回路５６に供給する。このとき、スイッチ回路ＳＷ１，ＳＷ２をオンして、Ｐ型ＴＦＴ素子Ｑｄをダイオード接続するとともに、スイッチ回路ＳＷ３をオフして、有機発光ダイオードＯＬＥＤを絶縁する。これにより、電源電圧ＶＨ〜Ｐ型ＴＦＴ素子Ｑｄ〜データ線ＤＬの電流経路が形成されて、当該電流経路に表示電流ＩＥＬが流れる。 First, in the data write mode corresponding to the address cycle, a display current I EL for determining a necessary output from the organic light emitting diode OLED is supplied from the pixel circuit 10 to the current source circuit 56 via the data line DL. At this time, the switch circuits SW1 and SW2 are turned on to diode-connect the P-type TFT element Qd, and the switch circuit SW3 is turned off to insulate the organic light emitting diode OLED. As a result, a current path from the power supply voltage VH to the P-type TFT element Qd to the data line DL is formed, and the display current I EL flows through the current path.

さらに、スイッチ回路ＳＷ１，ＳＷ２をオフして、画素回路１０をデータ線ＤＬから絶縁するとともに、電圧保持キャパシタＣＨを絶縁する。これにより、電圧保持キャパシタＣＨの端子間電圧には、Ｐ型ＴＦＴ素子Ｑｄに表示電流ＩＥＬを流すのに必要なゲート・ソース間電圧ＶＧＳが格納される。 Further, the switch circuits SW1 and SW2 are turned off to insulate the pixel circuit 10 from the data line DL and to insulate the voltage holding capacitor CH. As a result, the gate-source voltage VGS necessary for flowing the display current I EL to the P-type TFT element Qd is stored in the voltage between the terminals of the voltage holding capacitor CH.

電圧保持キャパシタＣＨにゲート・ソース間電圧ＶＧＳが格納されてデータ書込モードが終了すると、スイッチ回路ＳＷ３をオンして有機発光ダイオードＯＬＥＤのカソードをＰ型ＴＦＴ素子Ｑｄのドレインに接続することにより、表示モードが開始する。   When the gate-source voltage VGS is stored in the voltage holding capacitor CH and the data writing mode is completed, the switch circuit SW3 is turned on to connect the cathode of the organic light emitting diode OLED to the drain of the P-type TFT element Qd. Display mode starts.

表示モードにおいては、Ｐ型ＴＦＴ素子Ｑｄは、先述の表示電流ＩＥＬによって決定される出力を有機発光ダイオードＯＬＥＤから発生するために、電圧保持キャパシタＣＨに格納される電圧ＶＧＳに応じた電流を有機発光ダイオードＯＬＥＤに駆動する。すなわち、Ｐ型ＴＦＴ素子Ｑｄが電流源として動作することにより、表示電流ＩＥＬに等しい電流が有機発光ダイオードＯＬＥＤを流れることになる。 In the display mode, the P-type TFT element Qd generates a current corresponding to the voltage VGS stored in the voltage holding capacitor CH in order to generate an output determined by the display current I EL from the organic light emitting diode OLED. Drives to the light emitting diode OLED. That is, when the P-type TFT element Qd operates as a current source, a current equal to the display current I EL flows through the organic light emitting diode OLED.

なお、図７では、電流源となるトランジスタをＰ型ＴＦＴ素子で構成したが、印加される電圧の極性を逆にして、Ｎ型ＴＦＴ素子で構成することもできる。この場合の構成は、表示電流ＩＥＬの電流経路が図７とは逆方向となるが、各モードの動作は同じである。 In FIG. 7, the transistor serving as the current source is configured by the P-type TFT element, but may be configured by the N-type TFT element by reversing the polarity of the applied voltage. In this case, the current path of the display current I EL is in the opposite direction to that in FIG. 7, but the operation in each mode is the same.

図８は、図６における電流源回路５６の構成を示す回路図である。   FIG. 8 is a circuit diagram showing a configuration of current source circuit 56 in FIG.

図８を参照して、電流源回路５６は、実施の形態２に係るＤＡコンバータを基本とした構成からなる。電流源回路５６は、画素回路１０に接続される１本のデータ線ＤＬに対して配される図８の構成を１単位とし、連続して配列される複数単位（図示せず）と、６個の定電流源６０〜７０とを有する。   Referring to FIG. 8, current source circuit 56 has a configuration based on the DA converter according to the second embodiment. The current source circuit 56 includes a plurality of units (not shown) arranged continuously, with the configuration of FIG. 8 arranged for one data line DL connected to the pixel circuit 10 as one unit, 6 And constant current sources 60 to 70.

電流源回路５６は、１本のデータ線ＤＬに対して並列に接続される６個の電流源トランジスタＱ１Ａ〜Ｑ６Ａと、各電流源トランジスタＱ１Ａ〜Ｑ６Ａのドレインと定電流源６０〜７０および画素回路１０のいずれか一方と選択的に結合するスイッチ回路Ｓ１〜Ｓ６とを備える。   The current source circuit 56 includes six current source transistors Q1A to Q6A connected in parallel to one data line DL, drains of the respective current source transistors Q1A to Q6A, constant current sources 60 to 70, and a pixel circuit. Switch circuits S1 to S6 that are selectively coupled to any one of 10.

電流源回路５６は、電流源トランジスタＱ１Ａ〜Ｑ６Ａの各々について、ドレインとゲートとの間を電気的に結合／分離するスイッチ回路Ｔ１Ａ〜Ｔ６Ａと、ゲートとソースとの間に結合される容量素子Ｃ１Ａ〜Ｃ６Ａとをさらに備える。   For each of the current source transistors Q1A to Q6A, the current source circuit 56 includes switch circuits T1A to T6A that electrically couple / separate between the drain and the gate, and a capacitive element C1A that is coupled between the gate and the source. To C6A.

電流源回路５６は、さらに、電流源トランジスタＱ１Ａ〜Ｑ６Ａのドレインとスイッチ回路Ｓ１〜Ｓ６との間にそれぞれ結合されるＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ６Ｂを備える。   Current source circuit 56 further includes N channel MOS transistors Q1B to Q6B coupled between drains of current source transistors Q1A to Q6A and switch circuits S1 to S6, respectively.

ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ６Ｂは、ドレインがスイッチ回路Ｓ１〜Ｓ６にそれぞれ接続され、ソースが電流源トランジスタＱ１Ａ〜Ｑ６Ａのドレインにそれぞれ接続される。   N channel MOS transistors Q1B to Q6B have drains connected to switch circuits S1 to S6, respectively, and sources connected to drains of current source transistors Q1A to Q6A, respectively.

電流源回路５６は、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ６Ｂのドレイン・ゲート間を電気的に結合／分離するスイッチ回路Ｔ１Ｂ〜Ｔ６Ｂと、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ６Ｂのゲートと電源電圧ＶＬとの間に結合される容量素子Ｃ１Ｂ〜Ｃ６Ｂとをさらに備える。   Current source circuit 56 is provided between switch circuits T1B-T6B for electrically coupling / separating the drains and gates of N-channel MOS transistors Q1B-Q6B, and between the gates of N-channel MOS transistors Q1B-Q6B and power supply voltage VL. Capacitance elements C1B to C6B to be coupled are further included.

以上に示す電流源回路５６は、図１に示す電流源回路と同様の構成を有するものであるが、電流源トランジスタＱ１Ａ〜Ｑ６Ａと電気的に結合される定電流源６０〜７０が、それぞれ重み付けされた基準電流を有する点において異なる。   The current source circuit 56 described above has the same configuration as that of the current source circuit shown in FIG. 1, but the constant current sources 60 to 70 electrically coupled to the current source transistors Q1A to Q6A are respectively weighted. The difference is that it has a reference current that has been set.

詳細には、６個の定電流源６０〜７０は、基準電流がそれぞれＩ０，２Ｉ０，４Ｉ０，８Ｉ０，１６Ｉ０，３２Ｉ０であり、２進数で重み付けされる。図８に示すように、定電流源６０は、スイッチ回路Ｓ１によって、ＮチャネルＭＯＳトランジスタＱ１Ｂのドレインと電気的に結合される。定電流源６２は、スイッチ回路Ｓ２によって、ＮチャネルＭＯＳトランジスタＱ２Ｂのドレインと電気的に結合される。定電流源６４は、スイッチ回路Ｓ３によって、ＮチャネルＭＯＳトランジスタＱ３Ｂのドレインと電気的に結合される。定電流源６６は、スイッチ回路Ｓ４によって、ＮチャネルＭＯＳトランジスタＱ４Ｂのドレインと電気的に結合される。定電流源６８は、スイッチ回路Ｓ５によって、ＮチャネルＭＯＳトランジスタＱ５Ｂのドレインと電気的に結合される。定電流源７０は、スイッチ回路Ｓ６によって、ＮチャネルＭＯＳトランジスタＱ６Ｂのドレインと電気的に結合される。 Specifically, the six constant current sources 60 to 70 have reference currents I 0 , 2I 0 , 4I 0 , 8I 0 , 16I 0 , and 32I 0 , respectively, and are weighted in binary numbers. As shown in FIG. 8, constant current source 60 is electrically coupled to the drain of N channel MOS transistor Q1B by switch circuit S1. Constant current source 62 is electrically coupled to the drain of N channel MOS transistor Q2B by switch circuit S2. Constant current source 64 is electrically coupled to the drain of N channel MOS transistor Q3B by switch circuit S3. Constant current source 66 is electrically coupled to the drain of N channel MOS transistor Q4B by switch circuit S4. Constant current source 68 is electrically coupled to the drain of N channel MOS transistor Q5B by switch circuit S5. Constant current source 70 is electrically coupled to the drain of N channel MOS transistor Q6B by switch circuit S6.

スイッチ回路Ｓ１〜Ｓ６はそれぞれ、図６における第２のデータラッチ回路５４から伝達される表示信号ビットＤ０〜Ｄ５に応じて、対応する定電流源およびデータ線ＤＬのいずれか一方と、対応するＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ６Ｂのドレインとを選択的に結合する。   Each of the switch circuits S1 to S6 corresponds to any one of the corresponding constant current source and the data line DL according to the display signal bits D0 to D5 transmitted from the second data latch circuit 54 in FIG. Channel MOS transistors Q1B to Q6B are selectively coupled to the drains.

電流源回路５６において、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ６Ｂ、スイッチ回路Ｔ１Ｂ〜Ｔ６Ｂおよび容量素子Ｃ１Ｂ〜Ｃ６Ｂは、実施の形態１で述べたように、対応する電流源トランジスタＱ１Ａ〜Ｑ６Ａのドレイン電圧を一定に保つ、ドレイン電圧上昇制限回路として機能する。   In current source circuit 56, N-channel MOS transistors Q1B to Q6B, switch circuits T1B to T6B and capacitive elements C1B to C6B have constant drain voltages of corresponding current source transistors Q1A to Q6A as described in the first embodiment. Function as a drain voltage rise limiting circuit.

図８の電流源回路５６においては、データ書込モードの開始時に、スイッチ回路Ｓ１〜Ｓ６が表示信号ビットＤ０〜Ｄ６に応答して、定電流源６０〜７０側に接続される。このとき、たとえば、対応する表示信号ビットがＨレベル（＝１）であれば、対応するノードＮＤ１Ｂ〜ＮＤ６Ｂと定電流源６０〜７０とが電気的に結合される。一方、対応する表示信号ビットがＬレベル（＝０）であれば、対応するノードＮＤ１Ｂ〜ＮＤ６Ｂと定電流源６０〜７０とが電気的に結合される。   In the current source circuit 56 of FIG. 8, at the start of the data write mode, the switch circuits S1 to S6 are connected to the constant current sources 60 to 70 in response to the display signal bits D0 to D6. At this time, for example, if the corresponding display signal bit is at the H level (= 1), corresponding nodes ND1B-ND6B and constant current sources 60-70 are electrically coupled. On the other hand, if the corresponding display signal bit is at L level (= 0), corresponding nodes ND1B to ND6B and constant current sources 60 to 70 are electrically coupled.

これにより、ＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ６Ｂおよび電流源トランジスタＱ１Ａ〜Ｑ６Ａには、基準電流Ｉ０，２Ｉ０，・・・３２Ｉ０が選択的に駆動される。これにより、容量素子Ｃ１Ａ〜Ｃ６ＡおよびＣ１Ｂ〜Ｃ６Ｂには、対応するＮチャネルＭＯＳトランジスタおよび電流源トランジスタに基準電流を駆動するために必要な電圧が記憶される。 Thus, reference currents I 0 , 2I 0 ,... 32I 0 are selectively driven in N channel MOS transistors Q1B-Q6B and current source transistors Q1A-Q6A. Thus, voltages necessary for driving the reference current to the corresponding N-channel MOS transistor and current source transistor are stored in capacitive elements C1A to C6A and C1B to C6B.

続いて、６ビットの表示信号ビットＤ０〜Ｄ５に応じてスイッチ回路Ｓ１〜Ｓ６を画素回路１０側に切換えられ、データ線ＤＬとＮチャネルＭＯＳトランジスタＱ１Ｂ〜Ｑ６Ｂのドレインとが電気的に結合される。   Subsequently, the switch circuits S1 to S6 are switched to the pixel circuit 10 side according to the 6-bit display signal bits D0 to D5, and the data line DL and the drains of the N-channel MOS transistors Q1B to Q6B are electrically coupled. .

これにより、画素回路１０には、６ビットの表示信号ビットＤ５〜Ｄ０によって指定される表示電流ＩＥＬが駆動される。電流源トランジスタＱ１Ａ〜Ｑ６Ａからは、ドレイン電圧上昇制限回路によって基準電流に等しい電流がそれぞれ供給されるため、表示電流ＩＥＬは、
ＩＥＬ＝（３２Ｉ０・Ｄ５＋１６Ｉ０・Ｄ４＋８Ｉ０・Ｄ３＋４Ｉ０・Ｄ２＋２Ｉ０・Ｄ１＋Ｉ０・Ｄ０） ・・・（６）
となる。ただし、Ｄは１または０である。 Thereby, the display current I EL specified by the 6-bit display signal bits D5 to D0 is driven in the pixel circuit 10. Since the current source transistors Q1A to Q6A are respectively supplied with the current equal to the reference current by the drain voltage rise limiting circuit, the display current I EL is
I EL = (32I 0 · D5 + 16I 0 · D4 + 8I 0 · D3 + 4I 0 · D2 + 2I 0 · D1 + I 0 · D0) (6)
It becomes. However, D is 1 or 0.

この表示電流ＩＥＬは、電流源回路５６によって、６ビットの表示信号によって指定される電流値に正確に調整されている。画素回路１０は、図７に示したように、データ書込モードにおいて、この表示電流ＩＥＬを電圧保持キャパシタＣＨに記憶し、表示モードにおいて、記憶した電流を有機発光ダイオードＯＬＥＤに駆動する。結果として、画素回路１０の有機発光ダイオードＯＬＥＤには、表示輝度に応じて設定された電流ＩＥＬが高い精度を持って駆動され、表示むらの発生を抑えることができる。なお、本実施の形態では、表示電流が画素回路１０からデータ線ＤＬに流出する構成について説明したが、電流源回路５６の各トランジスタをＰ型トランジスタで構成すれば、画素回路１０に表示電流が流入する構成とすることもできる。 The display current I EL is accurately adjusted by the current source circuit 56 to a current value specified by a 6-bit display signal. As shown in FIG. 7, the pixel circuit 10 stores the display current IEL in the voltage holding capacitor CH in the data writing mode, and drives the stored current to the organic light emitting diode OLED in the display mode. As a result, the organic light emitting diode OLED of the pixel circuit 10 is driven with high accuracy by the current IEL set according to the display luminance, and the occurrence of display unevenness can be suppressed. In the present embodiment, the configuration in which the display current flows from the pixel circuit 10 to the data line DL has been described. However, if each transistor of the current source circuit 56 is configured by a P-type transistor, the display current is supplied to the pixel circuit 10. It can also be set as the structure which flows in.

以上のように、この発明の実施の形態３によれば、ＴＦＴ素子のしきい値電圧のばらつきに起因する駆動回路の誤動作を防止することができる。   As described above, according to the third embodiment of the present invention, it is possible to prevent malfunction of the drive circuit due to variations in the threshold voltage of the TFT elements.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

この発明の実施の形態１に従う電流源回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the current source circuit according to Embodiment 1 of this invention. 図１におけるスイッチ回路ＴｉＡ，ＴｉＢの動作を示すタイミング図である。FIG. 2 is a timing chart showing the operation of switch circuits TiA and TiB in FIG. 1. ブランキング期間における図１の定電流回路の等価回路図である。FIG. 2 is an equivalent circuit diagram of the constant current circuit of FIG. 1 during a blanking period. この発明の実施の形態１の変更例に従う電流源回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the current source circuit according to the modification of Embodiment 1 of this invention. この発明の実施の形態２に従うＤＡコンバータの構成を示す回路図である。It is a circuit diagram which shows the structure of the DA converter according to Embodiment 2 of this invention. この発明の実施の形態３に従うＥＬ表示装置の全体構成を示す概略ブロック図である。It is a schematic block diagram which shows the whole structure of the EL display apparatus according to Embodiment 3 of this invention. 図６における画素回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the pixel circuit in FIG. 図６における電流源回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the current source circuit in FIG. 従来の電流源回路の一例を示す回路図である。It is a circuit diagram which shows an example of the conventional current source circuit. 一般的な電界効果型トランジスタにおけるドレイン・ソース間電流ＩＤＳとドレイン・ソース間電圧ＶＤＳとの関係を示す図である。It is a figure which shows the relationship between the drain-source current IDS and the drain-source voltage VDS in a general field effect transistor.

符号の説明Explanation of symbols

１０ 画素回路、２０ 表示部、３０ ゲート駆動回路、４０ ソース駆動回路、５０ シフトレジスタ、５２ 第１のデータラッチ回路、５４ 第２のデータラッチ回路、５６ 電流源回路、６０，６２，６４，６６，６８，７０ 定電流源、１００ 回路網、Ｃ１Ａ〜ＣｎＡ，Ｃ１Ｂ〜ＣｎＢ 容量素子、ＣＨ 電圧保持キャパシタ、Ｍ１〜Ｍｎ，Ｑ１Ａ〜ＱｎＡ 電流源トランジスタ、Ｑ１Ｂ〜ＱｎＢ ＮチャネルＭＯＳトランジスタ、Ｑｄ Ｐ型ＴＦＴ素子、ＯＬＥＤ 有機発光ダイオード、ＤＬ データ線、ＳＬ 走査線、Ｓ１〜Ｓｎ，ＳＷ１〜ＳＷ３，Ｔ１Ａ〜ＴｎＡ，Ｔ１Ｂ〜ＴｎＢ スイッチ回路。   10 pixel circuit, 20 display unit, 30 gate drive circuit, 40 source drive circuit, 50 shift register, 52 first data latch circuit, 54 second data latch circuit, 56 current source circuit, 60, 62, 64, 66 , 68, 70 Constant current source, 100 circuit network, C1A to CnA, C1B to CnB capacitive element, CH voltage holding capacitor, M1 to Mn, Q1A to QnA current source transistor, Q1B to QnB N-channel MOS transistor, Qd P-type TFT Element, OLED organic light emitting diode, DL data line, SL scanning line, S1 to Sn, SW1 to SW3, T1A to TnA, T1B to TnB switch circuit.

Claims (10)

基準電流に応じた電流を回路網に供給する電流源回路であって、
第１のモードにおいて、第１の電圧源と電気的に結合されて前記基準電流を流入または流出し、前記第１のモードの後に実行される第２のモードにおいて、前記第１の電圧源と電気的に分離されるとともに、前記回路網と電気的に結合されるノードと、
前記ノードと第２の電圧源との間に接続され、前記第１のモードにおいて、前記ノードに流入または流出される前記基準電流が通過するとともに、前記第２のモードにおいて、通過した前記基準電流に応じた電流を前記回路網に駆動する電流駆動部とを備え、
前記電流駆動部は、
前記ノードと前記第２の電圧源との間に直列に接続され、前記第１のモードにおいて、前記基準電流が通過する第１および第２のトランジスタと、
前記第１のモードにおいて、前記第１および第２のトランジスタのゲート電極に前記基準電流によって決定される電圧をそれぞれ保持するように接続される第１および第２の容量素子とを含む、電流源回路。 A current source circuit for supplying a current corresponding to a reference current to a network;
In a first mode, electrically coupled to a first voltage source to flow in or out of the reference current, and in a second mode executed after the first mode, the first voltage source A node electrically isolated and electrically coupled to the network;
The reference current is connected between the node and a second voltage source, and the reference current flowing into or out of the node passes in the first mode, and the reference current passed in the second mode. A current drive unit that drives the current corresponding to the circuit network,
The current driver is
First and second transistors connected in series between the node and the second voltage source and through which the reference current passes in the first mode;
A current source including: first and second capacitive elements connected to hold the voltages determined by the reference current at the gate electrodes of the first and second transistors, respectively, in the first mode; circuit. 前記電流駆動部は、
前記第１および第２のトランジスタのゲート電極と第１の電極との間にそれぞれ配され、前記第１のモードにおいてオンする一方で、前記第２のモードにおいてオフする第１および第２のスイッチ素子をさらに含む、請求項１に記載の電流源回路。 The current driver is
First and second switches disposed between the gate electrode and the first electrode of the first and second transistors, respectively, which are turned on in the first mode and turned off in the second mode The current source circuit according to claim 1, further comprising an element. 前記第１のモードにおいて、前記ノードと前記第１の電圧源とを選択的に結合し、前記第２のモードにおいて、前記ノードと前記回路網とを選択的に結合する第３のスイッチ素子をさらに備える、請求項２に記載の電流源回路。   A third switch element that selectively couples the node and the first voltage source in the first mode, and selectively couples the node and the network in the second mode; The current source circuit according to claim 2, further comprising: 前記第１のトランジスタは、前記第１の電極が前記ノードに接続され、第２の電極が前記第２のトランジスタの前記第１の電極に接続され、
前記第２のトランジスタは、前記第２の電極が前記第１の電圧源に接続され、
前記第１および第２のスイッチ素子は、前記第１のモードにおいて、前記第１のスイッチ素子が、前記第２のスイッチ素子よりも少なくとも先にオフするように設定される、請求項２または３に記載の電流源回路。 The first transistor has the first electrode connected to the node, the second electrode connected to the first electrode of the second transistor,
The second transistor has the second electrode connected to the first voltage source,
The first and second switch elements are set such that, in the first mode, the first switch element is turned off at least before the second switch element. The current source circuit described in 1. ｍ（ｍは自然数）ビットからなるデジタル信号に対応する電流を回路網に供給するデジタルアナログ変換回路であって、
第１のモードにおいて、前記デジタル信号に応じて、各々がｎ（ｎは２以上の自然数）進数で重み付けられた基準電流を供給するｍ個の定電流源と選択的に結合されて所望の電流を流入または流出し、前記第１のモードの後に実行される第２のモードにおいて、前記選択的に結合された定電流源と電気的に分離されるとともに、前記回路網と電気的に結合されるｍ個のノードと、
前記ｍ個の定電流源と前記ｍ個のノードとの間にそれぞれ配され、前記ｍビットからなるデジタル信号の各ビットに応じて、対応するノードと前記定電流源および前記回路網のいずれか一方とを電気的に結合するｍ個のスイッチ素子と、
各前記ｍ個のノードと第２の電圧源との間にそれぞれ接続され、前記第１のモードにおいて、前記対応するノードを流入または流出する前記基準電流が通過するとともに、前記第２のモードにおいて、通過した前記基準電流に応じた電流を前記回路網に駆動するｍ個の電流駆動部とを備え、
各前記ｍ個の電流駆動部は、
前記ノードと前記第２の電圧源との間に直列に接続され、前記第１のモードにおいて、前記基準電流が通過する第１および第２のトランジスタと、
前記第１のモードにおいて、前記第１および第２のトランジスタのゲート電極に前記基準電流によって決定される電圧をそれぞれ保持するように接続される第１および第２の容量素子とを含む、デジタルアナログ変換回路。 A digital-to-analog conversion circuit that supplies a current corresponding to a digital signal composed of m (m is a natural number) bits to a circuit network,
In the first mode, a desired current is selectively combined with m constant current sources each supplying a reference current weighted by n (n is a natural number of 2 or more) in accordance with the digital signal. In a second mode executed after the first mode, and electrically isolated from the selectively coupled constant current source and electrically coupled to the network. M nodes,
Any one of the corresponding node, the constant current source, and the circuit network is arranged between the m constant current sources and the m nodes, and corresponding to each bit of the m-bit digital signal. M switch elements that electrically couple one of them;
Each of the m nodes is connected to a second voltage source. In the first mode, the reference current flowing in or out of the corresponding node passes, and in the second mode. And m current driving units for driving the current corresponding to the passed reference current to the circuit network,
Each of the m current drivers is
First and second transistors connected in series between the node and the second voltage source and through which the reference current passes in the first mode;
A digital analog comprising: a first capacitive element and a second capacitive element connected to hold the voltages determined by the reference current in the gate electrodes of the first and second transistors, respectively, in the first mode; Conversion circuit. 各前記ｍ個の電流駆動部は、
前記第１および第２のトランジスタのゲート電極と第１の電極との間にそれぞれ配され、前記第１のモードにおいてオンする一方で、前記第２のモードにおいてオフする第１および第２のスイッチ素子をさらに含む、請求項５に記載のデジタルアナログ変換回路。 Each of the m current drivers is
First and second switches disposed between the gate electrode and the first electrode of the first and second transistors, respectively, which are turned on in the first mode and turned off in the second mode The digital-to-analog converter circuit according to claim 5, further comprising an element. 前記第１のトランジスタは、前記第１の電極が前記ノードに接続され、第２の電極が前記第２のトランジスタの前記第１の電極に接続され、
前記第２のトランジスタは、前記第２の電極が前記第１の電圧源に接続され、
前記第１および第２のスイッチ素子は、前記第１のモードにおいて、前記第１のスイッチ素子が、前記第２のスイッチ素子よりも少なくとも先にオフするように設定される、請求項６に記載のデジタルアナログ変換回路。 The first transistor has the first electrode connected to the node, the second electrode connected to the first electrode of the second transistor,
The second transistor has the second electrode connected to the first voltage source,
7. The first and second switch elements are set so that, in the first mode, the first switch element is turned off at least before the second switch element. Digital-to-analog converter circuit. 行列状に配列され、各々が電流駆動型発光素子を備える複数の画素回路と、
前記複数の画素回路の行にそれぞれ対応して配置され、一定周期で順に選択される複数の走査線と、
前記複数の画素回路の列に対応して配置される複数のデータ線と、
各前記複数のデータ線に対応して配置され、前記複数の画素回路のうちの走査対象の画素回路での表示輝度を指示するｋ（ｋは自然数）ビットの表示信号に対応して設定される表示電流を各前記複数のデータ線に供給する電流源回路とを備え、
前記電流源回路は、
第１のモードにおいて、前記表示信号に応じて、各々がｎ進数で重み付けられた基準電流を供給するｋ個（ｋは自然数）の定電流源と選択的に結合されて所望の電流を流入または流出し、前記第１のモードの後に実行される第２のモードにおいて、前記選択的に結合された定電流源と電気的に分離されるとともに、前記回路網と電気的に結合されるｋ個のノードと、
前記ｋ個の定電流源と前記ｋ個のノードとの間にそれぞれ配され、前記ｋビットの表示信号の各ビットに応じて、対応するノードと前記定電流源および前記回路網のいずれか一方とを電気的に結合するｋ個のスイッチ素子と、
各前記ｋ個のノードと第２の電圧源との間に接続され、前記第１のモードにおいて、前記対応するノードを流入または流出する前記基準電流が通過するとともに、前記第２のモードにおいて、通過した前記基準電流に応じた電流を前記回路網に駆動するｋ個の電流駆動部とを含み、
各前記ｋ個の電流駆動部は、
前記ノードと前記第２の電圧源との間に直列に接続され、前記第１のモードにおいて、前記基準電流が通過する第１および第２のトランジスタと、
前記第１のモードにおいて、前記第１および第２のトランジスタのゲート電極に前記基準電流によって決定される電圧をそれぞれ保持するように接続される第１および第２の容量素子とを含む、画像表示装置。 A plurality of pixel circuits arranged in a matrix and each including a current-driven light emitting element;
A plurality of scanning lines that are arranged corresponding to the rows of the plurality of pixel circuits, respectively, and are sequentially selected in a fixed cycle;
A plurality of data lines arranged corresponding to the columns of the plurality of pixel circuits;
It is arranged corresponding to each of the plurality of data lines, and is set corresponding to a display signal of k (k is a natural number) bits indicating the display luminance in the pixel circuit to be scanned among the plurality of pixel circuits. A current source circuit for supplying a display current to each of the plurality of data lines,
The current source circuit is:
In the first mode, in accordance with the display signal, a desired current flows in by selectively combining with k constant current sources (k is a natural number) each supplying a reference current weighted by an n-ary number. In a second mode that flows out and is executed after the first mode, k is electrically separated from the selectively coupled constant current source and electrically coupled to the network Nodes
Each of the k constant current sources and the k nodes is arranged, and corresponding to each bit of the k-bit display signal, either the corresponding node, the constant current source, or the circuit network K switch elements that are electrically coupled to each other;
Connected between each of the k nodes and a second voltage source, in the first mode, the reference current flowing in or out of the corresponding node passes, and in the second mode, K current driving units for driving the current corresponding to the passed reference current to the network,
Each of the k current drivers is
First and second transistors connected in series between the node and the second voltage source and through which the reference current passes in the first mode;
In the first mode, the first and second capacitive elements connected to the gate electrodes of the first and second transistors so as to hold the voltages determined by the reference current, respectively. apparatus. 各前記ｋ個の電流駆動部は、
前記第１および第２のトランジスタのゲート電極と第１の電極との間にそれぞれ配され、前記第１のモードにおいてオンする一方で、前記第２のモードにおいてオフする第１および第２のスイッチ素子をさらに含む、請求項８に記載の画像表示装置。 Each of the k current drivers is
First and second switches disposed between the gate electrode and the first electrode of the first and second transistors, respectively, which are turned on in the first mode and turned off in the second mode The image display device according to claim 8, further comprising an element. 前記第１のトランジスタは、前記第１の電極が前記ノードに接続され、第２の電極が前記第２のトランジスタの前記第１の電極に接続され、
前記第２のトランジスタは、前記第２の電極が前記第１の電圧源に接続され、
前記第１および第２のスイッチ素子は、前記第１のモードにおいて、前記第１のスイッチ素子が、前記第２のスイッチ素子よりも少なくとも先にオフするように設定される、請求項９に記載の画像表示装置。 The first transistor has the first electrode connected to the node, the second electrode connected to the first electrode of the second transistor,
The second transistor has the second electrode connected to the first voltage source,
10. The first and second switch elements are set so that, in the first mode, the first switch element is turned off at least before the second switch element. Image display device.
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