JP2005184674A - ブロック同期回路 - Google Patents

Abstract

【課題】 回路規模を縮小しつつ高速に動作するとともに、異なる読込みビット数に柔軟に対応することができるブロック同期回路を提供する。
【解決手段】 本発明に係るブロック同期回路１０は、第３のビット数（Ｎ３）と同数のコンパレータから構成されるコンパレータ部２０と、第１のビット数（Ｎ１）及び第２のビット数（Ｎ２）の合計数と同数のフラグレジスタから構成され、コンパレータとフラグレジスタとの対応付けを行うフラグ・シフトレジスタ３０と備え、フラグ・シフトレジスタ３０は、伝送情報が読み込まれる毎に、第３のビット数（Ｎ３）単位で、コンパレータとフラグレジスタとの対応付けをシフトさせるシフト処理を実行する。
【選択図】 図１

Description

本発明は、同期ヘッダとユーザ情報とから構成される伝送情報を読み込み、読み込んだ伝送情報の中から同期ヘッダを検出して伝送情報の同期を確立するブロック同期回路に関し、特に、64B/66B符号により符号化された伝送情報の同期を確立するブロック同期回路に関する。

従来、ＬＡＮなどのネットワークを介して受信した伝送情報、例えば、64B/66B符号に基づいて、同期ヘッダ（ＳＨ）と、上位レイヤにおいて生成されたデータ（ユーザ情報）とによって構成される伝送情報のブロック同期を確立するブロック同期回路では、伝送情報のスループットを向上させるため、当該ブロック同期回路を構成するレジスタに一度に読み込まれる伝送情報のビット数を大きくする手法が用いられている（例えば、非特許文献１）。

図４は、このような従来のブロック同期回路の論理ブロック構成を示している。同図に示すように、ブロック同期回路１００は、レジスタ１１０と、シフタ１２０と、コンパレータ１３０と、同期ヘッダ判定回数カウンタ１４０とを備えている。

レジスタ１１０には、ＬＡＮなどのネットワークを介して受信した伝送情報が、Ｎ３ビット、例えば、３２ビット単位で読み込まれる。レジスタ１１０は、直近に読み込まれた所定のビット数の伝送情報を保持することができる。例えば、レジスタ１１０は、２ビット（図中のＮ１）の同期ヘッダ（ＳＨ）と、６４ビット（図中のＮ２）のデータ（ユーザ情報）とによって構成される伝送情報を、直近に読み込まれた（Ｎ１×２＋Ｎ２−１）ビット、すなわち６７ビット分保持することができる。

シフタ１２０は、レジスタ１１０に保持されている伝送情報の中から、同期ヘッダ（ＳＨ）を探索する、いわゆる多ビットシフタであり、探索の結果、同期ヘッダ（ＳＨ）か否かの判定の対象とした２ビット（Ｎ１）の伝送情報をコンパレータ１３０に出力する。

コンパレータ１３０は、シフタ１２０によって出力された２ビット（Ｎ１）の伝送情報の値が、同期ヘッダ（ＳＨ）の値（例えば、“０１”や“１０”）と一致するか否かを判定する。

同期ヘッダ判定回数カウンタ１４０は、コンパレータ１３０による同期ヘッダ（ＳＨ）の判定回数を所定回数、例えば、６４回まで計数することができる。ブロック同期回路１００は、同期ヘッダ判定回数カウンタ１４０によって、同期ヘッダ（ＳＨ）の判定回数が所定回数まで計数された時点において、同期ヘッダ（ＳＨ）の値と一致すると判定されている伝送情報のビットを同期ヘッダ（ＳＨ）とし、伝送情報の同期を確立する。

図４に示したブロック同期回路１００では、同期ヘッダ（ＳＨ）の位置を探索する多ビットシフタ（シフタ１２０）が設けられているが、このような多ビットシフタは、多ビットに渡るシフト動作によって同期ヘッダ（ＳＨ）の位置を探索するため、ブロック同期回路１００の高速な動作の障害となり得る。すなわち、ブロック同期回路１００では、伝送情報のスループットの向上が難しいといった問題があった。

また、ブロック同期回路１００では、Ｎ３≠Ｎ１＋Ｎ２、すなわち、読込みビット数が、同期ヘッダ（ＳＨ）の繰り返し周期に相当するビット数と異なる場合、多ビットシフタ（シフタ１２０）のシフト幅が、読み込まれるＮ３ビットの伝送情報毎に変化するため、多ビットシフタを制御する回路、及び同期ヘッダ判定回数カウンタの構成が複雑になるといった問題があった。

そこで、多ビットシフタを用いないブロック同期回路が実現されている。図５は、多ビットシフタを用いないブロック同期回路の論理ブロック構成の一例を示している。同図に示すように、ブロック同期回路１０１は、レジスタ１１０と、コンパレータ１３０−１〜６６と、同期ヘッダ判定回数カウンタ１４０−１〜６６とを備えている。

ブロック同期回路１０１では、コンパレータと同期ヘッダ判定回数カウンタとが、同期ヘッダ（ＳＨ）の繰り返し周期に相当するビット数である６６式、すなわち、（Ｎ１＋Ｎ２）ビット分設けられ、読込みビット数（Ｎ３）も６６ビットに設定されている。

ブロック同期回路１０１では、コンパレータ１３０−１〜６６を用いて、読み込まれた伝送情報の値が同期ヘッダ（ＳＨ）の値と一致するか否かが、全ビットについてＮ１ビット単位で判定されるため、多ビットシフタを不要とすることができる。
"IEEE Standard for Information Technology - Local & Metropolitan Area Networks - Part 3: Carrier Sense Multiple Access with Collision Detection (CSMA/CD) Access Method and Physical Layer Specifications - Media Access Control (MAC) Parameters, Physical Layer, and Management Parameters for 10 Gb/s Operation" (802.3ae)、IEEE、2002年6月

図５に示したブロック同期回路（ブロック同期回路１０１）では、多ビットシフタが用いられないため、多ビットシフタに関する回路が簡素化され、高速な動作を実現できるものの、コンパレータ及びカウンタが（Ｎ１＋Ｎ２）ビット分、すなわち、同期ヘッダ（ＳＨ）の繰り返し周期に相当するビット数分用いられるため、回路規模が大きくなってしまうといった問題があった。

さらに、このような多ビットシフタを用いないブロック同期回路を実現するためには、Ｎ３＝Ｎ１＋Ｎ２、すなわち、読込みビット数を同期ヘッダ（ＳＨ）の繰り返し周期に相当するビット数とすることが必要であり、Ｎ３≠Ｎ１＋Ｎ２の場合には、このようなブロック同期回路を採用することができないといった問題があった。

そこで、本発明は、以上の点に鑑みてなされたもので、回路規模を縮小しつつ高速に動作するとともに、異なる読込みビット数に柔軟に対応することができるブロック同期回路を提供することを目的とする。

上述した課題を解決するため、本発明は、次のような特徴を有している。まず、本発明の第１の特徴は、第１のビット数（Ｎ１、例えば２ビット）を有する同期ヘッダと、第２のビット数（Ｎ２、例えば６４ビット）を有するユーザ情報とから構成される伝送情報を第３のビット数（Ｎ３、例えば３２ビット）単位で読み込み、読み込んだ前記伝送情報である読込み伝送情報の中から前記同期ヘッダを検出して前記伝送情報の同期を確立するブロック同期回路（ブロック同期回路１０）であって、前記第３のビット数（Ｎ３）と同数の同期ヘッダ比較部（コンパレータ２０−１〜３２）から構成される同期ヘッダ比較手段（コンパレータ部２０）と、前記第１のビット数（Ｎ１）及び前記第２のビット数（Ｎ２）の合計数と同数の同期ヘッダ検出保持部（フラグレジスタ３０−１〜６６）から構成され、前記同期ヘッダ比較部と前記同期ヘッダ検出保持部との対応付けを行う同期ヘッダ検出保持手段（フラグ・シフトレジスタ３０）とを備え、前記同期ヘッダ比較手段が、前記第３のビット数（Ｎ３）と同数の前記同期ヘッダ比較部を用いて、前記読込み伝送情報の値が前記同期ヘッダの値と一致するか否かを、全ビットについて前記第１のビット数（Ｎ１）単位で同時に判定する判定処理を実行し、前記同期ヘッダ検出保持部が、前記読込み伝送情報の値と前記同期ヘッダの値とが一致すると前記同期ヘッダ比較部によって判定された場合、所定の状態を保持する同期ヘッダ保持処理を実行し、前記同期ヘッダ検出保持手段が、前記伝送情報が読み込まれる毎に、前記第３のビット数（Ｎ３）単位で前記対応付けをシフトさせるシフト処理を実行することを要旨とする。

かかる特徴によれば、同期ヘッダ比較部（コンパレータ）は３２式のみでよく、コンパレータが６６式設けられるブロック同期回路１０１（図５参照）と比較すると、回路規模を格段に縮小することができる。

さらに、かかる特徴によれば、読込み伝送情報の値が同期ヘッダの値と一致するか否かを、全ビットについて第１のビット数（Ｎ１）単位で同時に判定する判定処理が実行されるため、伝送情報の同期確立までの時間を短縮することができ、高速に動作するブロック同期回路を提供することができる。

本発明の第２の特徴は、本発明の第１の特徴において、前記同期ヘッダ比較手段による前記同期ヘッダの判定回数を計数する同期ヘッダ判定回数計数部（同期ヘッダ判定回数カウンタ４０）をさらに備え、前記同期ヘッダ判定回数計数部によって所定回数が計数されるまで、前記判定処理、前記同期ヘッダ保持処理及び前記シフト処理が繰り返されることによって、前記伝送情報の同期を確立することを要旨とする。

かかる特徴によれば、同期ヘッダ判定回数計数部によって所定回数（例えば、１３２回）が計数されるまで、前記判定処理、前記同期ヘッダ保持処理及び前記シフト処理が繰り返されるため、同期ヘッダと同じ値を有するビットが所定の周期（例えば、６６ビット周期）で繰り返されることによって同期ヘッダとして誤検出される可能性を低減することができる。

本発明の第３の特徴は、本発明の第１または第２の特徴において、前記第１のビット数（Ｎ１）が２ビット、及び前記第２のビット数（Ｎ２）が６４ビットであり、前記同期ヘッダ比較部が、２ビットの排他的論理和回路によって構成されることを要旨とする。

かかる特徴によれば、構成が簡素な２ビットの排他的論理和（ＸＯＲ）回路によって、同期ヘッダ比較部（コンパレータ）を構成することが可能なため、回路規模をさらに縮小することができる。

本発明の第４の特徴は、本発明の第３の特徴において、前記第３のビット数（Ｎ３）が３２ビットであり、前記所定回数が１３２回であることを要旨とする。

かかる特徴によれば、同期ヘッダ比較手段では、３２ビット単位で判定処理が実行され、当該判定処理が１３２回実行されることによって、伝送情報の同期ヘッダを６４回検出することができる。

すなわち、読込みビット数が、同期ヘッダの繰り返し周期に相当するビット数とならない場合、つまり、Ｎ３≠Ｎ１＋Ｎ２（３２ビット≠２ビット＋６４ビット）の場合でも、当該ブロック同期回路は、当該伝送情報の同期を確立することができ、多様な読込みビット数に柔軟に対応することができる。

本発明によれば、回路規模を縮小しつつ高速に動作するとともに、異なる読込みビット数に柔軟に対応することができるブロック同期回路を提供することができる。

（ブロック同期回路の構成）
本発明の実施形態について図面を参照しながら説明する。図１は、本実施形態に係るブロック同期回路の論理ブロック構成を示している。

同図に示すように、本実施形態に係るブロック同期回路１０は、レジスタ１１と、コンパレータ部２０と、フラグ・シフトレジスタ３０と、同期ヘッダ判定回数カウンタ４０とを備えている。

レジスタ１１は、ＬＡＮなどのネットワークを介して受信した伝送情報を所定ビット数保持するものである。なお、本実施形態では、伝送情報は、64B/66B符号によって符号化された２ビット（図中のＮ１）の同期ヘッダ（ＳＨ）と、６４ビット（図中のＮ２）のデータ（ユーザ情報）とから構成されている。

具体的には、レジスタ１１には、伝送情報が３２ビット（図中のＮ３）単位で読み込まれる。レジスタ１１は、直近に読み込まれた（Ｎ３＋Ｎ１−１）ビット、つまり、３３ビット分保持することができる。

コンパレータ部２０は、Ｎ３ビットと同数、つまり、３２式のコンパレータ（コンパレータ２０−１〜３２）から構成されており、本実施形態では、同期ヘッダ比較手段を構成する。また、本実施形態では、コンパレータ２０−１〜３２は、同期ヘッダ比較部を構成する。

コンパレータ部２０は、コンパレータ２０−１〜３２を用いて、Ｎ３ビット、つまり、３２ビット単位で読み込まれた伝送情報である読込み伝送情報、具体的には、レジスタ１１に保持されている伝送情報の値が同期ヘッダ（ＳＨ）の値と一致するか否かを、全ビットについてＮ１ビット、つまり、２ビット単位で同時に判定する“判定処理”を実行する。

具体的には、コンパレータ部２０は、コンパレータ２０−１を用いて、レジスタ１１に保持されている伝送情報の第１ビット及び第２ビットの値が、同期ヘッダ（ＳＨ）の値と一致するか否かを判定する。

さらに、コンパレータ部２０は、コンパレータ２０−２を用いて、読込み伝送情報の第２ビット及び第３ビットの値が、同期ヘッダ（ＳＨ）の値と一致するか否かを判定する。以下、コンパレータ部２０は、コンパレータ２０−３〜３２を用いて、読込み伝送情報の値について、同様に判定する。

なお、コンパレータ部２０による同期ヘッダ（ＳＨ）の判定処理のより具体的な内容については、後述する。

また、コンパレータ２０−１〜３２は、２ビットの排他的論理和（ＸＯＲ）回路によって構成されており、２ビットの読込み伝送情報の値が、同期ヘッダ（ＳＨ）の値、例えば、“０１”または“１０”と一致するか否かを判定する。

フラグ・シフトレジスタ３０は、Ｎ１及びＮ２ビットの合計数と同数、つまり、６６式のフラグレジスタ（フラグレジスタ３０−１〜６６）から構成され、コンパレータ２０−１〜３２と、フラグレジスタ３０−１〜６６との対応付けを行うものであり、本実施形態では、同期ヘッダ検出保持手段を構成する。また、本実施形態では、フラグレジスタ３０−１〜６６は、同期ヘッダ検出保持部を構成する。

フラグレジスタ３０−１〜６６は、読込み伝送情報の値と、同期ヘッダ（ＳＨ）の値とが一致するとコンパレータ２０−１〜３２によって判定された場合、所定の状態、例えば、“１”の状態を保持する“同期ヘッダ保持処理”を実行する。

また、フラグ・シフトレジスタ３０は、３２ビット単位でレジスタ１１に伝送情報が読み込まれる毎に、Ｎ３ビット、つまり、３２ビット単位でコンパレータ２０−１〜３２とフラグレジスタ３０−１〜６６との対応付けをシフトさせる“シフト処理”を実行する。

例えば、フラグ・シフトレジスタ３０は、最初のタイミングでは、コンパレータ２０−１〜３２と、フラグレジスタ３０−１〜３２とをそれぞれ対応付ける。さらに、コンパレータ２０−１によって、当該コンパレータ２０−１に入力された２ビットの伝送情報の値が、同期ヘッダ（ＳＨ）の値と一致すると判定された場合、コンパレータ２０−１と対応付けられているフラグレジスタ３０−１は、“１”の状態を保持する。

フラグ・シフトレジスタ３０は、次のタイミング、すなわち、３２ビットの読込み伝送情報が新たにコンパレータ２０−１〜３２に入力されるタイミングでは、コンパレータ２０−１〜３２と、フラグレジスタ３０−３３〜６４とを対応付ける。そして、コンパレータに入力された２ビットの伝送情報の値が、同期ヘッダ（ＳＨ）の値と一致すると判定された場合には、当該コンパレータと対応付けられているフラグレジスタは、“１”の状態を保持する。

さらに、フラグ・シフトレジスタ３０は、次にタイミング、すなわち、３２ビットの読込み伝送情報が新たにコンパレータ２０−１〜３２に入力されるタイミングでは、コンパレータ２０−１〜３２と、フラグレジスタ３０−６５、６６、１〜３０とを対応付ける。

なお、フラグ・シフトレジスタ３０によるコンパレータ２０−１〜３２と、フラグレジスタ３０−１〜６６との対応付けをシフトさせるシフト処理のより具体的な内容については、後述する。

同期ヘッダ判定回数カウンタ４０は、フラグ・シフトレジスタ３０による同期ヘッダ（ＳＨ）の判定回数を計数するものであり、本実施形態では、同期ヘッダ判定回数計数部を構成する。

本実施形態に係るブロック同期回路１０は、６６ビットによって構成される伝送情報のうち、特定位置のビット値が、６４回（Ｎ４）連続して同期ヘッダ（ＳＨ）の値と一致すると同期ヘッダ判定回数カウンタ４０によって判定された場合、伝送情報の同期を確立する。

そこで、同期ヘッダ判定回数カウンタ４０は、１３２回まで同期ヘッダ（ＳＨ）の判定回数を計数することができるように構成されている。具体的には、６６ビットによって構成される伝送情報のうち、特定位置のビット値が６４回連続して同期ヘッダ（ＳＨ）の値と一致すると判定するためには、４２２４ビット（（Ｎ１＋Ｎ２）×Ｎ４＝（２＋６４）×６４）が判定の対象となる。

さらに、上述したように、Ｎ３ビット、つまり、３２ビット単位で、読込み伝送情報の値が、同期ヘッダ（ＳＨ）の値と一致するか否かが判定されるため、コンパレータ部２０が、当該判定処理を１３２回（＝４２２４÷３２＝（Ｎ１＋Ｎ２）×Ｎ４÷Ｎ３）実行すると、６６ビットによって構成される伝送情報の特定位置のビット値が、が６４回連続して同期ヘッダ（ＳＨ）の値と一致すると判定することができる。

すなわち、ブロック同期回路１０は、同期ヘッダ判定回数カウンタ４０によって１３２回計数されるまで、判定処理、同期ヘッダ保持処理及びシフト処理を繰り返すことによって、伝送情報の同期を確立することができる。

（ブロック同期回路の動作）
次に、図２及び図３を参照しながら、上述したブロック同期回路１０の動作について説明する。図２は、ブロック同期回路１０による伝送情報の同期確立までの動作フローを示している。

同図に示すように、ステップＳ１１０において、ブロック同期回路１０は、フラグ・シフトレジスタ３０にＡＬＬ“１”をセット、すなわち、フラグレジスタ３０−１〜６６の値を“１”とする。

ステップＳ１２０において、ブロック同期回路１０は、同期ヘッダ判定回数カウンタ４０の値を“０”にクリアする。

ステップＳ１３０において、ブロック同期回路１０は、３２ビット単位で伝送情報をレジスタ１１に読み込む。

ステップＳ１４０において、ブロック同期回路１０は、コンパレータ２０−１〜３２を用いて、コンパレータ２０−１〜３２に入力された読込み伝送情報のビット値が、同期ヘッダ（ＳＨ）の値（例えば、“０１”や“１０”）と一致するか否かを判定する。

ここで、図３（ａ）及び（ｂ）を参照して、ブロック同期回路１０の内部での伝送情報の処理状態について説明する。同図（ａ）は、２ビット（Ｎ１）の同期ヘッダ（ＳＨ）と、６４ビット（Ｎ２）のデータとから構成される伝送情報（図中の＃１〜＃３）が繰り返されている状態を示している。

同図（ｂ）は、３２ビット（Ｎ３）単位でレジスタ１１に読み込まれた読込み伝送情報を示している。同図（ｂ）に示すように、ここでは、同図（ａ）に示した伝送情報のうち、伝送情報＃１の第５０ビット〜第６４ビットまでのデータ、伝送情報＃２の同期ヘッダ（ＳＨ）、伝送情報＃２の第１ビット〜第１５ビットまでのデータの３２ビットの伝送情報が、レジスタ１１に読み込まれたものとする。

したがって、同図（ｂ）によれば、伝送情報＃１の第５０及び５１ビットの値が同期ヘッダ（ＳＨ）の値と一致するか否かは、コンパレータ２０−１によって判定される。以下同様に、伝送情報＃１の第５１及び５２ビットの値が同期ヘッダ（ＳＨ）の値と一致するか否かは、コンパレータ２０−２によって判定される。また、伝送情報＃２の同期ヘッダ（ＳＨ）が、同期ヘッダ（ＳＨ）の値と一致するか否かは、コンパレータ２０−１６によって判定される。

次に、図２に示すように、ステップＳ１５０において、ブロック同期回路１０は、伝送情報のビット値が、同期ヘッダ（ＳＨ）の値と一致すると判定されなかったコンパレータと対応付けられているフラグレジスタの値を“０”にクリアする。

図３（ｂ）を例として、この動作について説明すると、伝送情報＃１の第５０及び５１ビットの値が、同期ヘッダ（ＳＨ）の値と一致しないとコンパレータ２０−１によって判定された場合、ブロック同期回路１０は、コンパレータ２０−１と対応付けられているフラグレジスタ３０−１の値を“０”にクリアする。

なお、同図（ｂ）の時点では、コンパレータ２０−１〜３２とフラグレジスタ３０−１〜３２とが対応付けられているものとする。また、同図（ｂ）〜（ｄ）において、四角で囲まれた数字は、フラグレジスタの番号を表示している。例えば、コンパレータ２０−１と対応付けられているフラグレジスタ３０−１は、“１”として示されている。

また、同図（ｂ）において、同期ヘッダ（ＳＨ）を読み込んだコンパレータ２０−１６と対応付けられているフラグレジスタ３０−１６（図中のフラグレジスタＮｏ.１６）は、“１”の状態を保持する。

次に、図２に示すように、ステップＳ１６０において、ブロック同期回路１０は、フラグ・シフトレジスタ３０を３２ビット分シフトさせる。例えば、ブロック同期回路１０は、上述したように、コンパレータ２０−１〜３２と、フラグレジスタ３０−３３〜６４とを対応付ける。

ステップＳ１７０において、ブロック同期回路１０は、同期ヘッダ（ＳＨ）の判定をステップＳ１４０において実行したことに基づいて、同期ヘッダ判定回数カウンタ４０の値を“＋１”する。

ステップＳ１８０において、ブロック同期回路１０は、同期ヘッダ判定回数カウンタ４０の値が、“１３２”以上か否かを判定する。

同期ヘッダ判定回数カウンタ４０の値が１３２以上の場合（ステップＳ１８０のＹＥＳ）、ステップＳ１９０において、ブロック同期回路１０は、“１”を保持しているフラグレジスタと対応する伝送情報の特定位置を、同期ヘッダ（ＳＨ）と判定することによって、伝送情報の同期を確立する。

一方、同期ヘッダ判定回数カウンタ４０の値が１３２未満の場合（ステップＳ１８０のＮＯ）、ステップＳ２００において、ブロック同期回路１０は、フラグ・シフトレジスタ３０の値がＡＬＬ“０”、すなわち、フラグレジスタ３０−１〜６６のすべての値が、“０”であるか否かを判定する。

フラグレジスタ３０−１〜６６のすべての値が、“０”である場合（ステップＳ２００のＹＥＳ）、ブロック同期回路１０は、ステップＳ１１０及びステップＳ１１０以降の処理を再度実行する。また、フラグレジスタ３０−１〜６６の何れかの値が“１”である場合（ステップＳ２００のＮＯ）、ブロック同期回路１０は、ステップＳ１３０及びステップＳ１３０以降の処理を再度実行する。

ここで、図３（ｃ）〜（ｄ）を参照して、上述したステップＳ１６０〜Ｓ２００に係る、ブロック同期回路１０の内部での伝送情報の処理状態について説明する。

同図（ｃ）は、上述したステップＳ１６０〜Ｓ２００の処理が実行されるとともに、ステップＳ２００において、フラグレジスタ３０−１〜６６の何れかの値が“１”であったため、ステップＳ１３０及びＳ１４０の処理が再度実行された時点における伝送情報の処理状態を示している。

同図（ｃ）では、伝送情報＃２の第１６ビット〜第４７ビットのデータが、コンパレータ２０−１〜３２によって判定され、コンパレータ２０−１〜３２は、フラグレジスタ３０−３３〜６４と対応付けられている。

また、同図（ｄ）は、同図（ｃ）に示した伝送情報の処理状態に引き続き、さらに上述したステップＳ１６０〜Ｓ２００の処理が実行されるとともに、ステップＳ２００において、フラグレジスタ３０−１〜６６の何れかの値が“１”であったため、ステップＳ１３０及びＳ１４０の処理が再度実行された時点における伝送情報の処理状態を示している。

同図（ｄ）では、伝送情報＃２の第４８ビット〜第６４ビット、伝送情報＃３の同期ヘッダ（ＳＨ）、及び伝送情報＃３の第１〜第１３ビットが、コンパレータ２０−１〜３２によって判定され、コンパレータ２０−１〜３２は、フラグレジスタ３０−６５、６６、１〜３０と対応付けられている。すなわち、コンパレータ２０−１８が、フラグレジスタ３０−１６と対応付けられている。

したがって、同図（ｄ）に示すように、同期ヘッダ（ＳＨ）を読み込んだコンパレータ２０−１８と対応付けられているフラグレジスタ３０−１６（図中のフラグレジスタＮｏ.１６）は、“１”の状態を保持する。

このように、フラグレジスタ３０−１６と対応付けられるコンパレータには、常に同期ヘッダ（ＳＨ）が入力されることとなり、同期ヘッダ判定回数カウンタ４０の値が、１３２以上となった場合には、フラグレジスタ３０−１６と対応付けられているコンパレータに入力された伝送情報を同期ヘッダ（ＳＨ）と判定し、伝送情報の同期を確立する。

（作用・効果）
以上説明した本実施形態に係るブロック同期回路１０によれば、コンパレータは３２式のみでよく、コンパレータが６６式設けられるブロック同期回路１０１（図５参照）と比較すると、回路規模を格段に縮小することができる。

さらに、ブロック同期回路１０によれば、レジスタ１１のビット幅は３３ビットのみでよく、６７ビット幅を必要とするレジスタ１１０が設けられたブロック同期回路１００（図４参照）及びブロック同期回路１０１（図５参照）と比較すると、レジスタ１１の規模、すなわち、回路規模を縮小することができる。

本実施形態に係るブロック同期回路１０によれば、読み込まれた伝送情報の値が同期ヘッダ（ＳＨ）の値と一致するか否かを、全ビットについて２ビット（Ｎ１）単位で同時に判定する判定処理が実行されるため、伝送情報の同期確立までの時間を短縮することができ、高速に動作するブロック同期回路を提供することができる。

本実施形態に係るブロック同期回路１０によれば、同期ヘッダ判定回数カウンタ４０によって１３２回計数されるまで、判定処理、同期ヘッダ保持処理及びシフト処理が繰り返されるため、同期ヘッダ（ＳＨ）と同じ値を有するビットが６６ビット周期で繰り返されることによって同期ヘッダ（ＳＨ）として誤検出される可能性を低減することができる。

本実施形態に係るブロック同期回路１０によれば、構成が簡素な２ビットの排他的論理和（ＸＯＲ）回路によって、コンパレータを構成することが可能なため、回路規模をさらに縮小することができる。

本実施形態に係るブロック同期回路１０によれば、コンパレータ部２０では、３２ビット単位で判定処理が実行され、当該判定処理が１３２回実行されることによって、伝送情報の同期ヘッダを６４回検出することができる。

すなわち、読込みビット数が、同期ヘッダ（ＳＨ）の繰り返し周期に相当するビット数とならない場合、つまり、Ｎ３≠Ｎ１＋Ｎ２（３２ビット≠２ビット＋６４ビット）の場合でも、ブロック同期回路１０は、当該伝送情報の同期を確立することができ、多様な読込みビット数に柔軟に対応することができる。

特に、読込みビット数（Ｎ３）は、ＳＰ（Serial-to-Parallel）変換後の伝送情報のビット幅と同一になる場合が多く、２のｎ乗となることが多いが、多様な読込みビット数に対応できるブロック同期回路１０は、従来のブロック同期回路（ブロック同期回路１０１）と比較して、その適用範囲が広い。

上述したように、本発明の一実施形態を通じて本発明の内容を開示したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

例えば、本実施形態では、64B/66B符号に基づいて符号化された伝送情報を例として、Ｎ１を２ビットとし、Ｎ２を６４ビットとした形態について説明したが、Ｎ１及びＮ２は、２ビットや６４ビット以外であってもよい。また、本実施形態では、Ｎ３を３２ビットとしたが、Ｎ３は、３２ビット以外であってもよい。

このように、本発明は、ここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は、上述の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の実施形態に係るブロック同期回路の論理ブロック構成を示す図である。 本発明の実施形態に係るブロック同期回路の動作フローを示す図である。 本発明の実施形態に係るブロック同期回路の内部における伝送情報の処理状態を説明するための説明図である。 従来のブロック同期回路の論理ブロック構成を示す図である。 従来のブロック同期回路の論理ブロック構成を示す図である。

符号の説明

１０…ブロック同期回路、１１…レジスタ、２０…コンパレータ部、２０−１〜３２…コンパレータ、３０…フラグ・シフトレジスタ、３０−１〜６６…フラグレジスタ、４０…同期ヘッダ判定回数カウンタ、１００,１０１…ブロック同期回路、１１０…レジスタ、１２０…シフタ、１３０，１３０−１〜６６コンパレータ、１４０，１４０−１〜６６…同期ヘッダ判定回数カウンタ

Claims (4)

1. 第１のビット数（Ｎ１）を有する同期ヘッダと、第２のビット数（Ｎ２）を有するユーザ情報とから構成される伝送情報を第３のビット数（Ｎ３）単位で読み込み、読み込んだ前記伝送情報である読込み伝送情報の中から前記同期ヘッダを検出して前記伝送情報の同期を確立するブロック同期回路であって、
   前記第３のビット数（Ｎ３）と同数の同期ヘッダ比較部から構成される同期ヘッダ比較手段と、
   前記第１のビット数（Ｎ１）及び前記第２のビット数（Ｎ２）の合計数と同数の同期ヘッダ検出保持部から構成され、前記同期ヘッダ比較部と前記同期ヘッダ検出保持部との対応付けを行う同期ヘッダ検出保持手段と
   を備え、
   前記同期ヘッダ比較手段は、前記同期ヘッダ比較部を用いて、前記読込み伝送情報の値が前記同期ヘッダの値と一致するか否かを、全ビットについて前記第１のビット数（Ｎ１）単位で同時に判定する判定処理を実行し、
   前記同期ヘッダ検出保持部は、前記読込み伝送情報の値と前記同期ヘッダの値とが一致すると前記同期ヘッダ比較部によって判定された場合、所定の状態を保持する同期ヘッダ保持処理を実行し、
   前記同期ヘッダ検出保持手段は、前記伝送情報が読み込まれる毎に、前記第３のビット数（Ｎ３）単位で前記対応付けをシフトさせるシフト処理を実行することを特徴とするブロック同期回路。
2. 前記同期ヘッダ比較手段による前記同期ヘッダの判定回数を計数する同期ヘッダ判定回数計数部をさらに備え、
   前記同期ヘッダ判定回数計数部によって所定回数が計数されるまで、前記判定処理、前記同期ヘッダ保持処理及び前記シフト処理が繰り返されることによって、前記伝送情報の同期を確立することを特徴とするブロック同期回路。
3. 前記第１のビット数（Ｎ１）が２ビット、及び前記第２のビット数（Ｎ２）が６４ビットであり、
   前記同期ヘッダ比較部は、２ビットの排他的論理和回路によって構成されることを特徴とする請求項１または２に記載のブロック同期回路。
4. 前記第３のビット数（Ｎ３）が３２ビットであり、前記所定回数が１３２回であることを特徴とする請求項３に記載のブロック同期回路。
   
   

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