JP2005175252A

JP2005175252A - Semiconductor device

Info

Publication number: JP2005175252A
Application number: JP2003414505A
Authority: JP
Inventors: Kazumi Hara; 和巳原; Yoji Okada; 庸二岡田; Yuichi Ando; 友一安藤; Masaya Otsuka; 正也大塚
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2003-12-12
Filing date: 2003-12-12
Publication date: 2005-06-30

Abstract

<P>PROBLEM TO BE SOLVED: To form an arbitrary contact area for the contact area between a conductive material filled into a connection hole formed on an insulating film on a diffusion region, or the like and the diffusion region, or the like. <P>SOLUTION: A semiconductor device comprises a semiconductor substrate 1, the diffusion region 13 formed at the surface side of the semiconductor substrate 1, a nitride film 19 formed on the surface of the semiconductor substrate 1 including an area on the diffusion region 13, an interlayer insulating film 21 formed on the nitride film 19, a connection hole 23 provided at the nitride film 19 corresponding to at least the diffusion region 13, a groove 27 for wiring provided at the interlayer insulating film 21 including the formation region of the connection hole 23, and a wiring pattern 31 formed while the same conductive material is buried into the connection hole 21 and the groove 27 for wiring. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は半導体装置に関し、特に半導体基板の表面側に形成された拡散領域等の電気的接続をとるための金属配線パターンを備えた半導体装置に関するものである。本明細書において、拡散領域等とは、半導体基板の表面側に形成された拡散領域のほか、半導体基板上に絶縁膜を介して形成された多結晶シリコンゲート電極や多結晶シリコン抵抗などを構成する半導体膜も含むことを意味する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device provided with a metal wiring pattern for electrical connection such as a diffusion region formed on the surface side of a semiconductor substrate. In this specification, the diffusion region, etc. includes a diffusion region formed on the surface side of the semiconductor substrate, a polycrystalline silicon gate electrode formed on the semiconductor substrate via an insulating film, and a polycrystalline silicon resistor. It also means that a semiconductor film is included.

半導体基板にトランジスタなどの素子を備えた従来の半導体装置では、半導体基板上に層間絶縁膜を形成し、層間絶縁膜にコンタクト孔を形成し、コンタクト孔に金属材料を埋め込んだ後、コンタクト孔形成領域を含む層間絶縁膜上に第１層目の金属配線パターンを形成して素子の電気的接続を行なっている（例えば、特許文献１参照。）。 In a conventional semiconductor device provided with elements such as transistors on a semiconductor substrate, an interlayer insulating film is formed on the semiconductor substrate, a contact hole is formed in the interlayer insulating film, a metal material is embedded in the contact hole, and then a contact hole is formed. A first-layer metal wiring pattern is formed on the interlayer insulating film including the region to electrically connect the elements (for example, see Patent Document 1).

図３を参照して従来の半導体装置を説明する。
Ｐ型のシリコン基板５１の表面に素子分離膜用の溝が形成され、その溝に酸化膜が埋め込まれて素子分離膜としてのＳＴＩ（shallow trench isolation）５３が形成されている。シリコン基板５１上にゲート絶縁膜５５を介して多結晶シリコンからなるゲート電極５７が形成されている。シリコン基板５１にゲート電極５７の形成領域を挟んで２つのＮ型低濃度拡散領域５９がゲート電極５７側面に一部重畳し、かつ互いに間隔をもって形成されている。ゲート電極５７側面に酸化膜からなるサイドウォールスペーサ６１が形成されている。Ｎ型低濃度拡散領域５９に対してゲート電極５７とは反対側のシリコン基板５１にＮ型高濃度拡散領域６３が形成されている。 A conventional semiconductor device will be described with reference to FIG.
A trench for an element isolation film is formed on the surface of a P-type silicon substrate 51, and an oxide film is buried in the trench to form an STI (shallow trench isolation) 53 as an element isolation film. A gate electrode 57 made of polycrystalline silicon is formed on the silicon substrate 51 via a gate insulating film 55. Two N-type low-concentration diffusion regions 59 are partially overlapped with the side surface of the gate electrode 57 and are formed at intervals from each other with the formation region of the gate electrode 57 sandwiched in the silicon substrate 51. Sidewall spacers 61 made of an oxide film are formed on the side surfaces of the gate electrode 57. An N-type high concentration diffusion region 63 is formed on the silicon substrate 51 opposite to the gate electrode 57 with respect to the N-type low concentration diffusion region 59.

ゲート電極５７及びＮ型高濃度拡散領域６３，６３の表面部にシリサイド層６５がそれぞれ形成されている。２組のＮ型低濃度拡散領域５９、Ｎ型高濃度拡散領域６３及びシリサイド層６５はトランジスタのソース領域とドレイン領域を構成する。
ＳＴＩ５３及びトランジスタ形成領域を含むシリコン基板５１上に酸化膜からなる層間絶縁膜６７が形成されている。層間絶縁膜６７に、ゲート電極５７及びＮ型高濃度拡散領域６３，６３の形成領域に対応してコンタクトホール６９が形成され、コンタクトホール６９に導電材料であるタングステン７１が埋め込まれている。図３ではゲート電極５７上に形成されるコンタクトホールの図示はしていない。１箇所のソース領域又はドレイン領域について、コンタクトホール６９は１個又は複数個形成されている。
コンタクトホール６９の形成領域を含んで層間絶縁膜６７上にアルミニウムからなる金属配線パターン７３が形成されている。 Silicide layers 65 are formed on the surface portions of the gate electrode 57 and the N-type high concentration diffusion regions 63 and 63, respectively. Two sets of the N-type low concentration diffusion region 59, the N-type high concentration diffusion region 63, and the silicide layer 65 constitute a source region and a drain region of the transistor.
An interlayer insulating film 67 made of an oxide film is formed on the silicon substrate 51 including the STI 53 and the transistor formation region. A contact hole 69 is formed in the interlayer insulating film 67 so as to correspond to the formation region of the gate electrode 57 and the N-type high concentration diffusion regions 63, 63, and tungsten 71 which is a conductive material is buried in the contact hole 69. In FIG. 3, the contact holes formed on the gate electrode 57 are not shown. One or more contact holes 69 are formed for one source region or drain region.
A metal wiring pattern 73 made of aluminum is formed on the interlayer insulating film 67 including the region where the contact hole 69 is formed.

また、Local Inter Connectと呼ばれる、別の金属薄膜を用いて配線層を形成する手法も提案されているが、結局のところ、半導体基板に形成された拡散領域等と第１層目の配線パターンとの接続にはコンタクトホールを経由する必要がある。
特開２００３−２８９１４４号公報 Also, a technique called Local Inter Connect, which forms a wiring layer using another metal thin film, has been proposed, but in the end, the diffusion region and the like formed on the semiconductor substrate and the first layer wiring pattern It is necessary to connect via a contact hole.
JP 2003-289144 A

従来技術では、多結晶シリコン膜上や拡散領域上の層間絶縁膜に形成されるコンタクトホールは１個又は複数個で構成されている。しかし、ＣＶＤ（chemical vapor deposition）法によるタングステン等の埋込み技術では、複数のコンタクトホールにおいて埋込み性を確保するために同一サイズで形成することが好ましく、また、大きなコンタクトホールでは埋込み性が悪くなるなどにより、大きな接触面積を有するコンタクトホールの形成が困難であった。さらに、コンタクトホールの開口面積が小さいため、コンタクトホールの底面の開口面積の変化により接触抵抗にばらつきが生じるという問題もあった。 In the prior art, one or a plurality of contact holes are formed in the interlayer insulating film on the polycrystalline silicon film or on the diffusion region. However, in the filling technique of tungsten or the like by the CVD (chemical vapor deposition) method, it is preferable to form a plurality of contact holes with the same size in order to ensure the filling property, and the filling property becomes worse in a large contact hole. Therefore, it is difficult to form a contact hole having a large contact area. Furthermore, since the opening area of the contact hole is small, there is a problem that the contact resistance varies due to a change in the opening area of the bottom surface of the contact hole.

そこで本発明は、拡散領域等の上の絶縁膜に形成された接続孔に充填された導電材料と、拡散領域等との接触面積について、任意の接触面積を形成することができる半導体装置を提供することを目的とするものである。 Accordingly, the present invention provides a semiconductor device capable of forming an arbitrary contact area with respect to a contact area between a conductive material filled in a connection hole formed in an insulating film on a diffusion region or the like and a diffusion region or the like. It is intended to do.

本発明は、半導体基板と、半導体基板の表面側に形成された拡散領域と、上記拡散領域上を含む半導体基板表面に形成された窒化膜と、上記窒化膜上に形成された層間絶縁膜と、少なくとも上記拡散領域に対応して上記窒化膜に設けられた接続孔と、上記接続孔の形成領域を含んで上記層間絶縁膜に設けられた配線用溝と、上記接続孔内及び上記配線用溝内に同じ導電材料が埋め込まれて形成された配線パターンを備えた半導体装置である。 The present invention includes a semiconductor substrate, a diffusion region formed on the surface side of the semiconductor substrate, a nitride film formed on the surface of the semiconductor substrate including the diffusion region, an interlayer insulating film formed on the nitride film, A connection hole provided in the nitride film corresponding to at least the diffusion region, a wiring groove provided in the interlayer insulating film including the formation region of the connection hole, and in the connection hole and for the wiring This is a semiconductor device provided with a wiring pattern formed by embedding the same conductive material in a groove.

本発明の半導体装置において、上記導電材料の一例としてＣｕ（銅）を挙げることができる。
また、上記層間絶縁膜として例えば酸化膜又はLow-k膜を挙げることができる。
さらに、上記半導体基板表面に形成された絶縁膜上に半導体膜を備え、上記窒化膜及び上記層間絶縁膜は上記半導体膜を被って形成されており、上記半導体膜に対応して上記窒化膜に第２接続孔が形成され、上記第２接続孔の形成領域の上記層間絶縁膜にも配線用溝が形成されているようにしてもよい。 In the semiconductor device of the present invention, Cu (copper) can be given as an example of the conductive material.
Examples of the interlayer insulating film include an oxide film and a low-k film.
Furthermore, a semiconductor film is provided on the insulating film formed on the surface of the semiconductor substrate, and the nitride film and the interlayer insulating film are formed to cover the semiconductor film, and the nitride film corresponding to the semiconductor film is formed on the nitride film. A second connection hole may be formed, and a wiring groove may also be formed in the interlayer insulating film in the formation region of the second connection hole.

さらに、上記層間絶縁膜上に第２窒化膜を介して形成された第２層間絶縁膜と、少なくとも上記配線パターンの一部の形成領域に対応して上記第２窒化膜に設けられた開口部と、上記開口部の形成領域を含んで上記第２層間絶縁膜に設けられた第２配線用溝と、上記開口部内及び上記第２配線用溝内にＣｕが埋め込まれて形成された第２配線パターンをさらに備えているようにしてもよい。 Further, a second interlayer insulating film formed on the interlayer insulating film via a second nitride film, and an opening provided in the second nitride film corresponding to at least a part of the wiring pattern forming region A second wiring groove provided in the second interlayer insulating film including the opening forming region, and a second wiring formed by burying Cu in the opening and the second wiring groove. A wiring pattern may be further provided.

本発明の半導体装置では、拡散領域上の窒化膜に接続孔が形成され、その接続孔の形成領域を含んで層間絶縁膜に配線用溝が形成され、接続孔内及び配線用溝内に導電材料が埋め込まれて配線パターンが形成されているようにしたので、接続孔が形成される窒化膜の膜厚を層間絶縁膜に比べて薄く、例えば５０〜２００Å（オングストローム）程度の膜厚にすることができる。これにより、接続孔の開口面積を大きくしても接続孔内に埋め込む導電材料のカバレッジの制限を受けることはないので、例えば拡散領域上の広さに応じた任意の接触面積を形成するなど、拡散領域と導電材料の接触面積について任意の接触面積を形成することができる。
さらに、従来技術では半導体基板側から数えて第１層目の層間絶縁膜にコンタクトホールが形成されていたが、本発明では第１層目の層間絶縁膜に配線パターンを形成しているので、従来技術よりも１層分だけ多く配線層を確保することができる。
さらに、従来技術ではコンタクトホールの開口面積が層間絶縁膜の厚みに対して小さいためにアスペクト比が高くなるのでハーフトーンなどの特別な仕様のマスクを用いる必要があるなど、写真製版技術及びエッチング技術に起因して製造コストの上昇を招くという問題があったが、本発明の半導体装置では、接続孔の開口面積を任意の大きさに設定してアスペクト比を小さくすることができるので、写真製版技術及びエッチング技術に起因して製造コストの上昇をなくすことができる。
さらに、コンタクトホールと金属配線パターンに異なる導電材料を用いた従来技術では異なる導電材料間の接触抵抗や機械的ストレスが生じていたが、接続孔と配線用溝に同じ導電材料が埋め込まれて配線パターンが形成されているので、そのような接触抵抗や機械的ストレスをなくすことができる。 In the semiconductor device of the present invention, a connection hole is formed in the nitride film on the diffusion region, a wiring groove is formed in the interlayer insulating film including the connection hole formation region, and the conductive film is formed in the connection hole and the wiring groove. Since the wiring pattern is formed by embedding the material, the thickness of the nitride film in which the connection hole is formed is thinner than that of the interlayer insulating film, for example, about 50 to 200 Å (angstrom). be able to. Thereby, even if the opening area of the connection hole is increased, there is no limitation on the coverage of the conductive material embedded in the connection hole, so that, for example, an arbitrary contact area according to the width on the diffusion region is formed, etc. An arbitrary contact area can be formed for the contact area between the diffusion region and the conductive material.
Furthermore, in the prior art, contact holes are formed in the first interlayer insulating film counting from the semiconductor substrate side, but in the present invention, since a wiring pattern is formed in the first interlayer insulating film, It is possible to secure one more wiring layer than the conventional technique.
Furthermore, in the conventional technology, since the opening area of the contact hole is small with respect to the thickness of the interlayer insulating film, the aspect ratio becomes high, so it is necessary to use a mask with a special specification such as halftone, etc. However, in the semiconductor device of the present invention, the opening area of the connection hole can be set to an arbitrary size to reduce the aspect ratio. The increase in manufacturing cost due to the technology and the etching technology can be eliminated.
Furthermore, in the prior art using different conductive materials for contact holes and metal wiring patterns, contact resistance and mechanical stress between different conductive materials have occurred, but the same conductive material is embedded in the connection holes and wiring grooves. Since the pattern is formed, such contact resistance and mechanical stress can be eliminated.

さらに、接続孔内及び配線用溝内に埋め込まれる導電材料としてＣｕを用いるようにすれば、抵抗低減を図ることができ、素子の高速動作に寄与できる。導電材料としてＣｕを用いる場合にはいわゆるダマシン（damascene）法により接続孔、配線用溝及び配線パターンを形成することができる。
また、層間絶縁膜の材料として、例えばＴＥＯＳ（tetraethyl orthosilicate）やＢＰＳＧ（Borophospho silicate glass）などの酸化膜やLow-k膜などを挙げることができる。特にLow-k（低誘電率）膜を用いることにより、配線パターンの局所的なフリンジ容量を低減させることができる。 Furthermore, if Cu is used as the conductive material embedded in the connection hole and the wiring groove, the resistance can be reduced, which can contribute to the high-speed operation of the element. When Cu is used as the conductive material, connection holes, wiring grooves and wiring patterns can be formed by a so-called damascene method.
Examples of the material for the interlayer insulating film include oxide films such as TEOS (tetraethyl orthosilicate) and BPSG (Borophosphosilicate glass), and low-k films. In particular, by using a low-k (low dielectric constant) film, the local fringe capacitance of the wiring pattern can be reduced.

さらに、半導体基板表面に形成された絶縁膜上に半導体膜を備え、窒化膜及び層間絶縁膜は半導体膜を被って形成されており、半導体膜に対応して窒化膜に第２接続孔が形成され、第２接続孔の形成領域の層間絶縁膜にも配線用溝が形成されているようにすれば、半導体膜上に任意の開口面積をもつ第２接続孔を形成することができ、半導体膜と導電材料の接触面積について任意の接触面積を形成することができる。ここで、半導体基板表面に形成された絶縁膜上に形成される半導体膜としては、例えばトランジスタのゲート電極、抵抗素子、ヒューズ素子、容量素子などを形成する多結晶シリコンや多結晶シリコンゲルマニウムなどを挙げることができる。 Further, the semiconductor film is provided on the insulating film formed on the surface of the semiconductor substrate, and the nitride film and the interlayer insulating film are formed so as to cover the semiconductor film, and a second connection hole is formed in the nitride film corresponding to the semiconductor film. If the wiring groove is also formed in the interlayer insulating film in the formation region of the second connection hole, the second connection hole having an arbitrary opening area can be formed on the semiconductor film. An arbitrary contact area can be formed for the contact area between the film and the conductive material. Here, as the semiconductor film formed on the insulating film formed on the surface of the semiconductor substrate, for example, polycrystalline silicon or polycrystalline silicon germanium forming a gate electrode, a resistor element, a fuse element, a capacitor element, or the like of a transistor is used. Can be mentioned.

また、素子間の配線接続に本発明の半導体装置を構成する配線パターンを適用することができるが、信号線として用いた場合には配線パターンの寄生容量が信号伝播速度に影響を与える場合がある。そのような場合、層間絶縁膜上に第２窒化膜を介して形成された第２層間絶縁膜と、少なくとも配線パターンの一部の形成領域に対応して第２窒化膜に設けられた開口部と、開口部の形成領域を含んで第２層間絶縁膜に設けられた第２配線用溝と、開口部内及び第２配線用溝内にＣｕが埋め込まれて形成された第２配線パターンをさらに備えているようにすれば、第２配線パターンを信号線として用いることができ、信号伝播の遅延を抑制することができる。ここで、配線パターンの材料として第２配線パターンと同じＣｕを用いるようにすれば、接続孔、配線用溝、配線パターン、第２接続孔、第２配線用溝及び第２配線パターンをいわゆるデュアルダマシン（dual damascene）法により形成することができる。 In addition, the wiring pattern constituting the semiconductor device of the present invention can be applied to the wiring connection between the elements, but when used as a signal line, the parasitic capacitance of the wiring pattern may affect the signal propagation speed. . In such a case, a second interlayer insulating film formed on the interlayer insulating film via the second nitride film, and an opening provided in the second nitride film corresponding to at least a part of the wiring pattern formation region And a second wiring groove formed in the second interlayer insulating film including the formation region of the opening, and a second wiring pattern formed by burying Cu in the opening and the second wiring groove. If provided, the second wiring pattern can be used as a signal line, and a delay in signal propagation can be suppressed. Here, if the same Cu as that of the second wiring pattern is used as the material of the wiring pattern, the connection hole, the wiring groove, the wiring pattern, the second connection hole, the second wiring groove, and the second wiring pattern are so-called dual. It can be formed by the damascene method.

図１は一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
Ｐ型のシリコン基板（Ｐｓｕｂ）１の表面に素子分離膜用の溝が形成され、その溝に酸化膜が埋め込まれて素子分離膜としてのＳＴＩ３が形成されている。ＳＴＩ３で囲まれたトランジスタ形成領域のシリコン基板１上にゲート絶縁膜５を介して多結晶シリコンからなるゲート電極７が形成されている。ゲート電極７はＳＴＩ３上に延伸して形成されている。ゲート電極７の材料は多結晶シリコンゲルマニウムであってもよい。 1A and 1B are diagrams showing an embodiment, in which FIG. 1A is a plan view and FIG. 1B is a cross-sectional view taken along the line AA in FIG.
A trench for an element isolation film is formed on the surface of a P-type silicon substrate (Psub) 1, and an oxide film is embedded in the trench to form an STI 3 as an element isolation film. A gate electrode 7 made of polycrystalline silicon is formed on a silicon substrate 1 in a transistor formation region surrounded by STI 3 via a gate insulating film 5. The gate electrode 7 is formed extending on the STI 3. The material of the gate electrode 7 may be polycrystalline silicon germanium.

トランジスタ形成領域のシリコン基板１にゲート電極７の形成領域を挟んで２つのＮ型低濃度拡散領域（Ｎ＋）９がゲート電極７側面に一部重畳し、かつ互いに間隔をもって形成されている。ゲート電極７側面に酸化膜からなるサイドウォールスペーサ１１が形成されている。Ｎ型低濃度拡散領域９に対してゲート電極７とは反対側のシリコン基板１にＮ型高濃度拡散領域１３が形成されている。
シリコン基板１にはトランジスタ形成領域とは異なる領域にＰ型高濃度拡散領域（Ｐ＋）１５も形成されている。 Two N-type low-concentration diffusion regions (N +) 9 are partially overlapped with the side surfaces of the gate electrode 7 with a space between each other, with the formation region of the gate electrode 7 sandwiched between the silicon substrate 1 in the transistor formation region. Sidewall spacers 11 made of an oxide film are formed on the side surfaces of the gate electrode 7. An N-type high concentration diffusion region 13 is formed on the silicon substrate 1 opposite to the gate electrode 7 with respect to the N-type low concentration diffusion region 9.
A P-type high concentration diffusion region (P +) 15 is also formed in the silicon substrate 1 in a region different from the transistor formation region.

ゲート電極７、Ｎ型高濃度拡散領域１３，１３及びＰ型高濃度拡散領域１５の表面部にシリサイド層１７がそれぞれ形成されている。シリサイド層１７の（Ａ）での図示は省略している。２組のＮ型低濃度拡散領域９、Ｎ型高濃度拡散領域１３及びシリサイド層１７はトランジスタのソース領域とドレイン領域を構成する。
ＳＴＩ３及びトランジスタ形成領域を含むシリコン基板１上に例えば膜厚が５０〜２００Åの窒化膜１９が形成され、さらにその上に例えば膜厚が２０００〜１００００ÅのLow-k膜からなる層間絶縁膜２１が形成されている。窒化膜１９及び層間絶縁膜２１の（Ａ）での図示は省略している。窒化膜１９はＳＴＩ３及びトランジスタ形成領域を含むシリコン基板１上に酸化膜を介して形成してもよい。また、層間絶縁膜２１の材料は酸化膜であってもよい。 Silicide layers 17 are formed on the surface portions of the gate electrode 7, the N-type high concentration diffusion regions 13 and 13, and the P-type high concentration diffusion region 15, respectively. Illustration of the silicide layer 17 in (A) is omitted. Two sets of the N-type low concentration diffusion region 9, the N-type high concentration diffusion region 13, and the silicide layer 17 constitute a source region and a drain region of the transistor.
A nitride film 19 having a film thickness of, for example, 50 to 200 mm is formed on the silicon substrate 1 including the STI 3 and the transistor formation region, and an interlayer insulating film 21 made of a low-k film having a film thickness of, for example, 2000 to 10,000 mm is further formed thereon. Is formed. The illustration of the nitride film 19 and the interlayer insulating film 21 in (A) is omitted. The nitride film 19 may be formed on the silicon substrate 1 including the STI 3 and the transistor formation region via an oxide film. The material of the interlayer insulating film 21 may be an oxide film.

ソース領域及びドレイン領域のシリサイド層１７上の窒化膜１９にコンタクトホール（接続孔）２３が形成され、ＳＴＩ３上でゲート電極７上の窒化膜１９にコンタクトホール（第２接続孔）２５が形成されている。層間絶縁膜２１のコンタクトホール２３，２５形成領域を含む領域に配線用溝２７が形成されている。ゲート電極７上のコンタクトホール２５上の配線用溝２７と、ソース領域及びドレイン領域のいずれか一方、例えばドレイン領域上のコンタクトホール２３上の配線用溝２７は連続して形成され、ソース領域上のコンタクトホール２３上の配線用溝２７とＰ型高濃度拡散領域１５上のコンタクトホール２５上の配線用溝２７は連続して形成されている。配線用溝２７はエッチング技術により窒化膜１９をエッチングストッパ層として形成することができる。 Contact holes (connection holes) 23 are formed in the nitride film 19 on the silicide layer 17 in the source and drain regions, and contact holes (second connection holes) 25 are formed in the nitride film 19 on the gate electrode 7 on the STI 3. ing. A wiring trench 27 is formed in a region including the contact hole 23, 25 formation region of the interlayer insulating film 21. A wiring groove 27 on the contact hole 25 on the gate electrode 7 and one of the source region and the drain region, for example, the wiring groove 27 on the contact hole 23 on the drain region, are formed continuously, on the source region. The wiring groove 27 on the contact hole 23 and the wiring groove 27 on the contact hole 25 on the P-type high concentration diffusion region 15 are continuously formed. The wiring groove 27 can be formed using the nitride film 19 as an etching stopper layer by an etching technique.

コンタクトホール２３，２５内及び配線用溝２７内にバリアメタル層２９を介して導電材料、例えばＣｕが埋め込まれてＣｕ配線パターン３１が形成されている。Ｃｕの埋め込みはダマシン法により形成することができる。ゲート電極７とドレイン領域のシリサイド層１７はＣｕ配線パターン３１を介して電気的に接続され、ソース領域のリシサイド層１７とＰ型高濃度拡散領域１５上のリシサイド層１７はＣｕ配線パターン３１を介して電気的に接続されている。
図示は省略しているが、層間絶縁膜２１及びＣｕ配線パターン３１よりも上層にはキャップ層、第２層目の層間絶縁膜、第２層目の配線パターン、最終保護膜等が形成されている。 A conductive material such as Cu is buried in the contact holes 23 and 25 and the wiring groove 27 via the barrier metal layer 29 to form a Cu wiring pattern 31. Cu embedding can be formed by a damascene method. The gate electrode 7 and the silicide layer 17 in the drain region are electrically connected through a Cu wiring pattern 31, and the silicide layer 17 in the source region and the silicide layer 17 on the P-type high concentration diffusion region 15 are connected through the Cu wiring pattern 31. Are electrically connected.
Although not shown, a cap layer, a second-layer interlayer insulating film, a second-layer wiring pattern, a final protective film, and the like are formed above the interlayer insulating film 21 and the Cu wiring pattern 31. Yes.

この実施例では、窒化膜１９の膜厚は５０〜２００Åなので、埋め込む導電材料のカバレッジの制限を受けることはなく、コンタクトホール２３，２５を任意の形状にすることができ、コンタクトホール２３は拡散領域１３，１５の平面形状に合わせて長穴に形成され、コンタクトホール２５もゲート電極７の長手方向に合わせて長穴に形成されている。
さらに、層間絶縁膜２１にＣｕ配線パターン３１を形成しているので、従来技術よりも１層分だけ多く配線層を確保することができる。 In this embodiment, since the thickness of the nitride film 19 is 50 to 200 mm, the coverage of the conductive material to be embedded is not limited, and the contact holes 23 and 25 can be formed in any shape, and the contact hole 23 is diffused. A long hole is formed according to the planar shape of the regions 13 and 15, and a contact hole 25 is also formed as a long hole according to the longitudinal direction of the gate electrode 7.
Furthermore, since the Cu wiring pattern 31 is formed in the interlayer insulating film 21, it is possible to secure one more wiring layer as compared with the prior art.

さらに、コンタクトホール２３，２５の開口面積を任意の大きさに設定してアスペクト比を小さくすることができるので、コンタクトホール２３，２５を形成するための写真製版工程においてハーフトーンなどの特別な仕様のマスクを用いる必要はなく、製造コストの上昇を防止することができる。
さらに、コンタクトホール２３，２５内と配線用溝２７内に同じ導電材料、ここではＣｕを埋め込んでいるので、コンタクトホール内に埋め込む導電材料と金属配線パターン用の導電材料として異なる導電材料を用いた従来技術のようにはコンタクトホール、金属配線パターン間の接触抵抗や機械的ストレスが生じない。
さらに、コンタクトホール２３，２５内及び配線用溝２７内に埋め込まれる導電材料としてＣｕを用いているので、抵抗低減を図ることができ、素子の高速動作に寄与できる。
さらに、層間絶縁膜２１の材料としてLow-k膜を用いているので、Ｃｕ配線パターン３１の局所的なフリンジ容量を低減させることができる。 Further, since the aspect ratio can be reduced by setting the opening area of the contact holes 23 and 25 to an arbitrary size, special specifications such as halftone are used in the photoengraving process for forming the contact holes 23 and 25. It is not necessary to use this mask, and an increase in manufacturing cost can be prevented.
Further, since the same conductive material, here Cu, is embedded in the contact holes 23, 25 and the wiring groove 27, different conductive materials are used as the conductive material embedded in the contact hole and the conductive material for the metal wiring pattern. Unlike the prior art, there is no contact resistance or mechanical stress between the contact hole and the metal wiring pattern.
Furthermore, since Cu is used as the conductive material embedded in the contact holes 23 and 25 and the wiring groove 27, the resistance can be reduced and the device can contribute to high-speed operation.
Furthermore, since the low-k film is used as the material of the interlayer insulating film 21, the local fringe capacitance of the Cu wiring pattern 31 can be reduced.

図２は他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ位置での断面図である。図１と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
Ｐ型のシリコン基板１にＳＴＩ３、ゲート絶縁膜５、ゲート電極７Ｎ型低濃度拡散領域９、サイドウォールスペーサ１１、Ｎ型高濃度拡散領域１３、Ｐ型高濃度拡散領域１５及びシリサイド層１７が形成されている。
ＳＴＩ３及びトランジスタ形成領域を含むシリコン基板１上に窒化膜１９と層間絶縁膜２１が順に形成されている。 2A and 2B are diagrams showing another embodiment, in which FIG. 2A is a plan view and FIG. 2B is a cross-sectional view taken along the line BB in FIG. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
STI 3, gate insulating film 5, gate electrode 7, N-type low concentration diffusion region 9, sidewall spacer 11, N-type high concentration diffusion region 13, P-type high concentration diffusion region 15, and silicide layer 17 are formed on P-type silicon substrate 1. Has been.
A nitride film 19 and an interlayer insulating film 21 are sequentially formed on the silicon substrate 1 including the STI 3 and the transistor formation region.

層間絶縁膜２１上に例えば膜厚が５０〜２００Åの第２窒化膜３３が形成され、さらにその上に例えば膜厚が２０００〜１００００ÅのLow-k膜からなる第２層間絶縁膜３５が形成されている。第２窒化膜３３及び第２層間絶縁膜３５の（Ａ）での図示は省略している。第２層間絶縁膜３５の材料は酸化膜であってもよい。 A second nitride film 33 having a film thickness of, for example, 50 to 200 mm is formed on the interlayer insulating film 21, and a second interlayer insulating film 35 made of a low-k film having a film thickness of, for example, 2000 to 10,000 mm is further formed thereon. ing. The illustration of the second nitride film 33 and the second interlayer insulating film 35 in (A) is omitted. The material of the second interlayer insulating film 35 may be an oxide film.

ソース領域及びドレイン領域のシリサイド層１７上の窒化膜１９にコンタクトホール２３が形成され、ゲート電極７上の窒化膜１９にコンタクトホール２５が形成されている。層間絶縁膜２１のコンタクトホール２３，２５形成領域を含む領域に配線用溝３７が形成されている。ソース領域及びドレイン領域のいずれか一方、例えばソース領域上のコンタクトホール２３上の配線用溝３７とＰ型高濃度拡散領域１５上のコンタクトホール２５上の配線用溝３７は連続して形成されている。 A contact hole 23 is formed in the nitride film 19 on the silicide layer 17 in the source region and the drain region, and a contact hole 25 is formed in the nitride film 19 on the gate electrode 7. A wiring trench 37 is formed in a region including the contact hole 23 and 25 formation region of the interlayer insulating film 21. One of the source region and the drain region, for example, the wiring groove 37 on the contact hole 23 on the source region and the wiring groove 37 on the contact hole 25 on the P-type high concentration diffusion region 15 are formed continuously. Yes.

第２窒化膜３３に配線用溝３７の形成領域全部に対応して開口部３９が形成されている。第２層間絶縁膜３５の開口部３９形成領域を含む領域に第２配線用溝４１が形成されている。ゲート電極７上のコンタクトホール２５に対応する開口部３９上の第２配線用溝４１と、ソース領域及びドレイン領域のいずれか一方、ここではドレイン領域上のコンタクトホール２３に対応する開口部３９上の第２配線用溝４１は連続して形成されている。第２配線用溝４１はエッチング技術により第２窒化膜３３をエッチングストッパ層として第２層間絶縁膜３５を選択的に除去することにより形成することができる。さらに、配線用溝３７はエッチング技術により窒化膜１９をエッチングストッパ層として層間絶縁膜２１を選択的に除去することにより形成することができる。 An opening 39 is formed in the second nitride film 33 corresponding to the entire formation region of the wiring groove 37. A second wiring trench 41 is formed in a region including the opening 39 formation region of the second interlayer insulating film 35. The second wiring trench 41 on the opening 39 corresponding to the contact hole 25 on the gate electrode 7 and either the source region or the drain region, here on the opening 39 corresponding to the contact hole 23 on the drain region The second wiring groove 41 is formed continuously. The second wiring trench 41 can be formed by selectively removing the second interlayer insulating film 35 using the second nitride film 33 as an etching stopper layer by an etching technique. Further, the wiring groove 37 can be formed by selectively removing the interlayer insulating film 21 using the nitride film 19 as an etching stopper layer by an etching technique.

コンタクトホール２３，２５内、配線用溝３７内、開口部３９内及び第２配線用溝４１内にバリアメタル層４３を介して導電材料、例えばＣｕが埋め込まれてＣｕ配線パターン４５が形成されている。Ｃｕの埋め込みはデュアルダマシン法により形成することができる。ゲート電極７とドレイン領域のシリサイド層１７はＣｕ配線パターン４５を介して電気的に接続され、ソース領域のリシサイド層１７とＰ型高濃度拡散領域１５上のリシサイド層１７はＣｕ配線パターン４５を介して電気的に接続されている。
図示は省略しているが、第２層間絶縁膜３５及びＣｕ配線パターン４５よりも上層にはキャップ層、第３層目の層間絶縁膜、第３層目の配線パターン、最終保護膜等が形成されている。 A conductive material such as Cu is embedded in the contact holes 23, 25, the wiring groove 37, the opening 39, and the second wiring groove 41 via the barrier metal layer 43 to form a Cu wiring pattern 45. Yes. Cu embedding can be formed by a dual damascene method. The gate electrode 7 and the silicide layer 17 in the drain region are electrically connected through the Cu wiring pattern 45, and the silicide layer 17 in the source region and the silicide layer 17 on the P-type high concentration diffusion region 15 are connected through the Cu wiring pattern 45. Are electrically connected.
Although not shown, a cap layer, a third interlayer insulating film, a third wiring pattern, a final protective film, etc. are formed above the second interlayer insulating film 35 and the Cu wiring pattern 45. Has been.

この実施例では、図１を参照して説明した実施例の作用効果に加えて、寄生容量による影響で信号伝播の遅延を考慮に入れる必要のある配線部分では、第２配線用溝４１内に形成されたＣｕ配線パターン４５を経由して接続することができるので、第１層目の配線用溝３７内のＣｕ配線パターンだけで接続するよりも速度向上が可能となる。 In this embodiment, in addition to the operation and effect of the embodiment described with reference to FIG. 1, in the wiring portion where the delay of signal propagation needs to be taken into account due to the influence of the parasitic capacitance, the second wiring groove 41 is provided. Since the connection can be made via the formed Cu wiring pattern 45, the speed can be improved as compared with the case where the connection is made only by the Cu wiring pattern in the wiring groove 37 in the first layer.

以上、本発明の実施例を説明したが、本発明は実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記の実施例では本発明をＮチャネル型のトランジスタに適用しているが、本発明はこれに限定されるものではなく、Ｐチャネル型のトランジスタにも適用することができる。 Although the embodiments of the present invention have been described above, the present invention is not limited to the embodiments, and various modifications can be made within the scope of the present invention described in the claims.
For example, in the above embodiment, the present invention is applied to an N-channel transistor, but the present invention is not limited to this, and can be applied to a P-channel transistor.

また、上記の実施例ではソース領域及びドレイン領域を二重拡散構造で形成しているが、本発明はこれに限定されるものではなく、ソース領域及びドレイン領域を単層の拡散領域により形成してもよい。
また、上記の実施例ではソース領域及びドレイン領域の表面部にシリサイド層を形成しているが、本発明はこれに限定されるものではなく、ソース領域及びドレイン領域の表面部に必ずしもシリサイド層を形成しなくてもよい。 In the above embodiment, the source region and the drain region are formed with a double diffusion structure. However, the present invention is not limited to this, and the source region and the drain region are formed with a single diffusion region. May be.
In the above embodiment, the silicide layers are formed on the surface portions of the source region and the drain region. However, the present invention is not limited to this, and the silicide layers are not necessarily formed on the surface portions of the source region and the drain region. It does not have to be formed.

また、図１及び図２を参照して説明した実施例では、Ｃｕ配線パターン３１，４５によりゲート電極７とソース領域を短絡するように配線用溝２７，３７を形成しているが、本発明はこれに限定されるものではなく、例えばゲート電極とドレイン領域を短絡するように配線用溝を形成したり、ゲート電極、ソース領域及びドレイン領域を短絡させずにそれらの電位を所望の領域に導いたりするなど、配線用溝２７，３７を所望の領域に形成することができる。
また、図１及び図２を参照して説明した実施例では、配線材料としてＣｕを用いているが、本発明はこれに限定されるものではなく、例えば配線材料としてタングステンを用いてもよい。 In the embodiment described with reference to FIGS. 1 and 2, the wiring grooves 27 and 37 are formed by the Cu wiring patterns 31 and 45 so as to short-circuit the gate electrode 7 and the source region. However, the present invention is not limited to this. For example, a trench for wiring is formed so as to short-circuit the gate electrode and the drain region, or the potential is set to a desired region without short-circuiting the gate electrode, source region, and drain region. For example, the wiring grooves 27 and 37 can be formed in a desired region.
In the embodiment described with reference to FIGS. 1 and 2, Cu is used as the wiring material. However, the present invention is not limited to this, and for example, tungsten may be used as the wiring material.

また、上記の実施例では、シリコン基板１上に絶縁膜を介して形成された半導体膜として多結晶シリコン膜からなるゲート電極７を備えているが、本発明はこれに限定されるものではなく、多結晶シリコン膜からなる抵抗素子やヒューズ素子、容量素子などを備え、それらの素子の上の窒化膜にコンタクトホールが形成されているようにしてもよい。また、それらの素子の材料は多結晶シリコンゲルマニウムであってもよい。
また、素子分離用の絶縁膜はＳＴＩに限定されるものではなく、例えばＬＯＣＯＳ（local oxidation of silicon）酸化膜など、他の絶縁膜であってもよい。 In the above embodiment, the gate electrode 7 made of a polycrystalline silicon film is provided as a semiconductor film formed on the silicon substrate 1 via an insulating film. However, the present invention is not limited to this. Alternatively, a resistor element, a fuse element, a capacitor element, or the like made of a polycrystalline silicon film may be provided, and a contact hole may be formed in a nitride film on these elements. Further, the material of these elements may be polycrystalline silicon germanium.
Further, the insulating film for element isolation is not limited to STI, and may be another insulating film such as a LOCOS (local oxidation of silicon) oxide film.

一実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。It is a figure which shows one Example, (A) is a top view, (B) is sectional drawing in the AA position of (A). 他の実施例を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ位置での断面図である。It is a figure which shows another Example, (A) is a top view, (B) is sectional drawing in the BB position of (A). 従来の半導体装置を説明するための断面図である。It is sectional drawing for demonstrating the conventional semiconductor device.

Explanation of symbols

１シリコン基板
３ＳＴＩ
５ゲート絶縁膜
７ゲート電極
９Ｎ型低濃度拡散領域
１１サイドウォールスペーサ
１３Ｎ型高濃度拡散領域
１５Ｐ型高濃度拡散領域
１７シリサイド層
１９窒化膜
２１層間絶縁膜
２３，２５コンタクトホール
２７配線用溝
２９バリアメタル
３１Ｃｕ配線パターン
３３第２窒化膜
３５第２層間絶縁膜
３７配線用溝
３９開口部
４１第２配線用溝
４３バリアメタル
４５Ｃｕ配線パターン 1 Silicon substrate 3 STI
5 Gate insulating film 7 Gate electrode 9 N-type low concentration diffusion region 11 Side wall spacer 13 N-type high concentration diffusion region 15 P-type high concentration diffusion region 17 Silicide layer 19 Nitride film 21 Interlayer insulating film 23, 25 Contact hole 27 For wiring Groove 29 barrier metal 31 Cu wiring pattern 33 second nitride film 35 second interlayer insulating film 37 wiring groove 39 opening 41 second wiring groove 43 barrier metal 45 Cu wiring pattern

Claims

A semiconductor substrate, a diffusion region formed on a surface side of the semiconductor substrate, a nitride film formed on the surface of the semiconductor substrate including on the diffusion region, and the nitride film formed on the nitride film are selected by etching An interlayer insulating film made of an insulating film having a large ratio, a connection hole provided in the nitride film corresponding to at least the diffusion region, and a wiring provided in the interlayer insulating film including the connection hole forming region A semiconductor device comprising a groove and a wiring pattern formed by embedding the same conductive material in the connection hole and in the wiring groove.

The semiconductor device according to claim 1, wherein the conductive material is Cu.

The semiconductor device according to claim 1, wherein the interlayer insulating film is an oxide film or a low-k film.

A semiconductor film is provided on the insulating film formed on the surface of the semiconductor substrate, the nitride film and the interlayer insulating film are formed to cover the semiconductor film, and a second film is formed on the nitride film corresponding to the semiconductor film. 4. The semiconductor device according to claim 1, wherein a connection hole is formed, and a wiring groove is also formed in the interlayer insulating film in a formation region of the second connection hole.

A second interlayer insulating film formed on the interlayer insulating film via a second nitride film; an opening provided in the second nitride film corresponding to at least a predetermined region of the wiring pattern; and the opening A second wiring pattern formed in the second interlayer insulating film including a portion forming region, and a second wiring pattern formed by burying Cu in the opening and the second wiring groove The semiconductor device according to claim 1, further comprising: