KR100688543B1 - Recess gate-type semiconductor device and method of fabricating the same - Google Patents

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KR100688543B1 KR1020050032293A KR20050032293A KR100688543B1 KR 100688543 B1 KR100688543 B1 KR 100688543B1 KR 1020050032293 A KR1020050032293 A KR 1020050032293A KR 20050032293 A KR20050032293 A KR 20050032293A KR 100688543 B1 KR100688543 B1 KR 100688543B1
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Abstract

리세스 게이트형 반도체 소자 및 그 제조 방법이 제공된다. 본 발명에 따른 반도체 소자는, 제 1 방향으로는 소자분리영역의 측벽들로부터 이격되고 제 2 방향으로는 소자분리영역의 측벽들과 접하여 형성된 리세스 트렌치를 매립하여 활성영역 내에 형성된 리세스부를 갖는 게이트 전극, 및 게이트 전극을 사이에 두고 활성영역에 이격되어 형성된 소오스 및 드레인을 포함한다. 활성영역 리세스 트렌치의 제 2 방향으로의 폭은 소오스 및 드레인의 제 2 방향으로의 폭보다 크다. 이에 따라, 본 발명에 따른 반도체 소자는 우수한 접합 누설 전류 및 리프레시 특성을 갖는다.A recess gate type semiconductor device and a method of manufacturing the same are provided. The semiconductor device according to the present invention has a recess formed in the active region by filling a recess trench formed in the first direction to be spaced apart from the sidewalls of the device isolation region and in contact with the sidewalls of the device isolation region in the second direction. And a source and a drain formed to be spaced apart from the active region with the gate electrode interposed therebetween. The width of the active region recess trench in the second direction is greater than the width of the source and drain in the second direction. Accordingly, the semiconductor device according to the present invention has excellent junction leakage current and refresh characteristics.

Description

리세스 게이트형 반도체 소자 및 그 제조 방법{Recess gate-type semiconductor device and method of fabricating the same}Recess gate-type semiconductor device and method of fabricating the same

도 1a는 종래의 리세스 게이트형 반도체 소자를 보여주는 평면도이고;1A is a plan view showing a conventional recess gate type semiconductor device;

도 1b는 도 1a의 반도체 소자의 I-I'에서 취한 단면도이고;FIG. 1B is a cross-sectional view taken at II ′ of the semiconductor device of FIG. 1A; FIG.

도 2a는 본 발명의 제 1 실시예에 따른 리세스 게이트형 반도체 소자를 보여주는 평면도이고;2A is a plan view showing a recessed gate type semiconductor device according to the first embodiment of the present invention;

도 2b 및 도 2c는 도 2a의 반도체 소자의 I-I' 및 II-II'에서 각각 취한 단면도들이고;2B and 2C are cross sectional views taken along lines II ′ and II-II ′ of the semiconductor device of FIG. 2A, respectively;

도 3a 내지 도 7a는 본 발명의 제 1 실시예에 따른 리세스 게이트형 반도체 소자의 제조 방법을 보여주는 평면도들이고;3A to 7A are plan views showing a method of manufacturing a recessed gate type semiconductor device according to the first embodiment of the present invention;

도 3b 내지 도 7b는 도 3a 내지 도 7a의 반도체 소자의 I-I'에서 각각 취한 단면도들이고;3B to 7B are cross-sectional views taken on line II ′ of the semiconductor device of FIGS. 3A to 7A, respectively;

도 8a는 본 발명의 제 2 실시예에 따른 리세스 게이트형 반도체 소자를 보여주는 평면도이고;8A is a plan view showing a recessed gate type semiconductor device according to a second embodiment of the present invention;

도 8b 및 도 8c는 도 8a의 반도체 소자의 I-I' 및 II-II'에서 각각 취한 단면도들이고;8B and 8C are cross sectional views taken along lines II ′ and II-II ′ of the semiconductor device of FIG. 8A, respectively;

도 9a 내지 도 11a는 본 발명의 제 2 실시예에 따른 리세스 게이트형 반도체 소자의 제조 방법을 보여주는 평면도들이고; 그리고9A to 11A are plan views showing a method of manufacturing a recessed gate type semiconductor device according to a second embodiment of the present invention; And

도 9b 내지 도 11b는 도 9a 내지 도 11a의 반도체 소자의 I-I'에서 각각 취한 단면도들이다.9B to 11B are cross-sectional views taken on line II ′ of the semiconductor device of FIGS. 9A to 11A, respectively.

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 리세스 게이트형(recess gate-type) 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a recess gate-type semiconductor device and a method for manufacturing the same.

반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 특히, 많은 수의 트랜지스터를 필요로 하는 반도체 소자에 있어서, 디자인 룰의 표준이 되는 게이트 길이(gate length)가 감소되고 있다. 이에 따라, 트랜지스터의 채널의 길이(channel length)도 감소된다. 트랜지스터의 채널 길이 감소는 단채널 효과(short channel effect)를 증가시킨다. 그 결과, 트랜지스터의 오프 전류(off current)가 증가되고, 그에 따라 반도체 소자, 예컨대 메모리 소자의 리프레시(refresh) 특성이 저하된다.As the degree of integration of semiconductor devices increases, the design rules for the components of the semiconductor devices decrease. In particular, in semiconductor devices that require a large number of transistors, the gate length, which is a standard for design rules, has been reduced. As a result, the channel length of the transistor is also reduced. Reducing the channel length of the transistor increases the short channel effect. As a result, the off current of the transistor is increased, thereby lowering the refresh characteristics of the semiconductor device, for example, the memory device.

최근에는, 고집적 소자에서 이러한 단채널 효과에 따른 리프레시 특성 저하를 막기 위해 동일한 게이트 전극 폭에 대해서도 채널의 길이를 증대시킬 수 있는 방법이 연구되고 있다. 그 일례로, 반도체 기판 내부로 리세스 트렌치(recess trench)를 형성하여 리세스 게이트 또는 트렌치 게이트(trench gate)를 형성하는 방법이 연구되고 있다. 이하 도면을 참조하여 종래의 리세스 게이트형 반도체 소자 에 대해서 설명한다.Recently, a method for increasing the channel length for the same gate electrode width has been studied in order to prevent the deterioration of the refresh characteristics due to such a short channel effect in a high density device. For example, a method of forming a recess trench or a trench gate by forming a recess trench into a semiconductor substrate has been studied. Hereinafter, a conventional recess gate semiconductor device will be described with reference to the accompanying drawings.

도 1a 및 도 1b를 참조하면, 종래 리세스 게이트형 반도체 소자는 반도체 기판(100)의 소자분리영역(105)에 의해 한정된 활성영역(110), 활성영역(110) 내에 이격되어 형성된 소오스 및 드레인(150), 소오스 및 드레인(150) 사이에 형성되고 게이트 절연막(125)에 의해 활성영역(110)과 절연된 게이트 전극(130)을 포함한다.1A and 1B, a conventional recess gate type semiconductor device includes an active region 110 defined by an isolation region 105 of a semiconductor substrate 100 and a source and a drain spaced apart from each other within the active region 110. A gate electrode 130 formed between the source 150 and the source and drain 150 and insulated from the active region 110 by the gate insulating layer 125.

게이트 전극(130)은 활성영역(110) 내부로 리세스되어 형성된 리세스부(130a), 활성영역(110) 상으로 돌출되어 형성된 돌출부(130b)를 포함한다. 활성영역(110)은 X1 방향으로 확장되어 있고, 게이트 전극 돌출부(130b)는 X2 방향으로 확장되어 있다. 게이트 전극(130) 측벽에는 게이트 스페이서(145)가 더 형성될 수 있다.The gate electrode 130 includes a recess 130a formed by being recessed into the active region 110 and a protrusion 130b protruding onto the active region 110. The active region 110 extends in the X 1 direction, and the gate electrode protrusion 130b extends in the X 2 direction. A gate spacer 145 may be further formed on the sidewall of the gate electrode 130.

채널 영역은 게이트 리세스부(130a)의 하단을 둘러싸는 형태로 활성영역(110)에 형성된다. 그 결과, 채널의 길이는 게이트 전극 돌출부(130b)의 X1 방향으로의 길이(L12)보다 더 길게 형성될 수 있다. 따라서, 리세스 게이트형 반도체 소자는 평면형(planar-type) 반도체 소자의 경우보다 채널의 길이를 더 길게 할 수 있다. 이에 따라, 리세스 게이트형 반도체 소자는 단채널 효과를 억제할 수 있다.The channel region is formed in the active region 110 to surround the bottom of the gate recess 130a. As a result, the length of the channel may be longer than the length L 12 of the gate electrode protrusion 130b in the X 1 direction. Therefore, the recess gate type semiconductor device may have a longer channel length than the planar type semiconductor device. Accordingly, the recess gate type semiconductor device can suppress the short channel effect.

하지만, 소자분리영역(105)과 접하는 경계부(B)에서 활성영역(110)의 모서리 부분은 게이트 전극(130) 방향으로 뾰쪽하게 돌출된다(active core sharpening). 이러한 현상은, 게이트 리세스부(130a)를 형성하기 위한 리세스 트렌치 식각 속도가 경계부(B1)에서 느리기 때문에, 활성영역(110) 모서리 부분이 식각되지 않기 때 문에 발생하는 것으로 알려져 있다.However, the edge portion of the active region 110 at the boundary portion B that is in contact with the device isolation region 105 protrudes sharply toward the gate electrode 130 (active core sharpening). This phenomenon is known to occur because the edge portion of the active region 110 is not etched because the recess trench etch rate for forming the gate recess 130a is slow at the boundary portion B1.

이에 따라, 대부분의 게이트 전극(130)은 돌출부(130b)의 폭(L12)이 리세스부(130a)의 폭(L13)보다 작은 내부 게이트 구조를 가지나, 소자분리영역(105)과 접하는 가장자리에서 게이트 전극(130)은 돌출부(130b)의 폭(L12)이 리세스부(130a)의 폭(L11)보다 큰 외부 게이트 구조를 가진다. 그 결과, 게이트 돌출부(130b)의 가장자리 아래의 소오스 및 드레인(150, B)은 낮은 농도로 얕게 형성된다. 왜냐하면, 소오스 및 드레인(150) 형성을 위한 불순물 주입이 게이트 돌출부(130b) 가장자리 및 게이트 스페이서(145)에 의해 스크린되기 때문이다.Accordingly, most of the gate electrodes 130 have an internal gate structure in which the width L 12 of the protrusion 130b is smaller than the width L 13 of the recess 130a, but is in contact with the device isolation region 105. At the edge, the gate electrode 130 has an outer gate structure in which the width L 12 of the protrusion 130b is larger than the width L 11 of the recess 130a. As a result, the source and drain 150, B below the edge of gate protrusion 130b are formed shallow at low concentration. This is because impurity implantation for forming the source and drain 150 is screened by the edge of the gate protrusion 130b and the gate spacer 145.

상기 반도체 소자의 게이트 전극(130)에 게이트 전압이 인가되면, 게이트 전극 돌출부(130b)의 가장자리 아래의 소오스/드레인(B)에 전기장이 집중된다. 이에 따라, 소오스 및 드레인(150) 접합부의 누설 전류가 증가되고, 반도체 소자 예컨대 메모리 소자의 리프레시 특성이 저하된다.When a gate voltage is applied to the gate electrode 130 of the semiconductor device, an electric field is concentrated on the source / drain B under the edge of the gate electrode protrusion 130b. As a result, the leakage current at the junction of the source and drain 150 is increased, and the refresh characteristics of the semiconductor device such as the memory device are reduced.

본 발명이 이루고자 하는 기술적 과제는 접합 누설 전류를 감소시켜 리프레시 특성을 개선한 리세스 게이트형 반도체 소자를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a recess gate type semiconductor device having improved junction characteristics by reducing junction leakage current.

본 발명이 이루고자 하는 다른 기술적 과제는 접합 누설 전류를 감소시켜 리프레시 특성을 개선한 리세스 게이트형 반도체 소자의 제조 방법을 제공하는 데 있다.Another object of the present invention is to provide a method of manufacturing a recessed gate type semiconductor device in which the junction leakage current is reduced to improve refresh characteristics.

상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 반도체 기판에 형성된 소자분리영역에 의해 한정되고, 제 1 방향으로는 상기 소자분리영역의 측벽들로부터 이격되고 제 2 방향으로는 상기 소자분리영역의 측벽들과 접하여 형성된 리세스 트렌치(recess trench)를 포함하는 활성영역; 상기 리세스 트렌치를 포함하는 상기 활성영역의 적어도 일부분 상의 게이트 절연막; 상기 게이트 절연막 상에 형성되고, 상기 리세스 트렌치를 매립하는 리세스부(recess portion)를 구비하는 게이트 전극; 및 상기 게이트 전극을 사이에 두고 상기 활성영역에 형성된 소오스 및 드레인을 포함하는 리세스 게이트형 반도체 소자가 제공된다. 상기 활성영역 리세스 트렌치의 상기 제 2 방향으로의 폭은 상기 소오스 및 드레인의 상기 제 2 방향으로의 폭보다 크다.According to an aspect of the present invention for achieving the above technical problem, it is defined by a device isolation region formed in a semiconductor substrate, spaced apart from sidewalls of the device isolation region in a first direction and the device isolation in a second direction An active region comprising a recess trench formed in contact with sidewalls of the region; A gate insulating film on at least a portion of the active region including the recess trench; A gate electrode formed on the gate insulating layer, the gate electrode having a recess portion filling the recess trench; And a source and a drain formed in the active region with the gate electrode interposed therebetween. The width of the active region recess trench in the second direction is greater than the width of the source and drain in the second direction.

상기 기술적 과제를 달성하기 위한 본 발명 태양의 일 측면에 따르면, 상기 게이트 전극은 상기 리세스부와 연결된 상기 활성영역 상의 돌출부를 포함할 수 있다. 나아가, 상기 게이트 전극 돌출부의 상기 제 1 방향으로의 폭은 상기 게이트 전극 리세스부의 상기 제 1 방향으로의 폭보다 작을 수 있다.According to an aspect of the present invention for achieving the above technical problem, the gate electrode may include a protrusion on the active region connected to the recess. Further, the width in the first direction of the gate electrode protrusion may be smaller than the width in the first direction of the gate electrode recess.

상기 기술적 과제를 달성하기 위한 본 발명 태양의 다른 측면에 따르면, 상기 활성영역 리세스 트렌치는 상기 소자분리영역과 접하는 단부들의 상기 제 2 방향으로의 폭을 상기 소오스 및 드레인보다 확장하는 제 1 홀 탭(first hole tab)들을 구비할 수 있다.According to another aspect of an aspect of the present invention for achieving the above technical problem, the active region recess trench is a first hole tap extending the width of the ends in contact with the device isolation region in the second direction than the source and drain (first hole tabs) may be provided.

상기 기술적 과제를 달성하기 위한 본 발명 태양의 또 다른 측면에 따르면, 상기 활성영역 리세스 트렌치는 상기 활성영역 리세스 트렌치의 상기 소오스 및 드 레인과 접하는 단부들의 가장자리 부근의 상기 제 1 방향의 폭을 확장하는 제 2 홀 탭들을 포함할 수 있다. 나아가, 상기 활성영역 리세스 트렌치 제 2 홀 탭들은 각각 한 단부가 상기 소자분리영역에 접해 있을 수 있다.According to another aspect of the present invention for achieving the above technical problem, the active region recess trench is a width in the first direction in the vicinity of the edge of the end contacting the source and drain of the active region recess trench It may include extending second hole taps. In addition, one end of each of the active region recess trench second hole tabs may be in contact with the device isolation region.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 반도체 기판에 형성된 소자분리영역에 의해 한정되고, 제 1 방향으로는 상기 소자분리영역의 측벽들로부터 이격되고 제 2 방향으로는 상기 소자분리영역의 측벽들과 접하여 형성된 리세스 트렌치를 포함하는 활성영역; 상기 리세스 트렌치를 포함하는 상기 활성영역의 적어도 일부분 상의 게이트 절연막; 상기 게이트 절연막 상에 형성되고, 상기 리세스 트렌치를 매립하는 리세스부를 구비하는 게이트 전극; 및 상기 게이트 전극을 사이에 두고 상기 활성영역에 형성된 소오스 및 드레인을 포함하는 리세스 게이트형 반도체 소자가 제공된다. 상기 활성영역 리세스 트렌치는 상기 소자분리영역과 접하는 단부들의 상기 제 2 방향으로의 폭을 상기 소오스 및 드레인보다 확장하는 제 1 홀 탭들을 구비하고, 상기 소오스 및 드레인과 접하는 단부들의 가장자리 부근의 상기 제 1 방향의 폭을 확장하는 제 2 홀 탭들을 각각 구비하고 있다.According to another aspect of the present invention for achieving the above technical problem, it is defined by a device isolation region formed in a semiconductor substrate, spaced apart from sidewalls of the device isolation region in a first direction and the device isolation in a second direction An active region comprising a recess trench formed in contact with sidewalls of the region; A gate insulating film on at least a portion of the active region including the recess trench; A gate electrode formed on the gate insulating layer, the gate electrode having a recess portion filling the recess trench; And a source and a drain formed in the active region with the gate electrode interposed therebetween. The active region recess trench has first hole tabs extending the width of the ends in contact with the device isolation region in the second direction than the source and the drain, and the edges near the edges of the ends in contact with the source and drain. Each of the second hole tabs extends in a width in the first direction.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 다음의 단계들을 포함하는 리세스 게이트형 반도체 소자의 제조 방법이 제공된다. 먼저, 제 1 방향으로 확장하고, 대향된 단부들의 일부분이 제 2 방향으로 확장되도록 한 쌍의 탭들을 구비하는 활성영역을 한정하는 소자분리영역을 반도체 기판에 형성한다. 이어서, 상기 활성영역 탭들과 상기 활성영역 탭들 사이의 활성영역을 노출 하는 포토레지스트 패턴을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 보호막으로 하여, 상기 노출된 활성영역을 식각하여 리세스 트렌치를 형성한다. 이어서, 상기 리세스 트렌치를 포함하는 상기 활성영역 상에 게이트 절연막을 형성한다. 이어서, 상기 게이트 절연막 상에 상기 리세스 트렌치를 매립하는 게이트 전극을 형성한다.According to an aspect of the present invention for achieving the above another technical problem, there is provided a method of manufacturing a recessed gate type semiconductor device comprising the following steps. First, a device isolation region is formed in the semiconductor substrate that extends in the first direction and defines an active region having a pair of tabs so that a portion of the opposite ends extends in the second direction. Subsequently, a photoresist pattern exposing an active region between the active region tabs and the active region tabs is formed. Subsequently, the exposed active region is etched using the photoresist pattern as an etch protective layer to form a recess trench. Subsequently, a gate insulating layer is formed on the active region including the recess trench. Subsequently, a gate electrode filling the recess trench is formed on the gate insulating film.

상기 다른 기술적 과제를 달성하기 위한 본 발명 태양의 일 측면에 따르면, 상기 포토레지스트 패턴은 상기 활성영역 탭들 사이의 상기 활성영역의 가장자리 부분을 상기 제 1 방향으로 확장하여 노출시키는 홀 탭들을 포함하여 형성할 수 있다. 나아가, 상기 포토레지스트 패턴 홀 탭들은 각각 하나의 단부가 상기 소자분리영역과 접하게 형성할 수 있다.According to an aspect of the present invention for achieving the another technical problem, the photoresist pattern is formed including hole tabs to extend the edge portion of the active region between the active region tabs to extend in the first direction can do. Further, each of the photoresist pattern hole tabs may be formed such that one end thereof contacts the device isolation region.

상기 다른 기술적 과제를 달성하기 위한 본 발명 태양의 다른 측면에 따르면, 상기 제조 방법은 상기 게이트 전극을 형성하는 단계 후, 상기 게이트 전극 양편의 상기 활성영역에 소오스 및 드레인을 형성하는 단계를 더 포함할 수 있다.According to another aspect of an aspect of the present invention for achieving the above another technical problem, the manufacturing method further comprises the step of forming a source and a drain in the active region on both sides of the gate electrode after forming the gate electrode; Can be.

이하 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. In the drawings, the components are exaggerated in size for convenience of description.

제 1 실시예First embodiment

도 2a는 본 발명의 제 1 실시예에 따른 리세스 게이트형 반도체 소자를 보여주는 평면도이고, 도 2b 및 도 2c는 도 2a의 I-I' 및 II-II'에서 각각 취한 단면도들이다.2A is a plan view illustrating a recess gate type semiconductor device according to a first exemplary embodiment of the present invention, and FIGS. 2B and 2C are cross-sectional views taken along lines II ′ and II-II ′ of FIG. 2A, respectively.

도 2a 내지 도 2c를 참조하면, 제 1 실시예에 따른 반도체 소자는 어레이로 배치된 활성영역(210), 활성영역(210) 내의 리세스 트렌치(220)를 매립하여 형성된 리세스부(230a)와 활성영역(210) 상에 형성된 돌출부(230b)를 구비하는 게이트 전극(230)을 포함한다. 소오스 및 드레인(250)은 게이트 전극(230)을 사이에 두고 이격되어 활성영역(210) 내에 형성될 수 있다. 소오스 및 드레인(250)은 두 개 또는 그 이상이 그룹을 형성할 수 있으므로, 각각을 구분하지 않고 하나의 참조부호로서 도시한다. 예를 들어, 소오스 및 드레인(250)의 하나를 소오스로 한정하면, 인접하는 것은 드레인이 될 수 있으며, 그 반대의 경우도 마찬가지이다.2A to 2C, the semiconductor device according to the first exemplary embodiment includes a recess 230a formed by filling an active region 210 arranged in an array and a recess trench 220 in the active region 210. And a gate electrode 230 having a protrusion 230b formed on the active region 210. The source and drain 250 may be formed in the active region 210 spaced apart from each other with the gate electrode 230 interposed therebetween. The source and drain 250 may be formed in groups of two or more, and are shown as one reference number without being separated from each other. For example, if one of the sources and the drain 250 is limited to the source, adjacent ones may be drains and vice versa.

활성영역(210)은 반도체 기판(200)내에 형성된 소자분리영역(205)에 의해 한정된다. 소자분리영역(205)은 절연막, 예컨대 실리콘 산화막으로 형성된 얕은 트렌치 분리막(shallow trench isolation; STI)으로 형성될 수 있다. 활성영역(210)은 소정의 너비를 갖고 X1 방향으로 확장한다. 활성영역(210)은 X1방향으로부터는 소자분리영역(205)의 측벽들로부터 소정간격 이격되고, X2 방향으로는 소자분리영역(205)과 접하는 리세스 트렌치(220)를 포함한다.The active region 210 is defined by the isolation region 205 formed in the semiconductor substrate 200. The device isolation region 205 may be formed of an insulating layer, for example, a shallow trench isolation (STI) formed of a silicon oxide layer. The active region 210 has a predetermined width and extends in the X 1 direction. The active region 210 includes a recess trench 220 spaced apart from sidewalls of the device isolation region 205 from the X 1 direction and in contact with the device isolation region 205 in the X 2 direction.

채널 영역(260)은 도 2b에 도시된 바와 같이 게이트 전극 리세스부(230a)의 아래의 활성영역(210)을 따라서 형성되며 소오스 및 드레인(250)과 연결된다. 이에 따라, 채널 영역(260)의 길이는 게이트 전극 돌출부(230b)의 X1 방향으로의 길이(D12), 즉 평면형 게이트 전극 구조의 채널 길이보다 크게 형성된다. 그 결과, 단채널 효과가 억제된다.The channel region 260 is formed along the active region 210 below the gate electrode recess 230a and is connected to the source and drain 250 as shown in FIG. 2B. Accordingly, the length of the channel region 260 is greater than the length D 12 of the gate electrode protrusion 230b in the X 1 direction, that is, the channel length of the planar gate electrode structure. As a result, the short channel effect is suppressed.

리세스 트렌치(220)는 소오스 및 드레인(250)보다 X2 방향의 폭을 넓히기 위해 양 단부들에 제 1 홀 탭(first hole tab, 220')들을 포함할 수 있다. 리세스 트렌치 제 1 홀 탭(220')들의 X1 방향으로의 길이는 나머지 리세스 트렌치(220)의 X1 방향으로의 길이와 동일할 수 있다. 하지만, 리세스 트렌치 제 1 홀 탭(220')들의 가장자리 부분은 둥근 곡선으로 형성될 수도 있다. 이 경우 리세스 트렌치 제 1 홀 탭(220)'들의 X1 방향으로의 길이는 나머지 리세스 트렌치(220)의 길이와 같거나 그보다 작을 수도 있다. 하지만, 리세스 트렌치 제 1 홀 탭(220')들이 리세스 트렌치(220)의 가장자리에 구비되기 때문에, 소오스 및 드레인(250) 사이에 형성된 리세스 트렌치(220) 부분의 X1 방향으로의 길이는 일정하게 유지될 수 있다.The recess trench 220 may include first hole tabs 220 ′ at both ends of the recess trench 220 to widen the width of the source and drain 250 in the X 2 direction. The length of the recess trench first hole taps 220 ′ in the X 1 direction may be the same as the length of the remaining recess trench 220 in the X 1 direction. However, the edge portion of the recess trench first hole tabs 220 'may be formed in a round curve. In this case, the length of the recess trench first hole taps 220 ′ in the X 1 direction may be equal to or smaller than the length of the remaining recess trench 220. However, since the recess trench first hole tabs 220 'are provided at the edge of the recess trench 220, the length of the recess trench 220 formed between the source and drain 250 in the X 1 direction. Can be kept constant.

게이트 전극 돌출부(230b)는 게이트 전극 리세스부(230a)와 연결되고, X2 방향으로 확장하는 라인 타입으로 형성될 수 있다. X1 방향과 X2 방향이 이루는 예각은 30o 내지 90o일 수 있으며, 바람직하게는 40o 내지 80o 범위인 것이 집적도 측면에서 유리하다.The gate electrode protrusion 230b is connected to the gate electrode recess 230a and may be formed in a line type extending in the X 2 direction. The acute angle formed by the X 1 direction and the X 2 direction may be 30 ° to 90 ° , preferably in the range of 40 ° to 80 ° .

게이트 전극 리세스부(330a)는 리세스 트렌치(220)를 매립하여 형성된다. 따라서, 게이트 전극 리세스부(330a)는 리세스 트렌치 제 1 홀 탭(220')을 매립하여 형성된 제 1 탭(230a')을 포함한다. 이에 따라, 도 2c에 도시된 바와 같이, 게이트 전극 리세스부(330a)의 X2 방향의 길이(D23)는 소오스 및 드레인(250)의 X2 방향으로의 길이(D21)보다 제 1 탭(230a')의 X2 방향의 길이(D22)의 두 배만큼 더 커지게 된다.The gate electrode recess 330a is formed by filling the recess trench 220. Accordingly, the gate electrode recess 330a includes a first tab 230a 'formed by filling the recess trench first hole tab 220'. Accordingly, as shown in FIG. 2C, the length D 23 in the X 2 direction of the gate electrode recess 330a is greater than the length D 21 in the X 2 direction of the source and drain 250. It becomes larger by twice the length D 22 in the X 2 direction of the tab 230a ′.

소오스 및 드레인(250) 사이의 게이트 전극 리세스부(330a) 부분의 X1 방향으로의 길이(D11)는 일정하게 유지될 수 있다. 왜냐하면, 전술한 바와 같이, 소오스 및 드레인(250) 사이의 리세스 트렌치(220) 부분이 X1 방향으로 일정한 너비로 형성되기 때문이다. 따라서, 소오스 및 드레인(250) 사이의 게이트 전극 리세스부(330a) 부분의 X1 방향으로의 길이는 게이트 전극 돌출부(230b)보다 크게 형성된다. 이에 따라, 소오스 및 드레인(250) 사이의 게이트 전극(230) 부분은 내부 게이트 구조로 형성된다. 이에 따라, 전계가 집중되는 영역이 없어 접합 누설 전류가 높지 않고, 그 결과 리프레시 특성이 개선된다.The length D 11 in the X 1 direction of the portion of the gate electrode recess 330a between the source and the drain 250 may be kept constant. This is because, as described above, the portion of the recess trench 220 between the source and drain 250 is formed to have a constant width in the X 1 direction. Therefore, the length of the portion of the gate electrode recess 330a between the source and drain 250 in the X 1 direction is larger than the gate electrode protrusion 230b. Accordingly, the portion of the gate electrode 230 between the source and drain 250 is formed to have an internal gate structure. As a result, there is no region where the electric field is concentrated, so that the junction leakage current is not high, and as a result, the refresh characteristic is improved.

다만, 리세스 트렌치 제 1 홀 탭(220')들을 매립하여 형성된 게이트 전극 리세스부 제 1 탭(230a')은 가장자리 부분이 곡선으로 형성될 수 있다. 이 경우, 게이트 전극 리세스부 제 1 탭(230a')의 가장자리 부분의 X1 방향으로의 길이는 게이트 전극 돌출부(230b)의 X1 방향으로의 길이와 같거나 그보다 작을 수 있다. 하지만, 게이트 전극 리세스부 제 1 탭(230a')의 가장자리 부분은 소오스 및 드레인 (250)과 직접 인접해 있지 않기 때문에 접합 누설 전류 및 리프레시 특성에 크게 영향을 끼치지 않는다.However, the edge portion of the gate electrode recess portion first tab 230a ′ formed by filling the recess trench first hole tabs 220 ′ may be curved. In this case, the length in the X 1 direction in the edge portion of the gate electrode recessed portion first tab (230a ') may be less equal to the length in the X 1 direction of the gate electrode projection (230b) or less. However, since the edge portion of the gate electrode recessed first tab 230a ′ is not directly adjacent to the source and drain 250, it does not significantly affect the junction leakage current and the refresh characteristic.

게이트 절연막(225)은 게이트 전극(230)과 활성영역(210)을 절연시킨다. 게이트 절연막(225)은 게이트 전극(230)과 활성영역(210) 사이에 구비되나, 소오스 및 드레인(250) 사이에도 남아 있을 수 있다.The gate insulating layer 225 insulates the gate electrode 230 from the active region 210. The gate insulating layer 225 is provided between the gate electrode 230 and the active region 210, but may remain between the source and drain 250.

상기 본 발명에 따른 리세스형 게이트 구조의 반도체 소자에 따르면, 소오스 및 드레인(250) 사이 게이트 전극(230) 부분이 내부 게이트 구조로 형성된다. 따라서, 접합 누설 전류 및 리프레시 특성이 우수하다.According to the semiconductor device of the recessed gate structure according to the present invention, a portion of the gate electrode 230 between the source and the drain 250 is formed as an internal gate structure. Therefore, the junction leakage current and refresh characteristics are excellent.

도 3a 내지 도 7a는 본 발명의 제 1 실시예에 따른 리세스 게이트형 반도체 소자의 제조 방법을 보여주는 평면도들이고, 도 3b 내지 도 7b는 각각 도 3a 내지 도 7a의 반도체 소자의 I-I'에서 취한 단면도들이다. 본 발명의 제 1 실시예에 따른 상기 반도체 소자의 제조 방법은 상기 본 발명의 제 1 실시예에 따른 반도체 소자 및 그 설명을 참조할 수 있다. 동일한 참조 부호는 동일한 구성 요소를 나타낸다.3A to 7A are plan views illustrating a method of manufacturing a recessed gate type semiconductor device according to a first embodiment of the present invention, and FIGS. 3B to 7B are respectively taken along line II ′ of the semiconductor device of FIGS. 3A to 7A. These are cross sections taken. A method of manufacturing the semiconductor device according to the first embodiment of the present invention may refer to the semiconductor device and the description thereof according to the first embodiment of the present invention. Like reference numerals denote like elements.

도 3a 및 도 3b를 참조하면, 반도체 기판(200)에 소자분리영역(205)을 형성하여, 활성영역(210)을 한정한다. 활성영역(210)은 X1 방향으로 확장하고, 대향된 단부들의 일부분이 X2 방향으로 확장되도록 한 쌍의 탭(210')들을 구비하고 있다. 즉, X2 방향으로의 길이를 기준으로 볼 때, 활성영역 탭(210')들이 구비된 활성영역(210) 부분의 길이(D23)는 활성영역 탭(210')이 구비되지 않은 활성영역(210) 부분 의 길이(D21)보다 활성영역 탭(210')의 길이(D22)의 두배 만큼 가 크게 할 수 있다. 활성영역 탭(210')들은, 이후 리세스 트렌치(220) 및 게이트 전극(230)의 X2 방향으로의 길이를 확장하는 역할을 한다.3A and 3B, an isolation region 205 is formed in the semiconductor substrate 200 to define the active region 210. The active region 210 has a pair of tabs 210 ′ extending in the X 1 direction and a portion of the opposite ends extending in the X 2 direction. That is, based on the length in the X 2 direction, the length D 23 of the portion of the active region 210 where the active region tabs 210 'are provided is the active region without the active region tab 210'. The length D 21 of the portion 210 may be greater than twice the length D 22 of the active region tab 210 ′. The active region tabs 210 ′ serve to extend the length of the recess trench 220 and the gate electrode 230 in the X 2 direction.

도 4a 및 도 4b를 참조하면, 활성영역 탭(210')들과 활성영역 탭(210')들 사이의 활성영역(210)을 노출하는 포토레지스트 패턴(215)을 형성한다. 포토레지스트 패턴(215)은 포토레지스트층(미도시)을 활성영역(210) 전면에 형성한 후, 노광 및 현상 작업을 수행하여 포토레지스트층을 패터닝하여 형성할 수 있다. 포토레지스트 패턴(215)은 제 2 방향으로 확장하는 라인 타입으로 형성할 수 있다.4A and 4B, a photoresist pattern 215 exposing the active region 210 between the active region tabs 210 ′ and the active region tabs 210 ′ is formed. The photoresist pattern 215 may be formed by forming a photoresist layer (not shown) on the entire surface of the active region 210 and then patterning the photoresist layer by performing exposure and development operations. The photoresist pattern 215 may be formed in a line type extending in the second direction.

도 5a 및 도 5b를 참조하면, 포토레지스트 패턴(215)을 식각 보호막으로 하여 노출된 활성영역(210)을 식각하여 리세스 트렌치(220)를 형성하고, 포토레지스트 패턴(215)을 제거한다. 상기 식각 단계는 포토레지스트 패턴(215)에 의해 노출되는 소자분리영역(205)은 식각하지 않고, 노출된 활성영역(210)만 식각할 수 있도록 선택비를 가지고 수행할 수 있다. 이러한 식각 선택비(etch selectivity)는 식각 기체를 이용하여 조절할 수 있다.Referring to FIGS. 5A and 5B, the recessed trench 220 is formed by etching the exposed active region 210 using the photoresist pattern 215 as an etch protective layer, and the photoresist pattern 215 is removed. The etching step may be performed with a selectivity such that the device isolation region 205 exposed by the photoresist pattern 215 is not etched, and only the exposed active region 210 can be etched. The etch selectivity may be controlled by using an etching gas.

리세스 트렌치(220)는 활성영역 탭(210') 부분을 식각하여 형성된 홀 탭(220')을 포함한다. 따라서, 리세스 트렌치(220)의 X2 방향으로의 길이는 주위의 활성영역(210)의 X2 방향으로의 길이보다 크게 된다.The recess trench 220 includes a hole tab 220 ′ formed by etching a portion of the active region tab 210 ′. Accordingly, the length of the recess trench 220 in the X 2 direction is larger than the length of the peripheral active region 210 in the X 2 direction.

도 6a 및 도 6b를 참조하면, 리세스 트렌치(220)를 포함하는 활성영역(210) 상에 게이트 절연막(225)을 형성한다. 이어서. 게이트 절연막(225) 상에 리세스 트 렌치(220)를 매립하도록 게이트 전극층(228)을 형성한다. 게이트 절연막(225)은 열 산화법을 이용하여 열 산화막으로 형성하거나, 또는 화학기상증착(CVD)법을 이용하여 산화막을 증착하여 형성할 수도 있다. CVD법에 의해 게이트 절연막(225)을 형성하는 경우에는, 게이트 절연막(225)이 도 6b에 도시된 바와는 달리 소자분리영역(205) 상에도 형성될 수 있다.6A and 6B, a gate insulating layer 225 is formed on the active region 210 including the recess trench 220. next. The gate electrode layer 228 is formed to fill the recess wrench 220 on the gate insulating layer 225. The gate insulating film 225 may be formed of a thermal oxide film using a thermal oxidation method, or may be formed by depositing an oxide film using a chemical vapor deposition (CVD) method. In the case where the gate insulating film 225 is formed by the CVD method, the gate insulating film 225 may be formed on the device isolation region 205 as shown in FIG. 6B.

게이트 전극층(228)은 폴리실리콘, 알루미늄(Al), 텅스텐(W), 티타늄 질화막(TiN), 탄탈륨(Ta), 백금(Pt) 또는 이들의 복합막으로 형성할 수 있다. 게이트 전극층(228)은 저항을 낮추기 위해 상기 폴리실리콘 상에 금속 실리사이드층(metal silicide layer)(미도시)을 더 포함할 수도 있다. 예를 들어, 금속 실리사이드로는 텅스텐, 코발트, 티타늄 또는 니켈 등의 금속 실리사이드가 사용될 수 있다.The gate electrode layer 228 may be formed of polysilicon, aluminum (Al), tungsten (W), titanium nitride (TiN), tantalum (Ta), platinum (Pt), or a composite film thereof. The gate electrode layer 228 may further include a metal silicide layer (not shown) on the polysilicon to lower the resistance. For example, metal silicides such as tungsten, cobalt, titanium or nickel may be used as the metal silicide.

이어서, 선택적으로(optionally) 게이트 전극층(228)을 평탄화할 수 있다. 상기 평탄화 단계는 에치백(etch-back) 또는 화학적 기계적 연마(chemical mechanical polishing; CMP)법을 이용하여 수행할 수 있다.Subsequently, the gate electrode layer 228 may be planarized selectively. The planarization step may be performed using an etch-back or chemical mechanical polishing (CMP) method.

도 7a 및 도 7b를 참조하면, 게이트 전극층(228)을 패터닝하여 게이트 전극(230)을 형성한다. 이어서, 게이트 전극(230) 측벽에 게이트 스페이서(245)를 형성할 수 있다. 상기 게이트 전극(230)의 패터닝 단계는 게이트 전극층(228) 전면 상에 제 2 포토레지스트 패턴(미도시)을 형성하고, 상기 제 2 포토레지스트 패턴을 식각 보호막으로 하여 게이트 전극층(228)을 식각하여 수행할 수 있다. 게이트 전극(230) 형성을 위한 식각은 리세스 트렌치(220) 내부의 활성영역(210)이 일부 노출되도록 과도하게 수행할 수 있다. 바람직하게는, 상기 식각은 게이트 전극(230) 측벽이 활성영역(210) 표면으로부터 100 Å 내지 200 Å 깊이 정도까지 노출되도록 수행할 수 있다.7A and 7B, the gate electrode layer 228 is patterned to form the gate electrode 230. Subsequently, the gate spacer 245 may be formed on the sidewall of the gate electrode 230. In the patterning of the gate electrode 230, a second photoresist pattern (not shown) is formed on the entire surface of the gate electrode layer 228, and the gate electrode layer 228 is etched using the second photoresist pattern as an etch protective layer. Can be done. The etching for forming the gate electrode 230 may be excessively performed to partially expose the active region 210 inside the recess trench 220. Preferably, the etching may be performed such that the sidewall of the gate electrode 230 is exposed to a depth of about 100 to 200 Å from the surface of the active region 210.

게이트 전극(230)은 리세스 트렌치(220)를 매립하여 형성된 리세스부(230a)와 활성영역(210) 상에 형성된 돌출부(230b)를 포함한다. 게이트 전극 돌출부(230b)의 X1 방향으로의 길이는 게이트 전극 리세스부(230a)의 X1 방향으로의 길이보다 작게 형성하는 것이 바람직하다. 또한 게이트 전극 돌출부(230b)는 X2 방향으로 확장하는 라인 타입으로 형성할 수 있다. 이에 따라, 게이트 전극 돌출부(230b)는 어레이로 배치된 활성영역(210)들에 공유될 수도 있다. 또한, 게이트 전극 리세스부(230a)는 리세스 트렌치 홀 탭(220')을 매립하여 형성된 탭(230a')들을 포함할 수 있다.The gate electrode 230 includes a recess 230a formed by filling the recess trench 220 and a protrusion 230b formed on the active region 210. The length of the gate electrode protrusion 230b in the X 1 direction is preferably smaller than the length of the gate electrode recess 230a in the X 1 direction. In addition, the gate electrode protrusion 230b may be formed in a line type extending in the X 2 direction. Accordingly, the gate electrode protrusion 230b may be shared by the active regions 210 arranged in the array. In addition, the gate electrode recess 230a may include tabs 230a 'formed by filling the recess trench hole tabs 220'.

이어서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 알려진 방법에 따라서, 게이트 전극(230)을 사이에 두고 양쪽 활성영역(210)에 소오스 및 드레인(도 2의 250 참조)을 형성한다. 이어서, 통상적인 방법으로 금속 배선을 형성하여 반도체 소자를 제조할 수 있다. 특히, 상기 반도체 소자가 디램(DRAM) 소자인 경우는 상기 금속 배선 형성 전에 통상적인 방법으로 커패시터를 형성하는 단계가 더 포함될 수 있다.Subsequently, a source and a drain (see 250 in FIG. 2) are formed in both active regions 210 with the gate electrode 230 interposed therebetween according to a method known to those skilled in the art. . Subsequently, a metal wiring can be formed by a conventional method to manufacture a semiconductor device. In particular, when the semiconductor device is a DRAM device, the method may further include forming a capacitor in a conventional manner before forming the metal line.

상기 반도체 소자의 제조 방법에 따르면, 활성영역 탭(210')을 형성함으로써, 활성영역(210)의 X2 방향으로의 길이를 확장할 수 있다. 이에 따라, 리세스 트렌치(220) 및 게이트 전극 리세스부(230a)의 X2 방향으로의 길이가 확장된다. 그 결 과, 소오스 및 드레인 사이의 게이트 전극(230)을 내부 게이트 구조로 형성할 수 있다. 따라서, 상기 제조 방법에 따라 제조된 반도체 소자는 우수한 접합 누설 전류 및 리프레시 특성을 갖는다.According to the method of manufacturing the semiconductor device, the length of the active region 210 in the X 2 direction can be extended by forming the active region tab 210 ′. Accordingly, the length of the recess trench 220 and the gate electrode recess 230a in the X 2 direction is extended. As a result, the gate electrode 230 between the source and the drain may be formed as an internal gate structure. Therefore, the semiconductor device manufactured according to the above manufacturing method has excellent junction leakage current and refresh characteristics.

제 2 실시예Second embodiment

도 8a는 본 발명의 제 2 실시예에 따른 리세스 게이트형 반도체 소자를 보여주는 평면도이고, 도 8b 및 도 8c는 도 8a의 I-I' 및 II-II'에서 각각 취한 단면도들이다. 제 2 실시예에 따른 반도체 소자는 제 1 실시예에 따른 반도체 소자의 변형된 구조이다. 따라서, 제 2 실시예에 따른 반도체 소자의 구성은 제 1 실시예에 따른 반도체 소자의 설명 및 도면을 참조할 수 있다. 동일 또는 유사한 구조의 참조부호는 100의 자리만을 달리하고 있다.8A is a plan view illustrating a recessed gate type semiconductor device according to a second exemplary embodiment of the present invention, and FIGS. 8B and 8C are cross-sectional views taken along lines II ′ and II-II ′ of FIG. 8A, respectively. The semiconductor device according to the second embodiment is a modified structure of the semiconductor device according to the first embodiment. Therefore, the configuration of the semiconductor device according to the second embodiment may refer to the description and the drawings of the semiconductor device according to the first embodiment. Reference numerals of the same or similar structure differ only by 100 digits.

도 8a 내지 도 8c를 참조하면, 본 발명의 제 2 실시예에 따른 반도체 소자는 어레이로 배치된 활성영역(410), 및 활성영역(410) 내의 리세스 트렌치(420)를 매립하여 형성된 리세스부(430a)와 활성영역(410) 상에 형성된 돌출부(430b)를 구비하는 게이트 전극(430)을 포함한다. 소오스 및 드레인(450)은 게이트 전극(430)을 사이에 두고 이격되어 활성영역(410) 내에 형성될 수 있다. 게이트 절연막(425)은 게이트 전극(430)과 활성영역(410)을 절연시킨다.8A to 8C, the semiconductor device according to the second exemplary embodiment of the present invention includes a recess formed by filling an active region 410 arranged in an array and a recess trench 420 in the active region 410. And a gate electrode 430 having a portion 430a and a protrusion 430b formed on the active region 410. The source and drain 450 may be formed in the active region 410 spaced apart from each other with the gate electrode 430 interposed therebetween. The gate insulating layer 425 insulates the gate electrode 430 from the active region 410.

활성영역(410)은 반도체 기판(400)내에 형성된 소자분리영역(405)에 의해 한정된다. 활성영역(410) 내에는 X1방향으로부터는 소자분리영역(405)의 측벽들로부터 소정간격 이격되고, X2 방향으로는 소자분리영역(405)과 접하는 리세스 트렌치(420) 가 형성되어 있다. 채널 영역(460)은 게이트 전극 리세스부(430a) 아래의 활성영역(410)을 따라서 형성되며 소오스 및 드레인(450)과 연결될 수 있다.The active region 410 is defined by the isolation region 405 formed in the semiconductor substrate 400. In the active region 410, a recess trench 420 is spaced apart from the sidewalls of the device isolation region 405 from the X 1 direction and in contact with the device isolation region 405 in the X 2 direction. . The channel region 460 is formed along the active region 410 under the gate electrode recess 430a and may be connected to the source and drain 450.

리세스 트렌치(420)는 X2 방향의 폭을 소오스 및 드레인(450)보다 넓히기 위해 양 단부들에 제 1 홀 탭(420')들을 포함한다. 리세스 트렌치 제 1 홀 탭(420')들의 X1 방향으로의 길이는 나머지 리세스 트렌치(420) 부분의 X1 방향으로의 길이와 동일할 수 있다. 또한, 리세스 트렌치(420)는 소오스 및 드레인(450)과 접하는 단부들의 가장자리 부근의 X1 방향의 폭을 확장하는 제 2 홀 탭(420")들을 포함한다. 리세스 트렌치 제 2 홀 탭(420")은 하나의 단부가 소자분리영역(405)에 접해 있을 수 있다.The recess trench 420 includes first hole tabs 420 ′ at both ends to widen the X 2 direction width than the source and drain 450. The length of the recess trench first hole taps 420 ′ in the X 1 direction may be the same as the length of the remaining recess trench 420 in the X 1 direction. The recess trench 420 also includes second hole tabs 420 "extending in the width of the X 1 direction near the edges of the ends in contact with the source and drain 450. The recess trench second hole taps ( One end of the 420 ″ may be in contact with the isolation region 405.

게이트 전극 돌출부(430b)는 게이트 전극 리세스부(430a)와 연결되고, X2 방향으로 확장하는 라인 타입으로 형성될 수 있다. 게이트 전극 리세스부(430a)는 리세스 트렌치(420)를 매립하여 형성된다. 따라서, 게이트 전극 리세스부(430a)는 리세스 트렌치 제 1 홀 탭(420')을 매립하여 형성된 제 1 탭(430a') 및 리세스 트렌치 제 2 홀 탭(420")을 매립하여 형성된 제 2 탭(430a")을 포함할 수 있다. 이에 따라, 도 8c에 도시된 바와 같이, X2 방향으로의 길이를 기준으로 볼 때, 게이트 전극 리세스부(430a)의 길이(H23)는 소오스 및 드레인(450)의 길이(H21)보다 제 1 탭(430a')의 길이(H22)의 두 배만큼 더 커지게 된다.The gate electrode protrusion 430b is connected to the gate electrode recess 430a and may be formed in a line type extending in the X 2 direction. The gate electrode recess 430a is formed by filling the recess trench 420. Accordingly, the gate electrode recess 430a is formed by filling the first trench 430a 'formed by filling the recess trench first hole tab 420' and the recess trench second hole tab 420 ″. Two tabs 430a ". Accordingly, as shown in Fig. 8c, as viewed relative to the length in the X 2 direction, the length of a gate electrode recess portion (430a) (H 23) is a length of the source and drain (450) (H 21) It is larger than twice the length H 22 of the first tab 430a '.

도 8b에 도시된 바와 같이, X1 방향으로의 길이를 기준으로 볼 때, 게이트 전극 리세스부 제 2 탭(430a")을 포함하는 게이트 전극 리세스부(430a) 부분의 길이(H14)는, 다른 부분의 게이트 전극 리세스부(430a) 부분의 길이(H11)보다 게이트 전극 리세스부 제 2 탭(430a")의 길이(H13)의 두 배만큼 더 클 수 있다. 게이트 전극 리세스부 제 2 탭(430a")을 포함하지 않는 게이트 전극 리세스부(430a) 부분의 길이(H11)는 게이트 전극 돌출부(430b)의 길이(H12)보다 클 수 있다. 따라서, 소오스 및 드레인(250) 사이의 게이트 전극(430)은 제 1 실시예에 비해서 더욱 내부 게이트 구조로 형성될 수 있다. 이에 따라, 접합 누설 전류 및 리프레시 특성은 더욱 향상될 수 있다.As shown in FIG. 8B, the length H 14 of the portion of the gate electrode recessed portion 430a including the gate electrode recessed portion second tab 430a ″ when viewed based on the length in the X 1 direction. May be greater than twice the length H 13 of the gate electrode recess portion second tab 430a ″ than the length H 11 of the portion of the gate electrode recess portion 430a of the other portion. The length H 11 of the portion of the gate electrode recessed portion 430a not including the gate electrode recessed portion second tab 430a ″ may be greater than the length H 12 of the gate electrode protrusion 430b. The gate electrode 430 between the source and the drain 250 may be formed to have an inner gate structure as compared with the first embodiment, whereby the junction leakage current and the refresh characteristic may be further improved.

도 9a 내지 도 11a는 본 발명의 제 2 실시예에 따른 리세스 게이트형 반도체 소자의 제조 방법을 보여주는 평면도들이고, 도 9b 내지 도 11b는 각각 도 9a 내지 도 11a의 반도체 소자의 I-I'에서 취한 단면도들이다. 본 발명의 제 2 실시예에 따른 상기 반도체 소자의 제조 방법은 상기 제 1 실시예에 따른 반도체 소자의 제조 방법을 참조할 수 있다. 동일한 참조 부호는 동일한 구성 요소를 나타낸다.9A to 11A are plan views illustrating a method of manufacturing a recessed gate type semiconductor device according to a second exemplary embodiment of the present invention, and FIGS. 9B to 11B are respectively taken along line II ′ of the semiconductor device of FIGS. 9A to 11A. These are cross sections taken. The method of manufacturing the semiconductor device according to the second embodiment of the present invention may refer to the method of manufacturing the semiconductor device according to the first embodiment. Like reference numerals denote like elements.

도 9a 및 도 9b를 참조하면, 먼저 도 3a 및 도 3b에 설명된 방법에 따라서, 반도체 기판(400)에 소자분리영역(405)을 형성하여, 활성영역(410)을 한정한다. 활성영역(410)은 X1 방향으로 확장하고, 대향된 단부들의 일부분이 X2 방향으로 확장되도록 한 쌍의 탭(410')들을 구비하고 있다.9A and 9B, according to the method described with reference to FIGS. 3A and 3B, an isolation region 405 is formed in a semiconductor substrate 400 to define an active region 410. The active region 410 has a pair of tabs 410 'such that it extends in the X 1 direction and a portion of the opposite ends extends in the X 2 direction.

이어서, 활성영역 탭(410')들과 활성영역 탭(410')들 사이의 활성영역(410) 을 노출하고, 활성영역 탭(410')들 사이의 활성영역(410)의 가장자리 부분을 X1 방향으로 확장하여 노출시키는 홀 탭(415')을 포함하는 포토레지스트 패턴(415)을 형성한다. 포토레지스트 패턴 홀 탭(415')은 활성영역 탭(410')들 사이의 활성영역(410)의 가장자리 부분뿐만 아니라 이와 인접한 소자분리영역(405)까지 노출할 수 있다.Subsequently, the active region 410 between the active region tabs 410 'and the active region tabs 410' is exposed, and an edge portion of the active region 410 between the active region tabs 410 'is exposed. A photoresist pattern 415 including a hole tab 415 ′ extending in one direction is formed. The photoresist pattern hole tab 415 ′ may expose not only the edge portion of the active region 410 between the active region tabs 410 ′ but also the device isolation region 405 adjacent thereto.

도 10a 및 도 10b를 참조하면, 포토레지스트 패턴(415)을 식각 보호막으로 하여 노출된 활성영역(410)을 식각하여 리세스 트렌치(420)를 형성하고, 포토레지스트 패턴(415)을 제거한다. 리세스 트렌치(420)는 활성영역 탭(410') 부분을 식각하여 형성된 제 1 홀 탭(420')과 포토레지스트 패턴 홀 탭(415')에 의해 노출된 활성영역(410)을 식각하여 형성된 제 2 홀 탭(420")을 포함한다. 따라서, 리세스 트렌치(420)의 X2 방향으로의 길이는 주위의 활성영역(410) 부분의 X2 방향으로의 길이보다 크게 된다. 또한, 제 2 홀 탭(420")을 포함하는 리세스 트렌치(420) 부분은 X1 방향으로 확장된다.Referring to FIGS. 10A and 10B, the recessed trench 420 is formed by etching the exposed active region 410 using the photoresist pattern 415 as an etch protective layer, and the photoresist pattern 415 is removed. The recess trench 420 is formed by etching the active region 410 exposed by the first hole tab 420 'and the photoresist pattern hole tab 415' formed by etching the active region tab 410 '. And a second hole tab 420 ". Therefore, the length of the recess trench 420 in the X 2 direction is larger than the length of the peripheral active region 410 in the X 2 direction. The portion of the recess trench 420 including the two hole tab 420 "extends in the X 1 direction.

도 11a 및 도 11b를 참조하면, 리세스 트렌치(420)를 포함하는 활성영역(410) 상에 게이트 절연막(425)을 형성한다. 이어서. 게이트 절연막(425) 상에 게이트 전극층(미도시)을 형성한다. 이어서, 게이트 전극층을 패터닝하여 게이트 전극(430)을 형성한다. 이어서, 게이트 전극(430) 측벽에 게이트 스페이서(445)를 형성할 수 있다.11A and 11B, a gate insulating layer 425 is formed on the active region 410 including the recess trench 420. next. A gate electrode layer (not shown) is formed on the gate insulating layer 425. Subsequently, the gate electrode layer is patterned to form the gate electrode 430. Subsequently, a gate spacer 445 may be formed on the sidewall of the gate electrode 430.

게이트 전극(430)은 리세스 트렌치(420)를 매립하여 형성된 리세스부(430a) 와 활성영역(410) 상에 형성된 돌출부(430b)를 포함한다. 게이트 전극 돌출부(430b)의 X1 방향으로의 길이는 게이트 전극 리세스부(430a)의 X1 방향으로의 길이보다 작게 형성하는 것이 바람직하다. 게이트 전극 돌출부(430b)는 X2 방향으로 확장하는 라인 타입으로 형성할 수 있다. 게이트 전극 리세스부(430a)는 리세스 트렌치 제 1 홀 탭(420')을 매립하여 형성된 제 1 탭(430a')들과 리세스 트렌치 제 2 홀 탭(420")을 매립하여 형성된 제 2 탭(430a")을 포함한다.The gate electrode 430 includes a recess 430a formed by filling the recess trench 420 and a protrusion 430b formed on the active region 410. The length of the gate electrode protrusion 430b in the X 1 direction is preferably smaller than the length of the gate electrode recess 430a in the X 1 direction. The gate electrode protrusion 430b may be formed in a line type extending in the X 2 direction. The gate electrode recess 430a may include a first tab 430a 'formed by filling the recess trench first hole tab 420' and a second trench formed by filling the recess trench second hole tab 420 ″. Tab 430a ".

이어서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 알려진 방법에 따라서, 게이트 전극(430)을 사이에 두고 양쪽 활성영역(410)에 소오스 및 드레인(도 8의 450 참조)을 형성한다. 이어서, 통상적인 방법으로 금속 배선을 형성하여 반도체 소자를 제조할 수 있다.Subsequently, according to a method known to those skilled in the art, a source and a drain (see 450 in FIG. 8) are formed in both active regions 410 with the gate electrode 430 interposed therebetween. . Subsequently, a metal wiring can be formed by a conventional method to manufacture a semiconductor device.

상기 반도체 소자의 제조 방법에 따르면, 활성영역 탭(210')을 형성함으로써, 활성영역(210)의 X2 방향으로의 길이를 확장할 수 있다. 이에 따라, 리세스 트렌치(420) 및 게이트 전극 리세스부(430a)의 X2 방향으로의 길이가 확장된다. 더불어, 포토레지스트 패턴 홀 탭(415')을 형성하여, 리세스 트렌치(420) 및 게이트 전극 리세스부(430a)의 가장자리 부근을 X1 방향으로의 확장한다. 그 결과, 소오스 및 드레인 사이의 게이트 전극(430)을 내부 게이트 구조로 형성할 수 있다. 따라서, 상기 제조 방법에 따라 제조된 반도체 소자는 우수한 접합 누설 전류 및 리프레시 특성을 갖는다.According to the method of manufacturing the semiconductor device, the length of the active region 210 in the X 2 direction can be extended by forming the active region tab 210 ′. Accordingly, the length of the recess trench 420 and the gate electrode recess 430a in the X 2 direction is extended. In addition, the photoresist pattern hole tab 415 ′ is formed to extend around the edges of the recess trench 420 and the gate electrode recess 430a in the X 1 direction. As a result, the gate electrode 430 between the source and the drain can be formed in an internal gate structure. Therefore, the semiconductor device manufactured according to the above manufacturing method has excellent junction leakage current and refresh characteristics.

발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.The foregoing description of specific embodiments of the invention has been presented for purposes of illustration and description. The present invention is not limited to the above embodiments, and it is apparent that many modifications and changes can be made in the technical spirit of the present invention by those having ordinary skill in the art in combination. .

본 발명의 일 태양에 따른 상기 반도체 소자 및 그 제조 방법에 따르면, 활성영역 탭(210')을 형성함으로써, 활성영역(210)의 X2 방향으로의 길이를 확장할 수 있다. 이에 따라, 리세스 트렌치(220) 및 게이트 전극 리세스부(230a)의 X2 방향으로의 길이가 확장된다. 그 결과, 소오스 및 드레인 사이의 게이트 전극(230)을 내부 게이트 구조로 형성할 수 있다. 따라서, 상기 본 발명의 일 태양에 따른 반도체 소자는 우수한 접합 누설 전류 및 리프레시 특성을 갖는다.According to the semiconductor device and the method of manufacturing the same according to an aspect of the present disclosure, the active region tab 210 ′ may be formed to extend the length of the active region 210 in the X 2 direction. Accordingly, the length of the recess trench 220 and the gate electrode recess 230a in the X 2 direction is extended. As a result, the gate electrode 230 between the source and the drain can be formed in an internal gate structure. Accordingly, the semiconductor device according to one aspect of the present invention has excellent junction leakage current and refresh characteristics.

본 발명의 다른 태양에 따른 상기 반도체 소자 및 그 제조 방법에 따르면, 활성영역 탭(410')을 형성함으로써, 활성영역(410)의 X2 방향으로의 길이를 확장할 수 있다. 이에 따라, 리세스 트렌치(420) 및 게이트 전극 리세스부(430a)의 X2 방향으로의 길이가 확장된다. 더불어, 포토레지스트 패턴 홀 탭(415')을 형성하여, 리세스 트렌치(420) 및 게이트 전극 리세스부(430a)의 가장자리 부근을 X1 방향으로의 확장한다. 그 결과, 소오스 및 드레인 사이의 게이트 전극(430)을 내부 게이트 구조로 형성할 수 있다. 따라서, 본 발명에 따른 반도체 소자는 우수한 접합 누설 전 류 및 리프레시 특성을 갖는다.According to the semiconductor device and the manufacturing method thereof according to another aspect of the present invention, by forming the active region tab 410 ′, the length of the active region 410 in the X 2 direction can be extended. Accordingly, the length of the recess trench 420 and the gate electrode recess 430a in the X 2 direction is extended. In addition, the photoresist pattern hole tab 415 ′ is formed to extend around the edges of the recess trench 420 and the gate electrode recess 430a in the X 1 direction. As a result, the gate electrode 430 between the source and the drain can be formed in an internal gate structure. Therefore, the semiconductor device according to the present invention has excellent junction leakage current and refresh characteristics.

Claims (22)

반도체 기판에 형성된 소자분리영역에 의해 한정되고, 제 1 방향으로는 상기 소자분리영역의 측벽들로부터 이격되고 제 2 방향으로는 상기 소자분리영역의 측벽들과 접하여 형성된 리세스 트렌치를 포함하는 활성영역;An active region defined by a device isolation region formed in a semiconductor substrate, the active region including a recess trench spaced apart from sidewalls of the device isolation region in a first direction and contacting sidewalls of the device isolation region in a second direction ; 상기 리세스 트렌치를 포함하는 상기 활성영역의 적어도 일부분 상의 게이트 절연막;A gate insulating film on at least a portion of the active region including the recess trench; 상기 게이트 절연막 상에 형성되고, 상기 활성영역의 리세스 트렌치를 매립하는 리세스부를 구비하는 게이트 전극; 및A gate electrode formed on the gate insulating layer, the gate electrode having a recess portion filling a recess trench in the active region; And 상기 게이트 전극을 사이에 두고 상기 활성영역에 형성된 소오스 및 드레인을 포함하고,A source and a drain formed in the active region with the gate electrode interposed therebetween, 상기 활성영역의 리세스 트렌치의 상기 제 2 방향으로의 폭은 상기 소오스 및 드레인의 상기 제 2 방향으로의 폭보다 큰 것을 특징으로 하는 리세스 게이트형 반도체 소자.And the width of the recess trench in the active region in the second direction is greater than the width of the source and drain in the second direction. 제 1 항에 있어서, 상기 게이트 전극은 상기 리세스부와 연결된 상기 활성영역 상의 돌출부를 더 포함하는 것을 특징으로 하는 리세스 게이트형 반도체 소자.The recess gate type semiconductor device of claim 1, wherein the gate electrode further comprises a protrusion on the active region connected to the recess. 제 2 항에 있어서, 상기 게이트 전극의 돌출부는 상기 제 2 방향으로 확장된 것을 특징으로 하는 리세스 게이트형 반도체 소자.The recess gate type semiconductor device of claim 2, wherein the protrusion of the gate electrode extends in the second direction. 제 2 항에 있어서, 상기 게이트 전극의 돌출부의 상기 제 1 방향으로의 폭은 상기 게이트 전극의 리세스부의 상기 제 1 방향으로의 폭보다 작은 것을 특징으로 하는 리세스 게이트형 반도체 소자.The recess gate type semiconductor device according to claim 2, wherein the width of the protrusion of the gate electrode in the first direction is smaller than the width of the recess of the gate electrode in the first direction. 제 1 항에 있어서, 상기 활성영역의 리세스 트렌치는 상기 소오스 및 드레인보다 상기 제 2 방향으로의 폭을 확장하도록 상기 소자분리영역과 접하는 단부들에 제 1 홀 탭들을 포함하는 것을 특징으로 하는 리세스 게이트형 반도체 소자.2. The recess of claim 1, wherein the recess trench of the active region includes first hole tabs at end portions of the active region that contact the device isolation region to extend a width in the second direction than the source and drain. Set-gate type semiconductor device. 제 5 항에 있어서, 상기 리세스 트렌치의 제 1 홀 탭들의 상기 제 1 방향의 길이는 상기 제 1 홀 탭들 주위의 상기 리세스 트렌치 부분의 상기 제 1 방향의 길이와 같은 것을 특징으로 하는 리세스 게이트형 반도체 소자.6. The recess of claim 5, wherein the length of the first direction of the first hole tabs of the recess trench is equal to the length of the first direction of the recess trench portion around the first hole tabs. Gate type semiconductor device. 제 1 항 또는 제 5 항에 있어서, 상기 활성영역의 리세스 트렌치는 상기 소오스 및 드레인과 접하는 단부들의 가장자리 부근에 상기 제 1 방향의 폭을 확장하는 제 2 홀 탭들을 포함하는 것을 특징으로 하는 리세스 게이트형 반도체 소자.The recess trench of claim 1, wherein the recess trench of the active region includes second hole tabs extending in a width in the first direction near edges of the ends in contact with the source and drain. Set-gate type semiconductor device. 제 7 항에 있어서, 상기 리세스 트렌치의 제 2 홀 탭들은 각각 한 단부가 상기 소자분리영역에 접해 있는 것을 특징으로 하는 리세스 게이트형 반도체 소자.8. The recess gate type semiconductor device of claim 7, wherein each of the second hole tabs of the recess trench is in contact with the device isolation region. 반도체 기판에 형성된 소자분리영역에 의해 한정되고, 제 1 방향으로는 상기 소자분리영역의 측벽들로부터 이격되고 제 2 방향으로는 상기 소자분리영역의 측벽들과 접하여 형성된 리세스 트렌치를 포함하는 활성영역;An active region defined by a device isolation region formed in a semiconductor substrate, the active region including a recess trench spaced apart from sidewalls of the device isolation region in a first direction and contacting sidewalls of the device isolation region in a second direction ; 상기 리세스 트렌치를 포함하는 상기 활성영역의 적어도 일부분 상의 게이트 절연막;A gate insulating film on at least a portion of the active region including the recess trench; 상기 게이트 절연막 상에 형성되고, 상기 리세스 트렌치를 매립하는 리세스부를 구비하는 게이트 전극; 및A gate electrode formed on the gate insulating layer, the gate electrode having a recess portion filling the recess trench; And 상기 게이트 전극을 사이에 두고 상기 활성영역에 형성된 소오스 및 드레인을 포함하고,A source and a drain formed in the active region with the gate electrode interposed therebetween, 상기 활성영역의 리세스 트렌치는 상기 소오스 및 드레인보다 상기 제 2 방향의 폭을 확장하도록 상기 소자분리영역과 접하는 단부들에 제 1 홀 탭들을 구비하고, 상기 소오스 및 드레인과 접하는 단부들의 가장자리 부근에 상기 제 1 방향의 폭을 확장하는 제 2 홀 탭들을 더 구비하고 있는 것을 특징으로 하는 리세스 게이트형 반도체 소자. The recess trench of the active region includes first hole tabs at end portions in contact with the device isolation region so as to extend a width in the second direction than the source and drain portions, and is adjacent to edges of the end portions in contact with the source and drain portions. And a plurality of second hole tabs extending in a width in the first direction. 제 9 항에 있어서, 상기 리세스 트렌치의 제 1 홀 탭들의 상기 제 1 방향의 길이는 상기 제 1 홀 탭들 주위의 상기 리세스 트렌치 부분의 상기 제 1 방향의 길이와 같은 것을 특징으로 하는 리세스 게이트형 반도체 소자.10. The recess of claim 9, wherein the length of the first direction of the first hole tabs of the recess trench is equal to the length of the first direction of the recess trench portion around the first hole tabs. Gate type semiconductor device. 제 9 항에 있어서, 상기 리세스 트렌치의 제 2 홀 탭들은 각각 한 단부가 상기 소자분리영역에 접해 있는 것을 특징으로 하는 리세스 게이트형 반도체 소자.10. The recess gate type semiconductor device of claim 9, wherein one end of each of the second hole tabs of the recess trench is in contact with the device isolation region. 제 9 항에 있어서, 상기 게이트 전극은 상기 리세스부와 연결된 상기 활성영역 상의 돌출부를 더 포함하는 것을 특징으로 하는 리세스 게이트형 반도체 소자.10. The recess gate type semiconductor device of claim 9, wherein the gate electrode further comprises a protrusion on the active region connected to the recess portion. 제 12 항에 있어서, 상기 게이트 전극의 돌출부의 상기 제 1 방향으로의 폭은 상기 게이트 전극의 리세스부의 상기 제 1 방향으로의 폭보다 작은 것을 특징으로 하는 리세스 게이트형 반도체 소자.13. The recess gate type semiconductor device according to claim 12, wherein the width of the protrusion of the gate electrode in the first direction is smaller than the width of the recess of the gate electrode in the first direction. 제 1 방향으로 확장하여 형성되고, 대향된 단부들의 일부분이 제 2 방향으로 확장되도록 한 쌍의 탭들을 구비하는 활성영역을 한정하는 소자분리영역을 반도체 기판에 형성하는 단계;Forming an isolation region in the semiconductor substrate, the device isolation region being formed extending in the first direction and defining an active region having a pair of tabs so that a portion of the opposite ends extends in the second direction; 상기 한 쌍의 탭들과 그 사이의 상기 활성영역을 노출하는 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern exposing the pair of tabs and the active region therebetween; 상기 포토레지스트 패턴을 식각 보호막으로 하여, 상기 노출된 활성영역을 식각하여 리세스 트렌치를 형성하는 단계;Forming a recess trench by etching the exposed active region using the photoresist pattern as an etch protective layer; 상기 리세스 트렌치를 포함하는 상기 활성영역 상에 게이트 절연막을 형성하는 단계;Forming a gate insulating layer on the active region including the recess trench; 상기 게이트 절연막 상에 상기 리세스 트렌치를 매립하는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 게이트형 반도체 소자의 제조 방법.And forming a gate electrode filling the recess trench on the gate insulating layer. 제 14 항에 있어서, 상기 포토레지스트 패턴은 상기 소자분리영역의 일부를 노출시키도록 상기 제 2 방향으로 확장되게 형성하는 것을 특징으로 하는 리세스 게이트형 반도체 소자의 제조 방법.The method of claim 14, wherein the photoresist pattern is formed to extend in the second direction to expose a portion of the device isolation region. 제 14 항에 있어서, 상기 리세스 트렌치를 형성하는 단계는 상기 소자분리영역에 대해서 선택적으로 상기 활성영역을 식각하는 것을 특징으로 하는 리세스 게이트형 반도체 소자의 제조 방법.15. The method of claim 14, wherein forming the recess trench selectively etches the active region with respect to the device isolation region. 제 14 항에 있어서, 상기 게이트 전극은 상기 리세스 트렌치를 매립하는 리세스부 및 상기 리세스부와 연결되고 상기 활성영역 상으로 돌출된 돌출부를 포함하는 것을 특징으로 하는 리세스 게이트형 반도체 소자의 제조 방법.The recessed gate type semiconductor device of claim 14, wherein the gate electrode includes a recess portion filling the recess trench and a protrusion connected to the recess portion and protruding onto the active region. Manufacturing method. 제 17 항에 있어서, 상기 게이트 전극의 돌출부는 상기 제 2 방향으로 확장하는 라인 타입으로 형성하는 것을 특징으로 하는 리세스 게이트형 반도체 소자의 제조 방법.18. The method of claim 17, wherein the protrusion of the gate electrode is formed in a line type extending in the second direction. 제 17 항에 있어서, 상기 게이트 전극의 돌출부의 상기 제 1 방향으로의 길이는 상기 게이트 전극의 리세스부의 상기 제 1 방향으로의 길이보다 작게 형성하는 것을 특징으로 하는 리세스 게이트형 반도체 소자의 제조 방법.The method of claim 17, wherein the length of the protrusion of the gate electrode in the first direction is smaller than the length of the recess of the gate electrode in the first direction. Way. 제 14 항에 있어서, 상기 포토레지스트 패턴은 상기 한 쌍의 탭들 사이의 상기 활성영역의 가장자리 부분을 상기 제 1 방향으로 확장하여 노출시키는 홀 탭들을 포함하는 것을 특징으로 하는 리세스 게이트형 반도체 소자의 제조 방법.The recessed gate type semiconductor device of claim 14, wherein the photoresist pattern includes hole tabs that extend the edge portion of the active region between the pair of tabs to extend in the first direction. Manufacturing method. 제 20 항에 있어서, 상기 포토레지스트 패턴의 홀 탭들은 각각 하나의 단부가 상기 소자분리영역과 접하게 형성하는 것을 특징으로 하는 리세스 게이트형 반도체 소자의 제조 방법.21. The method of claim 20, wherein each of the hole tabs of the photoresist pattern is formed such that one end thereof contacts the device isolation region. 제 14 항에 있어서, 상기 게이트 전극을 형성하는 단계 후, 상기 게이트 전극 양편의 상기 활성영역에 소오스 및 드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 리세스 게이트형 반도체 소자의 제조 방법.15. The method of claim 14, further comprising forming a source and a drain in the active region on both sides of the gate electrode after the forming of the gate electrode.
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