JP2005168022A - 位相同期ループ内での周波数と位相の補正 - Google Patents
位相同期ループ内での周波数と位相の補正 Download PDFInfo
- Publication number
- JP2005168022A JP2005168022A JP2004348196A JP2004348196A JP2005168022A JP 2005168022 A JP2005168022 A JP 2005168022A JP 2004348196 A JP2004348196 A JP 2004348196A JP 2004348196 A JP2004348196 A JP 2004348196A JP 2005168022 A JP2005168022 A JP 2005168022A
- Authority
- JP
- Japan
- Prior art keywords
- current
- phase
- frequency
- voltage
- pll
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012937 correction Methods 0.000 title claims abstract description 43
- 230000004044 response Effects 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 17
- 230000010355 oscillation Effects 0.000 claims description 11
- 238000012546 transfer Methods 0.000 claims description 3
- 238000012986 modification Methods 0.000 abstract description 4
- 230000004048 modification Effects 0.000 abstract description 4
- 230000008859 change Effects 0.000 abstract description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000035772 mutation Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
- H03L7/1072—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the charge pump, e.g. changing the gain
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【課題】PLLに伴う不都合と問題を軽減、解消する。
【解決手段】PLL10内の周波数位相補正システムは、位相周波数検出器12、第一の電流と電圧を発生する第一と第二の電荷ポンプ、電圧−電流(V2I)変換器、電流加算器16、電流制御発振器(CCO)18を含む。位相周波数検出器12は、クロック信号と、PLL10の出力信号から得られる比較信号との周波数差、位相差を検出し、それぞれ第一と第二の電荷ポンプに送る。第一電荷ポンプは第一の電流を修正し、電流加算器16に送る。第二電荷ポンプは電圧を修正し、V2I変換器に送る。V2I変換器は電圧に対応する第二の電流を発生し、電流加算器16に送る。電流加算器16は第一と第二の電流を組み合わせて、制御電流をCCO18に送る。CCO18は周波数と位相がそれぞれ第一、第二の電流の修正に応じて変化する一つ以上の発振信号を発生する。
【選択図】図1
【解決手段】PLL10内の周波数位相補正システムは、位相周波数検出器12、第一の電流と電圧を発生する第一と第二の電荷ポンプ、電圧−電流(V2I)変換器、電流加算器16、電流制御発振器(CCO)18を含む。位相周波数検出器12は、クロック信号と、PLL10の出力信号から得られる比較信号との周波数差、位相差を検出し、それぞれ第一と第二の電荷ポンプに送る。第一電荷ポンプは第一の電流を修正し、電流加算器16に送る。第二電荷ポンプは電圧を修正し、V2I変換器に送る。V2I変換器は電圧に対応する第二の電流を発生し、電流加算器16に送る。電流加算器16は第一と第二の電流を組み合わせて、制御電流をCCO18に送る。CCO18は周波数と位相がそれぞれ第一、第二の電流の修正に応じて変化する一つ以上の発振信号を発生する。
【選択図】図1
Description
この発明は一般に電子回路に関するものであり、更に詳しくはPLL内での周波数と位相の補正に関するものである。
特定の周波数をそなえた信号を発生するために回路設計ではしばしば発振器が使用される。公知の発振器としては、インダクタンス−静電容量(LC)構成要素をそなえた電圧制御発振器がある。しかし、LC構成要素を使用すると、高消費電力の大形の回路となり得る。公知の発振器としては、電流制御発振器もある。しかし、これらの公知の発振器外部条件に過度に敏感になることがある。
本発明によれば、PLLに伴う不都合と問題が軽減または解消される。
一実施例では、位相同期ループ(PLL)10内の周波数と位相の補正のためのシステムは、位相周波数検出器と、それぞれ第一の電流と電圧とを発生する第一および第二の電荷ポンプと、電圧−電流(V2I)変換器と、電流加算器、電流制御発振器(CCO)とを含む。位相周波数検出器は、クロック信号と比較信号との間の周波数差および位相差を検出し、第一の電流を発生する第一の電荷ポンプに周波数差を伝え、電圧を発生する第二の電荷ポンプに位相差を伝える。比較信号はPLLの出力信号から得られる。第一の電荷ポンプは周波数差に応じて第一の電流を修正し、電流加算器に第一の電流を伝える。第二の電荷ポンプは位相差に応じて電圧を修正し、V2I変換器に電圧を伝える。V2I変換器は電圧に対応する第二の電流を発生し、電流加算器に第二の電流を伝える。電流加算器は第一の電流と第二の電流を相互に組み合わせて、CCOに対する制御電流を発生し、CCOに制御電流を伝える。CCOは第一の電流と第二の電流に応じて一つ以上の発振信号を発生する。CCOからの発振信号の周波数は第一の電流の修正に応じて変化し、発振信号の位相は第二の電流の修正に応じて変化する。
本発明の特定の実施例は一つ以上の技術的利点を提供し得る。たとえば、特定の実施例により、PLLは電圧スケーリングを容易にし得る。その結果、PLLは比較的低い電源電圧、たとえば0.5ボルトで適正に動作し得る。特定の実施例は電源電圧、たとえばVDDに対してスケーリング可能である。特定の実施例では、CMOSテクノロジーでPLLがスケーリング可能となるようにPLLの構成要素が実現される。特定の実施例はフィードフォワード(feed−forward)アーキテクチャを提供する。特定の実施例では、制御電流がフィードフォワードアーキテクチャの実現を容易にする。特定の実施例では、バイアス発生がフィードフォワードアーキテクチャの実現を容易にする。
特定の実施例はLCタンク回路と比べて、PLLに伴う所要面積を減らす。特定の実施例はクロックディザ(clock dithering)を容易に構成でき、その結果、PLLの電力出力が低減されることにより、PLLの近くの回路素子(たとえば、アンテナ)に悪影響を及ぼす恐れのあるPLLからの干渉が低減される。特定の実施例では、発振器の利得は実質的にプロセスと温度によらない。特定の実施例は高性能と低電力の用途に対して構成できる。ある実施例はこれらの技術的利点のすべて、またはいくつかを提供し得るか、もしくはどれも提供し得ない。ある実施例は一つ以上の他の技術的利点を提供し、それらの一つ以上は図、説明、および特許請求の範囲により当業者には容易に明らかとなり得る。
本発明およびその特徴と利点がより完全に理解されるように、付図を参照して以下の説明を行う。
図1は周波数と位相の補正を行うPLLの例10を示す。一実施例では、PLL10は、位相周波数検出器12、比例積分(PI)制御器14、電流加算器16、CCO18、一つ以上の変換器20、および分周器22を含む。1本以上の線、リード線、または他の適当なリンクを使用して、PLL10の構成要素を相互に結合し得る。たとえば、PLL10の構成要素を相互に結合するための線を埋めた回路基板にPLL10の構成要素を結合してもよい。PLL10の用途としては、たとえば、低電力高性能のディジタル信号プロセッサ(DSP)のコア、低電力無線の応用指向集積回路(ASIC:application−specific integrated circuit)、低電力の並直変換−直並変換(SERDES:serializer−deserializer)インタフェース、および他の適当な用途がある。
PLL10は第一の周波数のクロック信号24を受信し、クロック信号24を使用して、第一の周波数の倍数である第二の周波数を各々がそなえる一つ以上のPLL出力信号26を発生し得る。たとえば、PLL10は約60−70MHzのクロック信号24を受信し、クロック信号24を使用して、約2.4GHzの一つ以上の出力信号26を発生し得る。PLL10は位相周波数検出器12でクロック信号24を受信し得る。位相周波数検出器12はクロック信号24を分周器22からの比較信号28と比較し、適当な手法により比較に基づきクロック信号24と比較信号28との間の位相差と周波数差を判定し得る。位相周波数検出器12は位相差と周波数差に応じて制御信号30を発生し、制御信号30をPI制御器14に伝え得る。後で説明するように、PI制御器14は制御信号30に基づいて二つの電流32aおよび32bを発生し、電流32を電流加算器16に伝え得る。電流32aはクロック信号24と比較信号28との間の周波数差に対応し、電流32bはクロック信号24と比較信号28との間の位相差に対応し得る。
電流加算器16は電流32aと32bを相互に組み合わせて、結果の制御電流34をCCO18に伝え得る。特定の実施例では、CCO18は、互いに約180°位相が離れた二つの正弦発振信号を各々が発生する一つ以上のCCO素子(これは遅延セルを含み得る)を含み得る。CCO18の各CCO素子は、適当な手法により正弦波を方形波に変換する変換器20に結合し得る。変換器20はCCO素子44から発振信号36を受信し、発振信号36を使用して、デューティサイクルが約50%で、互いに約180°位相が離れた二つの方形波を発生し得る。PLL10の出力信号26は、これらの(そして他の)方形波を含み得る。PLL10は一つ以上の出力信号26を発生し得る。特定の実施例では、すべての出力信号26の周波数は、ほぼ相互に等しい。出力信号26の位相は互いに異なってもよい。特定の実施例では、出力信号26の位相は360°内に等間隔になっていてもよい。たとえば、PLL10が12個の出力信号26を発生する場合には、出力信号26の位相を0°、30°、60°、90°、120°、150°、180°、210°、240°、270°、300°、および330°とし得る。
帰還信号38(これはPLL10の一つ以上の出力信号26を含み得る)が一つ以上の変換器20から分周器22に伝え得る。分周器22は帰還信号38を受信して、適当な手法により帰還信号38を分周することにより、位相周波数検出器12に対する比較信号28を発生し得る。限定するものではない一例として、各出力信号26の周波数がクロック信号24の周波数の約100倍であると想定すれば、分周器22は帰還信号38を100分周して比較信号28を発生し得る。クロック信号24と比較信号28との間に周波数差が存在すれば、位相周波数検出器12はこの周波数差をPI制御器14に伝え、後で説明するように、PI制御器14に電流32a(したがって、制御電流34)を修正させて周波数差を減らし得る。同様に、クロック信号24と比較信号28との間に位相差が存在すれば、位相周波数検出器12はこの位相差をPI制御器14に伝え、後で説明するように、PI制御器14に電流32b(したがって、制御電流34)を修正させて位相差を減らし得る。
図2は、PLL10の例を更に詳細に示す。特定の実施例では、VDDの下限はPLL10内のNチャネルMOS(metal oxide semiconductor)デバイスの閾値とし得る。これらのNMOSデバイスでは、VDD>VT+VDSであり、ここでVTは閾値電圧、VDSは飽和電圧である。特定の実施例では、VDDの上限はPLL10内のトランジスタの電源電圧の上限(たとえば、1.2V)に応じて決め得る。PI制御器14は、二つの電荷ポンプ40aと40b、および電圧−電流(V2I)変換器42を含む。電荷ポンプ40aは、クロック信号24と比較信号28との間の周波数差に比例する電流(IPROP)を発生する。電流32aはIPROPを含み得る。電荷ポンプ40bは、クロック信号24と比較信号28との間の位相差に比例する電圧(VINT)を発生する。V2I変換器42はVINTをこの位相差に比例する電流(IINT)に変換する。電流32bはIINTを含み得る。IPROPおよびIINTはそれぞれ周波数差および周波数差を補正するために使用される。電流加算器16では、IPROPがIINTに重畳される。次に、組み合わせ電流(IPROP+IINT)を使用して、CCO18を駆動する。出力信号26の周波数がクロック信号24の周波数の想定された倍数より大きいか、または小さくなった場合には、IPROPが変化して、この周波数差を小さくし得る。同様に、出力信号26の位相がクロック信号24の位相から離れた場合には、IINTが変化して、この位相差を小さくし得る。
V2I変換器42内の抵抗Rは、特定の要求に応じて調節可能としてもよい。Rおよび静電容量C1、C2は、次の式で示されるように集合的に変換を行う。
式(3)で、gmは、制御電流34に結合されたMOSFETであるMgmの相互コンダクタンスを表し、sは動作周波数を表わす。C2が0より大きければ、PLL10は3次のPLL10である。しかし、C2がほぼ0になれば、PLL10は2次のPLL10になる。C1、C2、CPSRR、およびRは、PLLの出力信号の位相と周波数のシフトに生じ得るリンギングを集合的に減衰し得る。C2は式(3)に3次の項を与え、C2が0より大きいとき、PLLの出力信号は位相シフト、周波数シフト、またはそれらの両方の後じきに落ち着き得る。
式(3)で、gmは、制御電流34に結合されたMOSFETであるMgmの相互コンダクタンスを表し、sは動作周波数を表わす。C2が0より大きければ、PLL10は3次のPLL10である。しかし、C2がほぼ0になれば、PLL10は2次のPLL10になる。C1、C2、CPSRR、およびRは、PLLの出力信号の位相と周波数のシフトに生じ得るリンギングを集合的に減衰し得る。C2は式(3)に3次の項を与え、C2が0より大きいとき、PLLの出力信号は位相シフト、周波数シフト、またはそれらの両方の後じきに落ち着き得る。
PLL10のループ利得G(s)は次のように計算し得る。
式(4)で、KICOはCCO18の利得をHz/A単位で表わし、sは動作の周波数を表わし、MはPLLの乗数設定を表わし、gmはMgmの相互コンダクタンスを表わす。特定の要求に応じて、クロックディザはある用途では望ましく、他の用途では望ましくないことがある。特定の実施例では、クロックディザを行うために、電流加算器16に適当な電流加算−減算回路を追加し得る。電流加算−減算回路は周期的にCCO18の入力の電流を加算または減算することにより、PLL10の電力出力を減少し得る。特定の実施例では、クロックディザを行うために、各CCO素子44に高抵抗トランジスタを追加してもよい。図3はCCO素子44の例を示す。特定の実施例では、クロックディザを行うために、各CCO素子44に高抵抗トランジスタを追加し、トランジスタのゲートとドレーンをOUT−に結合し、トランジスタのソースをVDDに結合してもよい。トランジスタのソース電流はIINTの1/100にほぼ等しくし得る。
式(4)で、KICOはCCO18の利得をHz/A単位で表わし、sは動作の周波数を表わし、MはPLLの乗数設定を表わし、gmはMgmの相互コンダクタンスを表わす。特定の要求に応じて、クロックディザはある用途では望ましく、他の用途では望ましくないことがある。特定の実施例では、クロックディザを行うために、電流加算器16に適当な電流加算−減算回路を追加し得る。電流加算−減算回路は周期的にCCO18の入力の電流を加算または減算することにより、PLL10の電力出力を減少し得る。特定の実施例では、クロックディザを行うために、各CCO素子44に高抵抗トランジスタを追加してもよい。図3はCCO素子44の例を示す。特定の実施例では、クロックディザを行うために、各CCO素子44に高抵抗トランジスタを追加し、トランジスタのゲートとドレーンをOUT−に結合し、トランジスタのソースをVDDに結合してもよい。トランジスタのソース電流はIINTの1/100にほぼ等しくし得る。
図4は、PLL10内の周波数補正のための方法の例を示す。この方法はステップ100で始まり、比較信号28とクロック信号24との間に周波数差が生じる。ステップ102で、位相周波数検出器12は周波数差をPI制御器14に伝える。ステップ104で、PI制御器14は周波数差に応じて電流加算器16への電流32aを調節する。ステップ106で、電流32aの変化に応じて、電流加算器16はCCO18への制御電流を調節することにより周波数差を補正する。この点で、方法は終了する。
図5は、PLL10内の位相補正のための方法の例を示す。この方法はステップ200で始まり、比較信号28とクロック信号24との間に位相差が生じる。ステップ202で、位相周波数検出器12は周波数差をループフィルタキャップ(cap)に伝える。ステップ204で、ループフィルタキャップは周波数差の積分に比例する電圧を発生する。周波数差の積分は位相差に相当する。ステップ206で、V2I変換器42は位相差に比例する電流を発生する。ステップ208で、PI制御器14は位相差に応じて電流加算器16への電流32bを調節する。ステップ210で、電流32bの変化に応じて、電流加算器16はCCO18への制御電流を調節することにより位相差を補正する。この点で、方法は終了する。
図4および5に示す方法を別々に図示し、説明してきたが、これらの方法は特定の要求に応じて、同じ構成要素の一つ以上を使用してPLL10内で多少同時に実行しても良い。本発明をいくつかの実施例で説明してきたが、無数の変化、変異、変更、変形、および修正を当業者に示唆してもよく、本発明は特許請求の範囲の範囲内に入るこのような変化、変異、変更、変形、および修正を包含するものである。本発明は、特許請求の範囲に反映されない明細書のいかなる記述によってもいかなる点においても限定されるものではない。
以上の説明に関して更に以下の項を開示する。
(1)位相同期ループ(PLL)内の周波数と位相の補正のためのシステムであって、
クロック信号と、PLLの出力信号から得られた比較信号との間の周波数差および位相差を検出し、第一の電流を発生する第一の電荷ポンプに周波数差を伝え、電圧を発生する第二の電荷ポンプに位相差を伝えるように動作し得る位相周波数検出器と、
周波数差に応じて第一の電流を修正し、電流加算器に第一の電流を伝えるように動作し得る前記第一の電荷ポンプと、
位相差に応じて電圧を修正し、電圧−電流(V2I)変換器に電圧を伝えるように動作し得る前記第二の電荷ポンプと、
電圧に対応する第二の電流を発生し、前記電流加算器に第二の電流を伝えるように動作し得る前記V2I変換器と、
第一の電流と第二の電流を相互に組み合わせて、電流制御発振器(CCO)に対する制御電流を発生し、前記CCOに制御電流を伝えるように動作し得る前記電流加算器と、
第一の電流と第二の電流に応じて、周波数が第一の電流の修正に応じて変化し、位相が第二の電流の修正に応じて変化する一つ以上の発振信号を発生するように動作し得る前記CCOと
を具備するPLLの周波数位相補正システム。
(1)位相同期ループ(PLL)内の周波数と位相の補正のためのシステムであって、
クロック信号と、PLLの出力信号から得られた比較信号との間の周波数差および位相差を検出し、第一の電流を発生する第一の電荷ポンプに周波数差を伝え、電圧を発生する第二の電荷ポンプに位相差を伝えるように動作し得る位相周波数検出器と、
周波数差に応じて第一の電流を修正し、電流加算器に第一の電流を伝えるように動作し得る前記第一の電荷ポンプと、
位相差に応じて電圧を修正し、電圧−電流(V2I)変換器に電圧を伝えるように動作し得る前記第二の電荷ポンプと、
電圧に対応する第二の電流を発生し、前記電流加算器に第二の電流を伝えるように動作し得る前記V2I変換器と、
第一の電流と第二の電流を相互に組み合わせて、電流制御発振器(CCO)に対する制御電流を発生し、前記CCOに制御電流を伝えるように動作し得る前記電流加算器と、
第一の電流と第二の電流に応じて、周波数が第一の電流の修正に応じて変化し、位相が第二の電流の修正に応じて変化する一つ以上の発振信号を発生するように動作し得る前記CCOと
を具備するPLLの周波数位相補正システム。
(2)CCOがクロックディザのための一つ以上のトランジスタデバイスを具備する(1)記載のPLLの周波数位相補正システム。
(3)電流加算器がクロックディザのための電流加算と減算の回路を具備する(1)記載のPLLの周波数位相補正システム。
(3)電流加算器がクロックディザのための電流加算と減算の回路を具備する(1)記載のPLLの周波数位相補正システム。
(4)第一および第二の電荷ポンプとV2I変換器とが集合的に比例積分(PI)回路として機能する(1)−(3)のいずれか1項記載のPLLの周波数位相補正システム。
(5)発振信号は各々周波数と位相をそなえ、発振信号の周波数は少なくともほぼ相互に等しく、発振信号の位相は少なくともほぼ360°内に等間隔になっている(1)−(4)のいずれか1項記載のPLLの周波数位相補正システム。
(5)発振信号は各々周波数と位相をそなえ、発振信号の周波数は少なくともほぼ相互に等しく、発振信号の位相は少なくともほぼ360°内に等間隔になっている(1)−(4)のいずれか1項記載のPLLの周波数位相補正システム。
(6)CCOからの発振信号は正弦波であり、一つ以上の発振信号を実質的に方形波に変換するように各々が動作し得る一つ以上の変換器をシステムが具備する(1)−(4)のいずれか1項記載のPLLの周波数位相補正システム。
(7)位相が互いに少なくともほぼ180°離れている二つの発振信号を発生するように各々が動作し得る一つ以上のCCO素子をCCOが具備する(1)−(4)のいずれか1項記載のPLLの周波数位相補正システム。
(7)位相が互いに少なくともほぼ180°離れている二つの発振信号を発生するように各々が動作し得る一つ以上のCCO素子をCCOが具備する(1)−(4)のいずれか1項記載のPLLの周波数位相補正システム。
(8)位相同期ループ(PLL)内の周波数と位相の補正のための方法であって、
位相周波数検出器を使用して、クロック信号と、PLLの出力信号から得られた比較信号との間の周波数差および位相差を検出し、第一の電流を発生する第一の電荷ポンプに周波数差を伝え、電圧を発生する第二の電荷ポンプに位相差を伝え、
前記第一の電荷ポンプを使用して、周波数差に応じて第一の電流を修正し、電流加算器に第一の電流を伝え、
前記第二の電荷ポンプを使用して、位相差に応じて電圧を修正し、電圧−電流(V2I)変換器に電圧を伝え、
前記V2I変換器を使用して、電圧に対応する第二の電流を発生し、前記電流加算器に第二の電流を伝え、
前記電流加算器を使用して、第一の電流と第二の電流を相互に組み合わせて、電流制御発振器(CCO)に対する制御電流を発生し、前記CCOに制御電流を伝え、
前記CCOを使用して、第一の電流と第二の電流に応じて、周波数が第一の電流の修正に応じて変化し、位相が第二の電流の修正に応じて変化する一つ以上の発振信号を発生する、
ステップを含むPLLの周波数位相補正方法。
位相周波数検出器を使用して、クロック信号と、PLLの出力信号から得られた比較信号との間の周波数差および位相差を検出し、第一の電流を発生する第一の電荷ポンプに周波数差を伝え、電圧を発生する第二の電荷ポンプに位相差を伝え、
前記第一の電荷ポンプを使用して、周波数差に応じて第一の電流を修正し、電流加算器に第一の電流を伝え、
前記第二の電荷ポンプを使用して、位相差に応じて電圧を修正し、電圧−電流(V2I)変換器に電圧を伝え、
前記V2I変換器を使用して、電圧に対応する第二の電流を発生し、前記電流加算器に第二の電流を伝え、
前記電流加算器を使用して、第一の電流と第二の電流を相互に組み合わせて、電流制御発振器(CCO)に対する制御電流を発生し、前記CCOに制御電流を伝え、
前記CCOを使用して、第一の電流と第二の電流に応じて、周波数が第一の電流の修正に応じて変化し、位相が第二の電流の修正に応じて変化する一つ以上の発振信号を発生する、
ステップを含むPLLの周波数位相補正方法。
(9)位相同期ループ(PLL)内の周波数と位相の補正のためのロジックであって、媒体で符号化され、実行されたときに、
クロック信号と、PLLの出力信号から得られた比較信号との間の周波数差および位相差を検出し、第一の電流を発生する第一の電荷ポンプに周波数差を伝え、電圧を発生する第二の電荷ポンプに位相差を伝えるように動作し得る位相周波数検出器と、
周波数差に応じて第一の電流を修正し、電流加算器に第一の電流を伝えるように動作し得る前記第一の電荷ポンプと、
位相差に応じて電圧を修正し、電圧−電流(V2I)変換器に電圧を伝えるように動作し得る前記第二の電荷ポンプと、
電圧に対応する第二の電流を発生し、前記電流加算器に第二の電流を伝えるように動作し得る前記V2I変換器と、
第一の電流と第二の電流を相互に組み合わせて、電流制御発振器(CCO)に対する制御電流を発生し、前記CCOに制御電流を伝えるように動作し得る前記電流加算器と、
第一の電流と第二の電流に応じて、周波数が第一の電流の修正に応じて変化し、位相が第二の電流の修正に応じて変化する一つ以上の発振信号を発生するように動作し得る前記CCOと
を与えるPLLの周波数位相補正ロジック。
クロック信号と、PLLの出力信号から得られた比較信号との間の周波数差および位相差を検出し、第一の電流を発生する第一の電荷ポンプに周波数差を伝え、電圧を発生する第二の電荷ポンプに位相差を伝えるように動作し得る位相周波数検出器と、
周波数差に応じて第一の電流を修正し、電流加算器に第一の電流を伝えるように動作し得る前記第一の電荷ポンプと、
位相差に応じて電圧を修正し、電圧−電流(V2I)変換器に電圧を伝えるように動作し得る前記第二の電荷ポンプと、
電圧に対応する第二の電流を発生し、前記電流加算器に第二の電流を伝えるように動作し得る前記V2I変換器と、
第一の電流と第二の電流を相互に組み合わせて、電流制御発振器(CCO)に対する制御電流を発生し、前記CCOに制御電流を伝えるように動作し得る前記電流加算器と、
第一の電流と第二の電流に応じて、周波数が第一の電流の修正に応じて変化し、位相が第二の電流の修正に応じて変化する一つ以上の発振信号を発生するように動作し得る前記CCOと
を与えるPLLの周波数位相補正ロジック。
(10)一実施例では、位相同期ループ(PLL)10内の周波数と位相の補正のためのシステムは、位相周波数検出器12と、それぞれ第一の電流と電圧とを発生する第一および第二の電荷ポンプと、電圧−電流(V2I)変換器と、電流加算器16と、電流制御発振器(CCO)18とを含む。位相周波数検出器12は、クロック信号と比較信号との間の周波数差および位相差を検出し、第一の電流を発生する第一の電荷ポンプに周波数差を伝え、電圧を発生する第二の電荷ポンプに位相差を伝える。比較信号はPLL10の出力信号から得られる。第一の電荷ポンプは周波数差に応じて第一の電流を修正し、電流加算器16に第一の電流を伝える。第二の電荷ポンプは位相差に応じて電圧を修正し、V2I変換器に電圧を伝える。V2I変換器は電圧に対応する第二の電流を発生し、電流加算器16に第二の電流を伝える。電流加算器16は第一の電流と第二の電流を相互に組み合わせて、CCOに対する制御電流を発生し、CCO18に制御電流を伝える。CCO18は第一の電流と第二の電流に応じて一つ以上の発振信号を発生する。CCO18からの発振信号の周波数は第一の電流の修正に応じて変化し、発振信号の位相は第二の電流の修正に応じて変化する。
10 PLL
12 位相周波数検出器
16 電流加算器
18 電流制御発信器(CCO)
40a 電荷ポンプ
40b 電荷ポンプ
42 電圧−電流(V2I)変換器
12 位相周波数検出器
16 電流加算器
18 電流制御発信器(CCO)
40a 電荷ポンプ
40b 電荷ポンプ
42 電圧−電流(V2I)変換器
Claims (2)
- 位相同期ループ(PLL)内の周波数と位相の補正のためのシステムであって、
クロック信号と、PLLの出力信号から得られた比較信号との間の周波数差および位相差を検出し、第一の電流を発生する第一の電荷ポンプに周波数差を伝え、電圧を発生する第二の電荷ポンプに位相差を伝えるように動作し得る位相周波数検出器と、
周波数差に応じて第一の電流を修正し、電流加算器に第一の電流を伝えるように動作し得る前記第一の電荷ポンプと、
位相差に応じて電圧を修正し、電圧−電流(V2I)変換器に電圧を伝えるように動作し得る前記第二の電荷ポンプと、
電圧に対応する第二の電流を発生し、前記電流加算器に第二の電流を伝えるように動作し得る前記V2I変換器と、
第一の電流と第二の電流を相互に組み合わせて、電流制御発振器(CCO)に対する制御電流を発生し、前記CCOに制御電流を伝えるように動作し得る前記電流加算器と、
第一の電流と第二の電流に応じて、周波数が第一の電流の修正に応じて変化し、位相が第二の電流の修正に応じて変化する一つ以上の発振信号を発生するように動作し得る前記CCOと
を具備するPLLの周波数位相補正システム。 - 位相同期ループ(PLL)内の周波数と位相の補正のための方法であって、
位相周波数検出器を使用して、クロック信号と、PLLの出力信号から得られた比較信号との間の周波数差および位相差を検出し、第一の電流を発生する第一の電荷ポンプに周波数差を伝え、電圧を発生する第二の電荷ポンプに位相差を伝え、
前記第一の電荷ポンプを使用して、周波数差に応じて第一の電流を修正し、電流加算器に第一の電流を伝え、
前記第二の電荷ポンプを使用して、位相差に応じて電圧を修正し、電圧−電流(V2I)変換器に電圧を伝え、
前記V2I変換器を使用して、電圧に対応する第二の電流を発生し、前記電流加算器に第二の電流を伝え、
前記電流加算器を使用して、第一の電流と第二の電流を相互に組み合わせて、電流制御発振器(CCO)に対する制御電流を発生し、前記CCOに制御電流を伝え、
前記CCOを使用して、第一の電流と第二の電流に応じて、周波数が第一の電流の修正に応じて変化し、位相が第二の電流の修正に応じて変化する一つ以上の発振信号を発生する、
ステップを含むPLLの周波数位相補正方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/725,763 US7277519B2 (en) | 2003-12-02 | 2003-12-02 | Frequency and phase correction in a phase-locked loop (PLL) |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005168022A true JP2005168022A (ja) | 2005-06-23 |
Family
ID=34465745
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004348196A Pending JP2005168022A (ja) | 2003-12-02 | 2004-12-01 | 位相同期ループ内での周波数と位相の補正 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7277519B2 (ja) |
EP (1) | EP1538754A1 (ja) |
JP (1) | JP2005168022A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110248755A1 (en) * | 2010-04-08 | 2011-10-13 | Hasenplaugh William C | Cross-feedback phase-locked loop for distributed clocking systems |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8121241B2 (en) * | 2008-09-29 | 2012-02-21 | Motorola Solutions, Inc. | Method and apparatus for processing radio frequency signals |
JP5262932B2 (ja) * | 2009-04-01 | 2013-08-14 | ソニー株式会社 | 通信装置、位相同期ループ、移動体および通信方法 |
KR102349418B1 (ko) | 2015-08-31 | 2022-01-10 | 삼성전자 주식회사 | 기준전류 발생회로 및 기준전류 발생회로를 포함하는 전자 장치 |
WO2017051219A1 (en) * | 2015-09-25 | 2017-03-30 | Intel IP Corporation | An apparatus and a method for approximating a first signal using a second signal |
WO2021014629A1 (ja) * | 2019-07-25 | 2021-01-28 | 日本電信電話株式会社 | 同期検波装置、同期検波方法及びプログラム |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5180993A (en) | 1990-01-15 | 1993-01-19 | Telefonaktiebolaget L M Ericsson | Method and arrangement for frequency synthesis |
US5036294A (en) | 1990-12-03 | 1991-07-30 | Motorola Inc. | Phase locked loop having low-frequency jitter compensation |
US5491439A (en) | 1994-08-31 | 1996-02-13 | International Business Machines Corporation | Method and apparatus for reducing jitter in a phase locked loop circuit |
US6788221B1 (en) * | 1996-06-28 | 2004-09-07 | Synaptics (Uk) Limited | Signal processing apparatus and method |
US5818304A (en) * | 1997-03-20 | 1998-10-06 | Northern Telecom Limited | Phase-locked loop |
TW419901B (en) * | 1997-06-27 | 2001-01-21 | Hitachi Ltd | Phase-locked ring circuit, data processing device and data process system |
US6256362B1 (en) * | 1998-06-30 | 2001-07-03 | Texas Instruments Incorporated | Frequency acquisition circuit and method for a phase locked loop |
KR100652356B1 (ko) * | 2000-02-07 | 2006-11-30 | 삼성전자주식회사 | 광대역 채널 클럭 복원 시 안정된 클럭 재생을 위한 위상동기 루프 및 그의 동작 방법 |
US6614316B2 (en) * | 2001-04-05 | 2003-09-02 | International Business Machines Corporation | Fractional integration and proportional multiplier control to achieve desired loop dynamics |
US6563388B2 (en) | 2001-04-11 | 2003-05-13 | International Business Machines Corporation | Timing loop bandwidth tracking data rate |
JP3927475B2 (ja) * | 2001-09-14 | 2007-06-06 | 日本電波工業株式会社 | 高周波発振器 |
US6907089B2 (en) * | 2001-11-14 | 2005-06-14 | Broadcom, Corp. | Digital demodulation and applications thereof |
US20030168662A1 (en) * | 2002-03-08 | 2003-09-11 | Pramod Pandey | Integrated circuit with improved clock distribution |
-
2003
- 2003-12-02 US US10/725,763 patent/US7277519B2/en active Active
-
2004
- 2004-12-01 JP JP2004348196A patent/JP2005168022A/ja active Pending
- 2004-12-02 EP EP04106246A patent/EP1538754A1/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110248755A1 (en) * | 2010-04-08 | 2011-10-13 | Hasenplaugh William C | Cross-feedback phase-locked loop for distributed clocking systems |
Also Published As
Publication number | Publication date |
---|---|
US7277519B2 (en) | 2007-10-02 |
EP1538754A1 (en) | 2005-06-08 |
US20050117680A1 (en) | 2005-06-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6664861B2 (en) | Method and apparatus for stable phase-locked looping | |
CN102195642B (zh) | 锁相环电路及其控制方法、半导体集成电路和电子设备 | |
US6819190B2 (en) | Robust fractional clock-based pulse generator for digital pulse width modulator | |
WO2015149653A1 (zh) | 一种时钟占空比调整电路及多相位时钟产生器 | |
JP2008135835A (ja) | Pll回路 | |
JP2011078054A (ja) | 電流源、電子機器および集積回路 | |
JP2005168022A (ja) | 位相同期ループ内での周波数と位相の補正 | |
JP2001285059A (ja) | リング発振器出力波形間の位相オフセットを補正するための自己補正回路および方法 | |
US8686799B2 (en) | Low noise wide range voltage-controlled oscillator with transistor feedback | |
US7397293B2 (en) | Clock distribution circuit | |
JP2006135377A (ja) | 半導体装置 | |
US11784650B2 (en) | Calibration method, calibration device and multi-phase clock circuit | |
US8081040B1 (en) | Method and apparatus for oscillating | |
US20130181780A1 (en) | Digital to analog converter for phase locked loop | |
TWI392236B (zh) | 時脈產生電路、晶片與時脈產生方法 | |
JP2005176570A (ja) | Dc−dcコンバータ | |
JP2007006388A (ja) | 周波数逓倍回路 | |
JP2009077308A (ja) | 位相ロックループ回路 | |
JP4082507B2 (ja) | 位相同期回路 | |
KR100664867B1 (ko) | 전압제어 발진기 | |
JP2003229764A (ja) | 半導体集積回路 | |
US11082053B1 (en) | Phase locked loop-based power supply circuit and method, and chip | |
US20060267659A1 (en) | High-speed, low-noise voltage-controlled delay cell | |
JP4242712B2 (ja) | クロック生成回路 | |
JP2004312080A (ja) | 発振器 |