JP2005159935A - パルス幅変調型d/aコンバータ - Google Patents
パルス幅変調型d/aコンバータ Download PDFInfo
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Abstract
【課題】 低コスト、簡便の好適なパルス幅変調型D/Aコンバータを提供する。
【解決手段】 基準クロックを順次加算するNビットのフリーランカウンタと、前記フリーランカウンタに基づく値と出力指示値とを比較するデジタル比較器と、前記デジタル比較器の出力を平滑し、アナログ出力を出力するスムージングフィルタとを備えるパルス幅変調型D/Aコンバータにおいて、前記フリーランカウンタの下位ビットと上位ビットとを入れ替える入替手段を備えることを特徴とするパルス幅変調型D/Aコンバータ。
【選択図】 図1
【解決手段】 基準クロックを順次加算するNビットのフリーランカウンタと、前記フリーランカウンタに基づく値と出力指示値とを比較するデジタル比較器と、前記デジタル比較器の出力を平滑し、アナログ出力を出力するスムージングフィルタとを備えるパルス幅変調型D/Aコンバータにおいて、前記フリーランカウンタの下位ビットと上位ビットとを入れ替える入替手段を備えることを特徴とするパルス幅変調型D/Aコンバータ。
【選択図】 図1
Description
本発明は、計測器または伝送器等に用いるパルス幅変調型D/Aコンバータに関し、特に、低コスト、小形、簡便のパルス幅変調型D/Aコンバータに関する。
従来のパルス幅変調型D/Aコンバータについて、図7を用いて説明する。図7は、従来のパルス幅変調型D/Aコンバータを示す構成図である。
同図において、パルス幅変調型D/Aコンバータは、パルス幅変調器10とスムージングフィルタ20とを備える。そして、パルス幅変調器10は、出力指示値Codeに基づくパルス幅を備える信号S1を生成する。さらにまた、スムージングフィルタ20は、信号S1を平滑し、アナログの出力Voを生成する。
また、パルス幅変調器10は、Nビットのフリーランカウンタ11とNビットのデジタル比較器12とを備える。さらに、フリーランカウンタ11の出力(CN,CN−1,・・・,C2,C1)は、それぞれ、デジタル比較器12の入力(AN,AN−1,・・・,A2,A1)に接続する。また、基準クロックfckはフリーランカウンタ11に接続する。さらにまた、出力指示値Codeは、デジタル比較器12の入力(BN,BN−1,・・・,B2,B1)に接続する。
さらに、スムージングフィルタ20は、基準電圧Vrefを有するバッファ21とローパスフィルタ22とを備える。また、パルス幅変調器10の信号S1は、バッファ21の入力に接続する。さらに、バッファ21の出力の信号S2は、ローパスフィルタ22の入力に接続する。また、ローパスフィルタ22の出力は、出力Voに接続する。
このような、図7の従来例の動作を説明する。
フリーランカウンタ11は、基準クロックfckをカウントする。さらに、デジタル比較器12は、フリーランカウンタ11の出力(CN,CN−1,・・・,C2,C1)の値が出力指示値Codeよりも小さいときに、信号S1をハイとする。また、デジタル比較器12は、フリーランカウンタ11の出力の値が出力指示値Codeよりも大きいときに、信号S1をロウとする。
フリーランカウンタ11は、基準クロックfckをカウントする。さらに、デジタル比較器12は、フリーランカウンタ11の出力(CN,CN−1,・・・,C2,C1)の値が出力指示値Codeよりも小さいときに、信号S1をハイとする。また、デジタル比較器12は、フリーランカウンタ11の出力の値が出力指示値Codeよりも大きいときに、信号S1をロウとする。
さらに、バッファ21は、基準電圧Vrefに基づき、信号S1を所定の値に増幅すると共に、パルス幅変調器10の信号S1とスムージングフィルタ20の信号S2とが干渉しないように、インピーダンスを変換する。また、ローパスフィルタ22は、フリーランカウンタ11の動作周期、即ち、キャリアよりも低い周波数成分の出力Voを生成する。
このようにして、図7の従来例の信号S1は、出力指示値Codeに基づく、パルス幅となる。そして、出力Voは出力指示値Codeに基づく値となり、式(1)を満足する。
Vo=Vref・Code/2N (1)
Vo=Vref・Code/2N (1)
また、図8は、図7の従来例における信号S1のキャリア強度の周波数特性図である。ただし、フリーランカウンタ11のビット数Nは9とする。同図より、図7の従来例のキャリア強度は、低い周波数ほど大きくなる。
さらに、他の従来のパルス幅変調型D/Aコンバータは、複雑な構成を有する(例えば、特許文献1参照。)。
しかしながら、従来のパルス幅変調型D/Aコンバータは、高価、大型のローパスフィルタが必要という課題がある。また、従来のパルス幅変調型D/Aコンバータは、次数の高いローパスフィルタが必要という課題があり、精度の高いローパスフィルタが必要という課題がある。
さらに、従来のパルス幅変調型D/Aコンバータは、複雑で高価という課題がある。
本発明の目的は、以上説明した課題を解決するものであり、低コスト、小形、簡便の好適なパルス幅変調型D/Aコンバータ(変調型D/Aコンバータ)を提供することにある。
このような目的を達成する本発明は、次の通りである。
(1)基準クロックを順次加算するNビットのフリーランカウンタと、前記フリーランカウンタに基づく値と出力指示値とを比較するデジタル比較器と、前記デジタル比較器の出力を平滑し、アナログ出力を出力するスムージングフィルタとを備えるパルス幅変調型D/Aコンバータにおいて、前記フリーランカウンタの下位ビットと上位ビットとを入れ替える入替手段を備えることを特徴とするパルス幅変調型D/Aコンバータ。
(1)基準クロックを順次加算するNビットのフリーランカウンタと、前記フリーランカウンタに基づく値と出力指示値とを比較するデジタル比較器と、前記デジタル比較器の出力を平滑し、アナログ出力を出力するスムージングフィルタとを備えるパルス幅変調型D/Aコンバータにおいて、前記フリーランカウンタの下位ビットと上位ビットとを入れ替える入替手段を備えることを特徴とするパルス幅変調型D/Aコンバータ。
(2)基準クロックを順次加算するN+1ビットのフリーランカウンタと、デジタル比較器の出力を平滑し、アナログ出力を出力するスムージングフィルタとを備えるパルス幅変調型D/Aコンバータにおいて、前記フリーランカウンタの下位ビットと上位ビットとを入れ替える入替手段を備えると共に、前記デジタル比較器は、前記入替手段の出力の値と、最上位ビット0及び下位Nビットの出力指示値とを比較することを特徴とするパルス幅変調型D/Aコンバータ。
(3)基準クロックを順次加算するN+1ビットのフリーランカウンタと、デジタル比較器の出力を平滑し、アナログ出力を出力するスムージングフィルタとを備えるパルス幅変調型D/Aコンバータにおいて、前記フリーランカウンタの下位ビットと上位ビットとを反転する入替手段と、所定の2倍の基準電圧を有するバッファとを備えると共に、前記デジタル比較器は、前記入替手段の出力の値と、最上位ビット0及び下位Nビットの出力指示値とを比較することを特徴とするパルス幅変調型D/Aコンバータ。
以上説明したことから明らかなように、本発明によれば次のような効果がある。
本発明は、低コスト、簡便の好適なパルス幅変調型D/Aコンバータを提供する。そして、本発明のローパスフィルタは小形、低コストとなる。
本発明は、低コスト、簡便の好適なパルス幅変調型D/Aコンバータを提供する。そして、本発明のローパスフィルタは小形、低コストとなる。
また、本発明は、リニアリティの高いパルス幅変調型D/Aコンバータを提供する。
以下に図1に基づいて本発明を詳細に説明する。図1は、本発明の一実施例を示す構成図である。なお、図7の従来例と同一の要素には同一符号を付し、説明を省略する。
図1の実施例の特徴は、入替手段13の構成にある。そして、入替手段13は、フリーランカウンタ11の下位ビットと上位ビットとを入れ替える。
例えば、フリーランカウンタ11の最下位ビットの出力C1は、デジタル比較器12の最上位ビットの入力ANに接続する。また、フリーランカウンタ11の下位ビットの出力C2は、デジタル比較器12の上位ビットの入力AN-1に接続する。さらに、フリーランカウンタ11の最上位ビットの出力CNは、デジタル比較器12の最下位ビットの入力A1に接続する。即ち、入替手段13は、フリーランカウンタ11の配列において、上位ビットと下位ビットとを反転する。
このような、図1の実施例の動作を説明する。なお、図7の従来例と同一の動作については、説明を省略する。
図2は、図1の実施例におけるフリーランカウンタ11の出力(CN,CN−1,・・・,C2,C1)及びデジタル比較器12の入力(AN,AN−1,・・・,A2,A1)の時間変化を示す図である。同図において、フリーランカウンタ11の出力(CN,CN−1,・・・,C2,C1)が0から64まで直線的に変化するときに、デジタル比較器12の入力(AN,AN−1,・・・,A2,A1)はとりとめのない変化となる。ただし、フリーランカウンタ11のビット数Nは6とする。
このため、パルス幅変調器10の信号S1は、一周期で最大2(N−1)回トグルする。そして、図1の実施例において、信号S1の周波数成分は高域に移動し、信号S2の周波数成分も高域に移動する。
図3は、図1の実施例における信号S1のキャリア強度の周波数特性図である。ただし、フリーランカウンタ11のビット数Nは9とする。同図より、図1の実施例のキャリア強度は、周波数に関係なくほぼ一定の値となる。さらにまた、図1の基本波のキャリア強度C1は、図8の基本波のキャリア強度C2よりも44dB低い。
さらに、図1の実施例における信号S1のパルス幅の合計と、図7の従来例における信号S1のパルス幅の合計とは同じとなる。
したがって、図1の実施例の出力Voは、図7の従来例と同様に、出力指示値Codeに基づく値となる。そして、図1の実施例のローパスフィルタ22は、簡単な構成で済むことから、低コスト、小形とすることができる。
そして、図1の実施例の入替手段13は、結線のみで形成できるため、低コスト、小形、簡便に形成できる。
図1の実施例は、出力指示値Codeによりトグルの数が変化する。そして、トグルに起因するリニアリティの劣化が発生する。即ち、パルス幅変調器10の信号S1の波形において、ロウからハイへの過渡応答またはハイからロウへの過渡応答が一定とならない。
図4は、図1の実施例における信号S2の波形の拡大図である。同図において、信号S2の波形がロウからハイまたはハイからロウへ変化するときに、応答ずれSLH及び応答ずれSHLが生じる。そしてまた、応答ずれSLH及び応答ずれSHLはいずれも出力Voの誤差を生じせしめる。
図5は、図1の実施例における一周期内のトグル回数の特性図である。ただし、フリーランカウンタ11のビット数Nは6とする。同図において、出力指示値Codeがゼロから32まで変化するときに、トグル回数はゼロから32まで単調に増加する。さらに、出力指示値Codeが32から64まで変化するときに、トグル回数は32から0まで単調に減少する。
即ち、1/2スパン(32)までは、トグル回数は単調に増加する。そして、このとき、トグルに起因する出力Voの誤差も単調に増加する。
図6は、本発明の他の実施例を示す構成図である。なお、図1の実施例と同一の要素には同一符号を付し、説明を省略する。
図6の実施例の特徴は、フリーランカウンタ31とのデジタル比較器32と入替手段33との構成にある。
そして、フリーランカウンタ31はN+1ビットで形成し、デジタル比較器32はN+1ビットで形成する。また、入替手段33は、図1の実施例と同様に、フリーランカウンタ11の下位ビットと上位ビットとを入れ替える。
詳しくは、フリーランカウンタ31の最下位ビットの出力C1は、デジタル比較器32の最上位ビットの入力AN+1に接続する。また、フリーランカウンタ31の下位ビットの出力C2は、デジタル比較器32の上位ビットの入力ANに接続する。さらに、フリーランカウンタ31の最上位ビットの出力CN+1は、デジタル比較器32の最下位ビットの入力A1に接続する。即ち、入替手段33は、図1の実施例と同様に、フリーランカウンタ31の配列において、上位ビットと下位ビットとを反転する。
また、デジタル比較器32の最上位ビットの入力BN+1はゼロ(0)とする。さらにまた、デジタル比較器32の下位Nビットの入力(BN,BN−1,・・・,B2,B1)に出力指示値Codeを接続する。
さらに、バッファ41は、基準電圧2・Vrefを有する。詳しくは、図6の実施例のバッファ41における基準電圧2・Vrefの値は、図1の実施例のバッファ21における基準電圧Vrefの値の2倍とする。
このような、図6の実施例の出力Voは、図1の実施例の場合と同様に、出力指示値Codeに基づく値となる。そして、図6の実施例のローパスフィルタ22は、低コスト、小形となる。また、図6の実施例は、低コスト、小形、簡便に形成できる。
さらに、図6の実施例は、デジタル比較器32の1/2スパンまでを利用するため、トグル回数は単調に増加する。そして、このとき、トグルに起因する出力Voの誤差も単調に増加する。
したがって、図6の実施例は、高いリニアリティを得ることができる。また、図6の実施例の変換分解能は、図1の実施例の変換分解能と同じとなる。さらに、図6の実施例の変換ゲインは、図1の実施例の変換ゲインと等しくなる。
以上のように、本発明は、前述の実施例に限定されることなく、その本質を逸脱しない範囲でさらに多くの変更及び変形を含むものである。
10 パルス幅変調器
11,31 フリーランカウンタ
12,32 デジタル比較器
13,33 入替手段
20 スムージングフィルタ
21,41 バッファ
22 ローパスフィルタ
Code 出力指示値
Vo 出力
fck 基準クロック
Vref 基準電圧
11,31 フリーランカウンタ
12,32 デジタル比較器
13,33 入替手段
20 スムージングフィルタ
21,41 バッファ
22 ローパスフィルタ
Code 出力指示値
Vo 出力
fck 基準クロック
Vref 基準電圧
Claims (3)
- 基準クロックを順次加算するNビットのフリーランカウンタと、
前記フリーランカウンタに基づく値と出力指示値とを比較するデジタル比較器と、
前記デジタル比較器の出力を平滑し、アナログ出力を出力するスムージングフィルタと
を備えるパルス幅変調型D/Aコンバータにおいて、
前記フリーランカウンタの下位ビットと上位ビットとを入れ替える入替手段を備えることを特徴とするパルス幅変調型D/Aコンバータ。 - 基準クロックを順次加算するN+1ビットのフリーランカウンタと、
デジタル比較器の出力を平滑し、アナログ出力を出力するスムージングフィルタと
を備えるパルス幅変調型D/Aコンバータにおいて、
前記フリーランカウンタの下位ビットと上位ビットとを入れ替える入替手段を備えると共に、
前記デジタル比較器は、前記入替手段の出力の値と、最上位ビット0及び下位Nビットの出力指示値とを比較することを特徴とするパルス幅変調型D/Aコンバータ。 - 基準クロックを順次加算するN+1ビットのフリーランカウンタと、
デジタル比較器の出力を平滑し、アナログ出力を出力するスムージングフィルタと
を備えるパルス幅変調型D/Aコンバータにおいて、
前記フリーランカウンタの下位ビットと上位ビットとを反転する入替手段と、
所定の2倍の基準電圧を有するバッファとを備えると共に、
前記デジタル比較器は、前記入替手段の出力の値と、最上位ビット0及び下位Nビットの出力指示値とを比較することを特徴とするパルス幅変調型D/Aコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003398475A JP2005159935A (ja) | 2003-11-28 | 2003-11-28 | パルス幅変調型d/aコンバータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003398475A JP2005159935A (ja) | 2003-11-28 | 2003-11-28 | パルス幅変調型d/aコンバータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005159935A true JP2005159935A (ja) | 2005-06-16 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003398475A Withdrawn JP2005159935A (ja) | 2003-11-28 | 2003-11-28 | パルス幅変調型d/aコンバータ |
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2003
- 2003-11-28 JP JP2003398475A patent/JP2005159935A/ja not_active Withdrawn
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