JP2005142859A - Master/slave type digital dll and control method therefor - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce a phase error of a clock signal supplied from each Slave DLL by providing a means of correcting delay quantities of delay lines which disperse by Slave DLLs. <P>SOLUTION: Respective output clocks DQSOUT of Slave DLLs (200-1 to 200-n) are fed back and inputted to a Master DLL (100), and phase comparisons (PD) with an output clock signal CLK0 of the Master DLL (100) are made on a time-division basis to detect phase errors. The phase errors are inputted to a control signal generation part 107 to correct a control signal outputted from the Master DLL (100). The corrected control signal is outputted to the Slave DLLs (200-1 to 200-n) together with identification signals specifying the respective Slave DLLs. Each Slave DLL decides an identification signal sent from the Master DLL (100) by an identification signal decision part 204 and inputs the corrected control signal at the point of time when its identification signal is received to control the delay quantity of its delay line. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明はMaster/Slave方式のディジタルＤＬＬ（Delay Locked Loop）における制御方法に関する。   The present invention relates to a control method in a master / slave digital DLL (Delay Locked Loop).

ＤＬＬは、チップ外部から与えたクロック信号と内部のクロック信号との間に生ずる時間差を回路的に制御して調整し、高速なクロックアクセス時間や高い動作周波数を実現する回路技術であり、特許文献１〜３等に記載されているように、例えば半導体集積回路における動作クロック発生回路として用いられている。他にも同様な機能を果たす回路としてＰＬＬ（Phase Locked Loop）回路が有名だが、違いは、ＤＬＬにおいては外部クロックに対する内部信号の遅延時間を制御するのに対し、ＰＬＬにおいては、外部クロック信号に対して内部発振回路の出力の位相を制御する点である。   DLL is a circuit technology that realizes a high-speed clock access time and a high operating frequency by controlling and adjusting a time difference generated between a clock signal applied from the outside of a chip and an internal clock signal in a circuit. As described in 1 to 3 and the like, it is used as an operation clock generation circuit in a semiconductor integrated circuit, for example. The PLL (Phase Locked Loop) circuit is well known as a circuit that performs the same function, but the difference is that the delay time of the internal signal with respect to the external clock is controlled in the DLL, whereas the external clock signal is controlled in the PLL. On the other hand, the phase of the output of the internal oscillation circuit is controlled.

また、Master ＤＬＬで外部クロックに対する内部信号の遅延時間を制御する信号を生成し、Slave ＤＬＬはこの制御信号を受けて内部信号の遅延時間を制御したクロック信号を、チップ内部に供給するMaster/Slave方式ディジタルＤＬＬが提案されており（特願２００２−２２１０２４号等）この方式を利用してマイクロプロセッサやメモリなどにおいて、外部クロック信号と内部クロック信号の位相差を補償することが可能となっている。   The master DLL generates a signal for controlling the delay time of the internal signal with respect to the external clock. The slave DLL receives the control signal and supplies a clock signal in which the delay time of the internal signal is controlled to the inside of the chip. A system digital DLL has been proposed (Japanese Patent Application No. 2002-221024, etc.). Using this system, it is possible to compensate for a phase difference between an external clock signal and an internal clock signal in a microprocessor, a memory, or the like. .

Master/Slave方式ディジタルＤＬＬでは、Master ＤＬＬで生成した制御信号で、複数のSlave ＤＬＬを制御することが可能となるため、チップの広範囲にクロック信号を供給しながらも、ＤＬＬ毎に制御回路を持つ必要がない分だけ、チップ面積の増加を抑えることができるというメリットがある。   In the Master / Slave system digital DLL, it is possible to control a plurality of Slave DLLs with the control signal generated by the Master DLL, so that each DLL has a control circuit while supplying a clock signal to a wide range of the chip. There is an advantage that an increase in the chip area can be suppressed by an amount not necessary.

しかし一方で、近年のプロセスの微細化や低電圧化によって、各ＤＬＬ同士間における遅延値のばらつきが無視できないレベルに達する事もあり、これらを補正するために再設計も強いられる状況が発生しつつある。   However, due to recent process miniaturization and lower voltage, variations in delay values between DLLs may reach a level that cannot be ignored, and there is a situation where redesign is forced to correct these. It's getting on.

図８は、従来のMaster/Slave ＤＬＬの構成例を示すブロック図であり、図９、図１０は、図８におけるMaster ＤＬＬ、Slave ＤＬＬの構成例を示すブロック図である。   FIG. 8 is a block diagram showing a configuration example of a conventional Master / Slave DLL, and FIGS. 9 and 10 are block diagrams showing configuration examples of the Master DLL and Slave DLL in FIG.

Master/Slave ＤＬＬのMaster ＤＬＬ（１００）とSlave ＤＬＬ（２００−１〜２００−ｎ）にはそれそれ図９、図１０で示すように、外部クロックと内部クロックの位相差を補償するためにディレイライン（遅延回路）が用いられており、Master ＤＬＬ（１００）とSlave ＤＬＬ（２００）のそれぞれに搭載されるディレイライン（１０３）、（２０３）は全く同じ構成ものが使用される。Master ＤＬＬ（１００）が外部クロック信号（入力クロック信号）ＲＣＬＫを基準に所望の位相差を生成するようにディレイライン（１０３）、（２０３）を制御する。   Master / Slave DLL Master DLL (100) and Slave DLL (200-1 to 200-n) have delays to compensate for the phase difference between the external clock and the internal clock, as shown in FIGS. Lines (delay circuits) are used, and the delay lines (103) and (203) mounted on the master DLL (100) and the slave DLL (200) have the same configuration. The master DLL (100) controls the delay lines (103) and (203) so as to generate a desired phase difference based on the external clock signal (input clock signal) RCLK.

例として、基準となる外部クロック信号ＲＣＬＫにＤＬＬの出力クロック信号の位相を合わせる場合、Master ＤＬＬ（１００）から出力されたクロック信号ＣＬＫ０を図９にある位相比較器（１０１）で外部クロック信号ＲＣＬＫと比較して、両者間の位相の進み／遅れを判定し、この判定結果から、ディレイライン（１０３）の遅延量を制御する。   As an example, when the phase of the DLL output clock signal is matched with the reference external clock signal RCLK, the clock signal CLK0 output from the master DLL (100) is converted to the external clock signal RCLK by the phase comparator (101) shown in FIG. Compared to the above, the phase advance / delay between the two is determined, and the delay amount of the delay line (103) is controlled based on the determination result.

なお、Slave ＤＬＬ（２００−１〜２００−ｎ）の入力クロック信号ＤＱＳＩＮは、必ずしも常時供給されるとは限らないが、その位相関係はMaster ＤＬＬ（１００）の基準入力クロック信号ＲＣＬＫと同じである。この制御によって、図１１で示すようにMaster/SlaveＤＬＬ（１００）／（２００）から出力されるクロック信号ＣＬＫ０／ＤＱＳＯＵＴを３６０度遅延させることで外部クロック信号ＲＣＬＫ／ＤＱＳＩＮと同じ位相に合わせることができる。   The input clock signal DQSIN of the slave DLL (200-1 to 200-n) is not always supplied, but the phase relationship is the same as the reference input clock signal RCLK of the master DLL (100). . By this control, the clock signal CLK0 / DQSOUT output from the Master / Slave DLL (100) / (200) is delayed by 360 degrees as shown in FIG. 11, so that the same phase as the external clock signal RCLK / DQSIN can be set. .

このMaster ＤＬＬ（１００）で生成された制御信号を図８で示すように、Master ＤＬＬ（１００）とSlave ＤＬＬ（２００−１〜２００−ｎ）をつなぐ遅延回路制御信号線によって各Slave ＤＬＬ（２００−１〜２００−ｎ）に供給することで、図１０のSlave ＤＬＬ（２００−１〜２００−ｎ）のディレイライン（２０３）も制御される。このSlave ＤＬＬ（２００−１〜２００−ｎ）より出力されたクロック信号がチップ内部のそれぞれ割り当てられた機能ブロックに供給される。   As shown in FIG. 8, the control signal generated by the master DLL (100) is connected to each slave DLL (200) by a delay circuit control signal line connecting the master DLL (100) and the slave DLL (200-1 to 200-n). -1 to 200-n), the delay line (203) of the Slave DLL (200-1 to 200-n) in FIG. 10 is also controlled. The clock signal output from this Slave DLL (200-1 to 200-n) is supplied to each assigned functional block in the chip.

特開２００１−８４７６３号公報JP 2001-84763 A 特開２００１−３２６５６３号公報JP 2001-326563 A 特開２００１−３３９２９４号公報JP 2001-339294 A

プロセスの微細化によって、プロセスばらつきによる遅延値への影響が増加する傾向にある。即ち、各々のＤＬＬで本来、ディレイラインに同じ制御値が与えられたならば、各Slave ＤＬＬの遅延値は全く同じ値になるはずであるが、プロセスばらつきにより遅延値がばらついてしまうと、チップ内部に供給されるクロック信号に位相誤差が発生してしまうことになり、機能ブロックの正常な動作に支障が出る可能性がある。   As the process becomes finer, the influence on the delay value due to process variations tends to increase. That is, if the same control value is given to the delay line in each DLL, the delay value of each Slave DLL should be exactly the same, but if the delay value varies due to process variations, As a result, a phase error occurs in the clock signal supplied to the inside, which may hinder the normal operation of the functional block.

これは特に近年、クロック周波数の高速化が進んでいる上で、無視できないものとなっている。このような遅延値のばらつきは、近年の電源電圧の低電圧化による影響もあるが、特にSlave ＤＬＬ（２００）のチップ上の配置位置が図１２にあるように、チップの４辺に置かれることが多く、その向きも一定でないことがあるため、プロセスばらつきの影響を受けやすくなっている。   In particular, in recent years, the clock frequency has been increased, and it cannot be ignored. Such variations in the delay value are affected by the recent reduction in the power supply voltage. In particular, the location of the Slave DLL (200) on the chip is placed on the four sides of the chip as shown in FIG. In many cases, the orientation is not constant, and therefore, it is easily affected by process variations.

また、各ＤＬＬに電源を供給する配線の太さや長さ、本数が異なることもあり、電源配線の抵抗値が異なることから、電圧降下量も各ＤＬＬで異なる。このような問題は近年の高集積化によるチップレイアウト上の制約から、ばらつき防止対策は困難になってきている。   In addition, the thickness, length, and number of wirings that supply power to each DLL may be different, and the resistance value of the power supply wiring is different, so that the amount of voltage drop is also different for each DLL. Such problems are becoming difficult to prevent variation due to restrictions on chip layout due to high integration in recent years.

本発明の目的は、上記問題点に鑑み、各々のSlave ＤＬＬによってばらついているディレイラインの遅延量を補正することが可能な手段を提供することにより、各Slave ＤＬＬから供給されるクロック信号の位相誤差を低減することにある。   In view of the above problems, an object of the present invention is to provide a means capable of correcting the delay amount of the delay line varying by each Slave DLL, thereby providing the phase of the clock signal supplied from each Slave DLL. It is to reduce the error.

本発明のMaster/Slave ＤＬＬは、基準となる外部クロック信号と出力クロック信号間の位相差を検出し、該位相差に応じた制御信号によりその遅延量が制御されることによって、前記基準となる外部クロック信号と位相同期した前記出力クロック信号を出力するMaster ＤＬＬと、該Master ＤＬＬから出力される前記制御信号によってその遅延量が制御され、入力される外部クロック信号を前記制御された遅延量に相当する位相だけ遅延したクロック信号として出力する複数のSlave ＤＬＬとからなり、前記複数のSlave ＤＬＬから出力されるクロック信号を時分割により順次前記Master ＤＬＬの出力クロック信号または前記基準となる外部クロック信号と位相比較する手段と、該位相比較手段により検出された位相誤差によって前記制御信号を補正する手段と、該補正された制御信号を、該制御信号が供給されるSlave ＤＬＬを特定する識別信号とともに前記Master ＤＬＬから出力する手段と、前記識別信号により自己宛の前記補正された制御信号を受信し、該受信した制御信号により各Slave ＤＬＬにおける前記遅延量を制御する手段を備えていることを特徴とする。   The master / slave DLL of the present invention detects the phase difference between the reference external clock signal and the output clock signal, and the delay amount is controlled by a control signal corresponding to the phase difference, thereby becoming the reference. The delay amount is controlled by the master DLL that outputs the output clock signal that is phase-synchronized with the external clock signal, and the control signal that is output from the master DLL, and the input external clock signal is set to the controlled delay amount. A plurality of slave DLLs that are output as clock signals delayed by a corresponding phase, and sequentially output clock signals output from the plurality of slave DLLs by time division or output clock signals of the master DLL or the reference external clock signals And means for correcting the control signal by the phase error detected by the phase comparison means. And a means for outputting the corrected control signal from the master DLL together with an identification signal identifying the slave DLL to which the control signal is supplied, and receiving the corrected control signal addressed to itself by the identification signal And a means for controlling the delay amount in each Slave DLL by the received control signal.

また、本発明のMaster/Slave ＤＬＬは、基準となる外部クロック信号と出力クロック信号間の位相差を検出し、該位相差に応じた制御信号によりその遅延量が制御されることによって、前記基準となる外部クロック信号と位相同期した前記出力クロック信号を出力するMaster ＤＬＬと、該Master ＤＬＬから出力される前記制御信号によってその遅延量が制御され、入力される外部クロック信号を前記制御された遅延量に相当する位相だけ遅延したクロック信号として出力する複数のSlave ＤＬＬとからなり、前記複数のSlave ＤＬＬから出力されるクロック信号を時分割により順次前記Master ＤＬＬの出力クロック信号または前記基準となる外部クロック信号と位相比較する手段と、該位相比較手段により位相比較された結果を位相の進み／遅れを示す位相判定信号として前記各Slave ＤＬＬを特定する識別信号とともに出力する手段と、前記識別信号により自己宛の前記位相判定信号を受信し、該受信した位相判定信号により各Slave ＤＬＬにおける前記遅延量を制御する制御信号を補正する手段を備えていることを特徴とする。   The master / slave DLL according to the present invention detects the phase difference between the external clock signal serving as a reference and the output clock signal, and the delay amount is controlled by a control signal corresponding to the phase difference, whereby the reference The master DLL that outputs the output clock signal that is phase-synchronized with the external clock signal, and the amount of delay is controlled by the control signal output from the master DLL, and the input external clock signal is controlled by the controlled delay. A plurality of slave DLLs that are output as clock signals delayed by a phase corresponding to the amount, and the clock signals output from the plurality of slave DLLs are sequentially output by the time division of the master DLL or the reference external clock signal. Means for phase comparison with the clock signal, and the result of phase comparison by the phase comparison means indicates the phase advance / delay Means for outputting each slave DLL together with an identification signal for identifying each slave DLL as a phase determination signal; receiving the phase determination signal addressed to itself by the identification signal; and controlling the delay amount in each slave DLL by the received phase determination signal And a means for correcting the control signal to be corrected.

また、本発明のMaster/Slave ＤＬＬは、基準となる外部クロック信号と出力クロック信号間の位相差を検出し、該位相差に応じた制御信号によりその遅延量が制御されることによって、前記基準となる外部クロック信号と位相同期した前記出力クロック信号を出力するMaster ＤＬＬと、該Master ＤＬＬから出力される前記制御信号によってその遅延量が制御され、入力される外部クロック信号を前記制御された遅延量に相当する位相だけ遅延したクロック信号として出力する複数のSlave ＤＬＬとからなり、前記複数のSlave ＤＬＬから出力されるクロック信号を時分割により順次前記Master ＤＬＬの出力クロック信号または前記基準となる外部クロック信号と位相比較する手段と、該位相比較手段により検出された位相誤差の最小値と最大値から中心値を求める演算、または検出された全ての位相誤差の平均値を求める演算を実行する手段と、該求められた中心値または平均値によって前記制御信号を補正して前記Slave ＤＬＬ全てに共通に供給する手段を備えていることを特徴とする。   The master / slave DLL according to the present invention detects the phase difference between the external clock signal serving as a reference and the output clock signal, and the delay amount is controlled by a control signal corresponding to the phase difference, whereby the reference The master DLL that outputs the output clock signal that is phase-synchronized with the external clock signal, and the amount of delay is controlled by the control signal output from the master DLL, and the input external clock signal is controlled by the controlled delay. A plurality of slave DLLs that are output as clock signals delayed by a phase corresponding to the amount, and the clock signals output from the plurality of slave DLLs are sequentially output by the time division of the master DLL or the reference external clock signal. Means for phase comparison with the clock signal, and the center value from the minimum and maximum values of the phase error detected by the phase comparison means Or a means for calculating an average value of all detected phase errors, and the control signal is corrected by the calculated center value or average value and supplied to all the slave DLLs in common. Means are provided.

即ち本発明は、Master ＤＬＬの出力クロック信号のみを帰還させ、基準となる外部クロック信号と位相比較し、該位相比較結果のみで各Slave ＤＬＬのディレイラインの遅延量を制御していた従来技術に対して、各Slave ＤＬＬの出力クロック信号もフィードバックさせ、これを時分割で基準となる外部クロック信号またはMaster ＤＬＬの出力クロック信号と位相比較して、その位相の進み／遅れ情報を各Slave ＤＬＬ毎に検出しているので、各々のSlave ＤＬＬによってばらついていたディレイラインの遅延量を補正することが可能となり、各Slave ＤＬＬ毎に生じていた位相誤差の低減を図ることができる。   That is, the present invention is based on the conventional technique in which only the output clock signal of the Master DLL is fed back, the phase is compared with the reference external clock signal, and the delay amount of the delay line of each Slave DLL is controlled only by the phase comparison result. On the other hand, the output clock signal of each slave DLL is also fed back, and this is phase-compared with an external clock signal or master DLL output clock signal as a reference in a time-sharing manner, and the phase advance / delay information is obtained for each slave DLL. Therefore, it is possible to correct the delay amount of the delay line that has been varied by each Slave DLL, and it is possible to reduce the phase error that has occurred in each Slave DLL.

本発明によれば、各Slave ＤＬＬ間での位相誤差を抑えることが可能となる。また、時分割による処理なのでSlave ＤＬＬの搭載数だけ位相比較器を準備する必要はなく、比較的簡単な構成と少ないチップ面積で実現できる。   According to the present invention, it is possible to suppress a phase error between each Slave DLL. In addition, since the processing is based on time division, it is not necessary to prepare as many phase comparators as the number of mounted Slave DLLs, and can be realized with a relatively simple configuration and a small chip area.

また、各Slave ＤＬＬがMaster ＤＬＬから受け取った位相の進み／遅れの情報から位相誤差を補正するように構成した場合には、Master ＤＬＬに複雑な制御信号の生成／保持機能を従来機能部以外に新たに持たせる必要はなく、構成も簡単になる。   When each slave DLL is configured to correct the phase error from the phase advance / delay information received from the master DLL, the master DLL has a complicated control signal generation / holding function in addition to the conventional function unit. It is not necessary to have a new one, and the configuration becomes simple.

さらに、位相誤差の中心値または平均値により制御値を補正するように構成すれば、一層、面積と配線リソースの増加を最小限に抑えることが可能となる。   Further, if the control value is corrected based on the center value or average value of the phase error, it is possible to further minimize the increase in area and wiring resources.

また、ＤＤＲメモリインターフェイスのような間欠クロックが各Slave ＤＬＬに入力される場合にも対応可能に構成することができる。   Further, it can be configured to cope with the case where an intermittent clock such as a DDR memory interface is input to each Slave DLL.

図１は、本発明の第１の実施形態を示すMaster/Slave ＤＬＬのブロック図である。   FIG. 1 is a block diagram of a Master / Slave DLL showing the first embodiment of the present invention.

本実施形態では、Slave ＤＬＬ（２００−１〜２００−ｎ）の各出力クロック信号ＤＱＳＯＵＴをフィードバックして、Master ＤＬＬ（１００）の出力クロック信号ＣＬＫ０（または入力クロック信号ＲＣＬＫ）と時分割で位相比較（ＰＤ）することにより、Slave ＤＬＬ毎に生じている位相誤差をそれぞれ検出する。   In this embodiment, the output clock signals DQSOUT of the slave DLLs (200-1 to 200-n) are fed back, and the phase comparison is performed in a time division manner with the output clock signal CLK0 (or the input clock signal RCLK) of the master DLL (100). (PD) detects each phase error occurring in each Slave DLL.

そして、該検出したそれぞれの位相誤差によりMaster ＤＬＬ（１００）から出力される制御信号を各Slave ＤＬＬ毎に補正し、各Slave ＤＬＬの識別信号とともに時分割で送出する。Slave ＤＬＬ（２００−１〜２００−ｎ）では、自己の識別信号とともに送られてきた補正制御信号により自己のディレイラインの遅延量を補正する。   Then, the control signal output from the master DLL (100) is corrected for each slave DLL by the detected phase error, and is transmitted in time division together with the identification signal of each slave DLL. In the Slave DLL (200-1 to 200-n), the delay amount of its own delay line is corrected by the correction control signal sent together with its own identification signal.

そのため本実施形態では、Master ＤＬＬ（１００）は、Slave ＤＬＬ（２００−１〜２００−ｎ）の各出力クロック信号ＤＱＳＯＵＴから時分割で一つのＤＱＳＯＵＴを選択して出力するマルチプレクサ１０５と、Master ＤＬＬ（１００）の出力クロック信号ＣＬＫ０と選択されたＤＱＳＯＵＴとの位相を比較する位相比較器１０６と、位相比較器１０６から出力される位相誤差によりMaster ＤＬＬ（１００）から出力される制御信号を補正して出力する制御信号生成部１０７とを備えている。   Therefore, in this embodiment, the master DLL (100) includes a multiplexer 105 that selects and outputs one DQSOUT by time division from each output clock signal DQSOUT of the slave DLL (200-1 to 200-n), and a master DLL ( 100), which compares the phases of the output clock signal CLK0 and the selected DQSOUT, and the control signal output from the master DLL (100) by correcting the phase error output from the phase comparator 106. And a control signal generation unit 107 for outputting.

また、各Slave ＤＬＬ（２００−１〜２００−ｎ）は、Master ＤＬＬ（１００）から送出される識別信号が自己の識別信号であるか否かを判定する識別信号判定部２０４を備えており、自己の識別信号が送出されたことを判定したとき、当該識別信号とともに送られてきた制御信号を取り込み、該制御信号によって自己のディレイライン（２０３）の遅延量を制御する。   Each Slave DLL (200-1 to 200-n) includes an identification signal determination unit 204 that determines whether or not the identification signal transmitted from the Master DLL (100) is its own identification signal. When it is determined that its own identification signal has been transmitted, the control signal sent together with the identification signal is taken in, and the delay amount of its own delay line (203) is controlled by the control signal.

以下、本実施形態の動作について、図１〜図２を参照して詳細に説明する。   Hereinafter, the operation of the present embodiment will be described in detail with reference to FIGS.

Master/Slave ＤＬＬのMaster ＤＬＬ（１００）とSlave ＤＬＬ（２００−１〜２００−ｎ）にはそれそれ従来例（図９、図１０）と同様に、外部クロックと内部クロックの位相差を補償するためのディレイライン（遅延回路）が設けられており、Master ＤＬＬ（１００）は、外部クロック信号（入力クロック信号）ＲＣＬＫに位相同期した出力クロックＣＬＫＯを生成するようにディレイライン（１０３）の遅延量を制御する制御信号を生成する。なお位相同期とは、外部クロック信号ＲＣＬＫと出力クロックＣＬＫＯの位相差が０の場合だけでなく、例えば９０度あるいは７２度等所望の位相差に固定された出力クロック信号を出力する場合も意味する。その場合、外部クロック信号を基準として出力クロック信号が該所望の位相差で位相同期した信号となるように、ディレイライン（１０３）の遅延量を制御する制御信号が生成される。本実施形態では、この制御信号は制御信号生成部１０７へ出力される。   Master / Slave DLL Master DLL (100) and Slave DLL (200-1 to 200-n) compensate for the phase difference between the external clock and the internal clock as in the conventional example (FIGS. 9 and 10). A delay line (delay circuit) is provided for the master DLL (100) so that the master DLL (100) generates an output clock CLKO that is phase-synchronized with the external clock signal (input clock signal) RCLK. A control signal for controlling is generated. The phase synchronization means not only when the phase difference between the external clock signal RCLK and the output clock CLKO is 0, but also when outputting an output clock signal fixed to a desired phase difference such as 90 degrees or 72 degrees. . In this case, a control signal for controlling the delay amount of the delay line (103) is generated so that the output clock signal becomes a phase-synchronized signal with the desired phase difference with reference to the external clock signal. In the present embodiment, this control signal is output to the control signal generation unit 107.

一方、Slave ＤＬＬ（２００−１〜２００−ｎ）の各出力クロック信号ＤＱＳＯＵＴはフィードバックされて、Master ＤＬＬ（１００）のマルチプレクサ１０５に入力される。マルチプレクサ１０５から出力される各出力クロック信号ＤＱＳＯＵＴは、図２に示すように位相比較器１０６において時分割でMaster ＤＬＬ（１００）の入力クロック信号ＲＣＬＫ（または出力クロック信号ＣＬＫ０）と位相比較（ＰＤ）され、位相誤差が検出される。この位相誤差は制御信号生成部１０７に入力される。   On the other hand, each output clock signal DQSOUT of the Slave DLL (200-1 to 200-n) is fed back and input to the multiplexer 105 of the Master DLL (100). Each output clock signal DQSOUT output from the multiplexer 105 is phase-compared with the input clock signal RCLK (or output clock signal CLK0) of the master DLL (100) in a time division manner in the phase comparator 106 as shown in FIG. The phase error is detected. This phase error is input to the control signal generation unit 107.

制御信号生成部１０７は、入力された位相誤差によりMaster ＤＬＬ（１００）から出力された制御信号を補正し、該補正した制御信号を、各々のSlave ＤＬＬを特定する識別信号とともにSlave ＤＬＬ（２００−１〜２００−ｎ）へ出力する。各Slave ＤＬＬ（２００−１〜２００−ｎ）では、識別信号判定部２０４でMaster ＤＬＬ（１００）から送られてきた識別信号を判定しており、自己の識別信号を受信した時点における前記補正済み制御信号を取り込み、この補正済み制御信号によって自己のディレイライン２０３の遅延量を制御する。   The control signal generation unit 107 corrects the control signal output from the master DLL (100) based on the input phase error, and outputs the corrected control signal together with the identification signal for identifying each slave DLL to the slave DLL (200− 1 to 200-n). In each Slave DLL (200-1 to 200-n), the identification signal determination unit 204 determines the identification signal sent from the Master DLL (100), and the corrected signal at the time when the own identification signal is received. A control signal is taken in, and the delay amount of its own delay line 203 is controlled by this corrected control signal.

例えば、最初にSlave ＤＬＬ（２００−１）の出力クロックＤＱＳＯＵＴとMaster ＤＬＬ（１００）の出力クロックＣＬＫ０との位相誤差を検出して制御信号を補正し、補正した制御信号をSlave ＤＬＬ（２００−１）の識別信号と共にMaster ＤＬＬ（１００）から出力する。識別信号と共にこの補正された制御信号を受け取ったSlave ＤＬＬ（２００−１）は補正された制御値に従い、自己のディレイライン２０３の遅延量を制御することにより精度の高い位相のクロックＤＱＳＯＵＴを出力することができる。   For example, first, a phase error between the output clock DQSOUT of the Slave DLL (200-1) and the output clock CLK0 of the Master DLL (100) is detected to correct the control signal, and the corrected control signal is converted to the Slave DLL (200-1). ) Is output from the master DLL (100) together with the identification signal. The Slave DLL (200-1) that has received the corrected control signal together with the identification signal outputs a clock DQSOUT having a high-precision phase by controlling the delay amount of its own delay line 203 in accordance with the corrected control value. be able to.

またこの間、Slave ＤＬＬ（２００−１）以外のSlave ＤＬＬは直前に受信した制御信号の値を保持しており、その制御信号によって制御された遅延量により動作している。Slave ＤＬＬ（２００−１）が完了したら、Slave ＤＬＬ（２００−２），・・・，Slave ＤＬＬ（２００−ｎ）へと同様の処理を時分割で行う。この時分割による位相誤差の補正処理は所定周期毎に繰り返してもよい。   During this time, the slave DLLs other than the slave DLL (200-1) hold the value of the control signal received immediately before and operate with the delay amount controlled by the control signal. When Slave DLL (200-1) is completed, the same processing as Slave DLL (200-2),..., Slave DLL (200-n) is performed in a time-sharing manner. This phase error correction processing by time division may be repeated every predetermined period.

本実施形態では、Slave ＤＬＬの出力するクロック信号（ＤＱＳＯＵＴ）をMaster ＤＬＬの出力するクロック信号（ＣＬＫ０）と位相比較することで、各Slave ＤＬＬで生じていた遅延値のばらつきを補正することが可能であるため、各々のSlave ＤＬＬが出力するクロック信号（ＤＱＳＯＵＴ）の位相誤差を、搭載する位相比較器１０６の解像度か、またはディレイライン２０３の遅延step程度の限界まで低減することができる。   In this embodiment, by comparing the phase of the clock signal (DQSOUT) output from the Slave DLL with the clock signal (CLK0) output from the Master DLL, it is possible to correct variations in delay values that have occurred in each Slave DLL. Therefore, the phase error of the clock signal (DQSOUT) output from each Slave DLL can be reduced to the limit of the resolution of the mounted phase comparator 106 or the delay step of the delay line 203.

また、処理を時分割で行っているため、仮に、それぞれのSlave ＤＬＬ毎に出力クロック信号をフィードバックし、Master ＤＬＬの出力クロック信号と位相比較して補正する回路を設ける場合と比較すると、位相比較器や制御線の本数を削減することが可能になり、マクロ面積の増加を抑えることが可能となる。   In addition, since the processing is performed in a time-sharing manner, if compared with a case where a circuit that corrects the output clock signal for each Slave DLL by feeding back the output clock signal and comparing the phase with the output clock signal of the Master DLL is provided, the phase comparison The number of devices and control lines can be reduced, and an increase in macro area can be suppressed.

図３は、本発明の第２の実施形態を示すMaster/Slave ＤＬＬのブロック図である。   FIG. 3 is a block diagram of the Master / Slave DLL showing the second embodiment of the present invention.

本実施形態においても、Slave ＤＬＬ（２００−１〜２００−ｎ）の各出力クロック信号ＤＱＳＯＵＴをフィードバックして、Master ＤＬＬ（１００）の出力クロック信号ＣＬＫ０（または入力クロック信号ＲＣＬＫ）と時分割で位相比較（ＰＤ）することによりSlave ＤＬＬ毎の位相誤差を検出する。   Also in the present embodiment, the output clock signals DQSOUT of the slave DLLs (200-1 to 200-n) are fed back and phase-divided with the output clock signal CLK0 (or the input clock signal RCLK) of the master DLL (100) in a time division manner. By comparing (PD), the phase error for each Slave DLL is detected.

しかし本実施形態では、Master ＤＬＬ（１００）から出力される前記制御信号はそのままSlave ＤＬＬ（２００−１〜２００−ｎ）に共通に入力され、一方、時分割で位相比較することにより検出されたSlave ＤＬＬ毎の位相誤差は、位相の進みまたは遅れを示す位相判定信号として識別信号と共にSlave ＤＬＬへ供給される。各Slave ＤＬＬ（２００−１〜２００−ｎ）では、識別信号が自身を指している時の位相判定信号の結果を取り込み、位相判定結果に応じて、Master ＤＬＬから供給されている制御値を加減算するかまたは、予め用意しているオフセット機能を制御することで出力クロックの位相誤差を補正する。   However, in the present embodiment, the control signal output from the master DLL (100) is directly input to the slave DLL (200-1 to 200-n) as it is, and detected by phase comparison in a time division manner. The phase error for each slave DLL is supplied to the slave DLL together with the identification signal as a phase determination signal indicating the phase advance or delay. Each Slave DLL (200-1 to 200-n) takes in the result of the phase determination signal when the identification signal points to itself, and adds or subtracts the control value supplied from the Master DLL according to the phase determination result Alternatively, the phase error of the output clock is corrected by controlling an offset function prepared in advance.

そのため本実施形態では、Master ＤＬＬ（１００）は、Slave ＤＬＬ（２００−１〜２００−ｎ）の各出力クロック信号ＤＱＳＯＵＴから時分割で一つのＤＱＳＯＵＴを選択して出力するマルチプレクサ１０５と、Master ＤＬＬ（１００）の出力クロック信号ＣＬＫ０と選択されたＤＱＳＯＵＴとの位相を比較する位相比較器１０６と、位相比較器１０６から出力される位相誤差により位相の進みまたは遅れを示す位相判定信号を生成して出力する位相判定部１０８とを備えている。   Therefore, in this embodiment, the master DLL (100) includes a multiplexer 105 that selects and outputs one DQSOUT by time division from each output clock signal DQSOUT of the slave DLL (200-1 to 200-n), and a master DLL ( 100), which compares the phase of the output clock signal CLK0 with the selected DQSOUT, and a phase determination signal indicating the phase advance or delay based on the phase error output from the phase comparator 106. And a phase determination unit 108.

また、各Slave ＤＬＬ（２００−１〜２００−ｎ）は、Master ＤＬＬ（１００）から送出される識別信号が自己の識別信号であるか否かを判定する識別信号判定部２０４と、識別信号が自身を指している時の位相判定信号の結果を取り込み、位相判定結果に応じて、Master ＤＬＬから供給されている制御値を加減算するかまたは、予め用意しているオフセット機能を制御する制御信号補正部２０５とを備える遅延補正部２０１を有している。   Each Slave DLL (200-1 to 200-n) includes an identification signal determination unit 204 that determines whether or not the identification signal transmitted from the Master DLL (100) is its own identification signal, and the identification signal is Control signal correction that takes in the result of the phase determination signal when pointing to itself and adds or subtracts the control value supplied from the master DLL according to the phase determination result, or controls the offset function prepared in advance A delay correction unit 201 including a unit 205.

図４は本実施形態の遅延補正部２０１の概略ブロック図である。以下、本実施形態の動作について、図３〜図４を参照して詳細に説明する。   FIG. 4 is a schematic block diagram of the delay correction unit 201 of the present embodiment. Hereinafter, the operation of the present embodiment will be described in detail with reference to FIGS.

Master/Slave ＤＬＬのMaster ＤＬＬ（１００）とSlave ＤＬＬ（２００−１〜２００−ｎ）にはそれそれ従来例（図９、図１０）と同様に、外部クロックと内部クロックの位相差を補償するためにディレイライン（遅延回路）（１０３）と（２０３）が設けられており、Master ＤＬＬ（１００）は、外部クロック信号（入力クロック信号）ＲＣＬＫを基準にして所望の位相差を生成するようにディレイライン（１０３）、（２０３）を制御する。   Master / Slave DLL Master DLL (100) and Slave DLL (200-1 to 200-n) compensate for the phase difference between the external clock and the internal clock as in the conventional example (FIGS. 9 and 10). Therefore, delay lines (delay circuits) (103) and (203) are provided so that the master DLL (100) generates a desired phase difference with reference to the external clock signal (input clock signal) RCLK. The delay lines (103) and (203) are controlled.

一方、Slave ＤＬＬ（２００−１〜２００−ｎ）の各出力クロック信号ＤＱＳＯＵＴはフィードバックされて、Master ＤＬＬ（１００）のマルチプレクサ１０５に入力される。マルチプレクサ１０５から出力される各出力クロック信号ＤＱＳＯＵＴは、位相比較器１０６において時分割でMaster ＤＬＬ（１００）の入力クロック信号ＲＣＬＫ（または出力クロック信号ＣＬＫ０）と位相比較（ＰＤ）され、位相誤差が検出される。この位相誤差は位相判定部１０８に入力される。   On the other hand, each output clock signal DQSOUT of the Slave DLL (200-1 to 200-n) is fed back and input to the multiplexer 105 of the Master DLL (100). Each output clock signal DQSOUT output from the multiplexer 105 is phase-compared (PD) with the input clock signal RCLK (or output clock signal CLK0) of the master DLL (100) in a time division manner by the phase comparator 106, and a phase error is detected. Is done. This phase error is input to the phase determination unit 108.

位相判定部１０８は、位相比較器１０６からSlave ＤＬＬ（２００−１〜２００−ｎ）毎に出力される位相誤差から、各Slave ＤＬＬ（２００−１〜２００−ｎ）における位相の進みまたは遅れを判定し、判定結果である位相判定信号にSlave ＤＬＬ（２００−１〜２００−ｎ）毎の識別信号を付加して出力する。   The phase determination unit 108 determines the phase advance or delay in each Slave DLL (200-1 to 200-n) from the phase error output from the phase comparator 106 for each Slave DLL (200-1 to 200-n). A determination is made, and an identification signal for each Slave DLL (200-1 to 200-n) is added to the phase determination signal that is the determination result and output.

Slave ＤＬＬ（２００−１〜２００−ｎ）では、遅延補正部２０１内の識別信号判定部２０４でMaster ＤＬＬ（１００）から送られてきた識別信号を判別しており、自己の識別信号を受信した時点における前記位相判定信号を、制御信号補正部２０５が取り込み、取り込んだ位相判定信号に応じて、Master ＤＬＬ（１００）から供給されている制御信号の制御値を加減算するか、または予め用意しているオフセット機能を制御することによって、自己のディレイライン２０３の遅延量を制御することにより精度の高い位相のクロックを出力する。   In the slave DLL (200-1 to 200-n), the identification signal determination unit 204 in the delay correction unit 201 discriminates the identification signal sent from the master DLL (100), and has received its own identification signal. The phase determination signal at the time is captured by the control signal correction unit 205, and the control value of the control signal supplied from the master DLL (100) is added or subtracted according to the captured phase determination signal, or prepared in advance. By controlling the offset function, the delay amount of its own delay line 203 is controlled to output a clock with a high accuracy.

Slave ＤＬＬ（２００−１）の制御が行われているとき、Slave ＤＬＬ（２００−１）以外のSlave ＤＬＬは直前に受信した位相判定信号を保持しており、その位相判定信号によって制御されている。Slave ＤＬＬ（２００−１）が完了したら、Slave ＤＬＬ（２００−２），・・・，Slave ＤＬＬ（２００−ｎ）へと同様の処理を行い、時分割で位相誤差を補正する処理を繰り返し続ける。   When the slave DLL (200-1) is controlled, the slave DLLs other than the slave DLL (200-1) hold the phase determination signal received immediately before and are controlled by the phase determination signal. . When Slave DLL (200-1) is completed, the same processing as Slave DLL (200-2),..., Slave DLL (200-n) is performed, and the processing for correcting the phase error in time division is repeated. .

本実施形態によれば、位相の判定結果をMaster ＤＬＬから受けて各Slave ＤＬＬ自身がディレイラインに対する制御信号の加減算またはオフセットをかけるため、第１の実施形態のように、各Slave ＤＬＬ毎にMaster ＤＬＬから制御信号を供給する必要がないため、Master ＤＬＬに複雑な制御信号の生成／保持機能を新たに持たせる必要がなく、Master ＤＬＬの負担が軽減し、構成も簡単になる。   According to the present embodiment, each slave DLL itself receives the phase determination result from the master DLL, and adds or subtracts or offsets the control signal with respect to the delay line. Therefore, as in the first embodiment, each slave DLL Since it is not necessary to supply a control signal from the DLL, it is not necessary to newly provide the master DLL with a complicated control signal generation / holding function, the burden on the master DLL is reduced, and the configuration is simplified.

図５は、本発明の第３の実施形態を示すMaster/Slave ＤＬＬのブロック図である。   FIG. 5 is a block diagram of the Master / Slave DLL showing the third embodiment of the present invention.

本実施形態においても、Slave ＤＬＬ（２００−１〜２００−ｎ）の各出力クロック信号ＤＱＳＯＵＴはフィードバックされて、Master ＤＬＬ（１００）の出力クロック信号ＣＬＫ０（または入力クロック信号ＲＣＬＫ）と時分割で位相比較（ＰＤ）されることにより、Slave ＤＬＬ毎に生じている位相誤差がそれぞれ抽出される。   Also in the present embodiment, each output clock signal DQSOUT of the slave DLL (200-1 to 200-n) is fed back and phase-divided with the output clock signal CLK0 (or input clock signal RCLK) of the master DLL (100) in a time-sharing manner. By the comparison (PD), the phase error generated for each Slave DLL is extracted.

しかし本実施形態では、抽出された各Slave ＤＬＬ（２００−１〜２００−ｎ）の位相誤差は、制御信号生成部１０９においてこれらの位相誤差の最小値と最大値から中心値を求める演算、あるいはこれらの位相誤差の平均値を求める演算が実行される。そして求められた位相誤差の中心値または平均値を全てのSlave ＤＬＬの位相誤差と仮定して、これに合わせて補正した制御信号を全てのSlave ＤＬＬに共通に供給する。   However, in this embodiment, the phase error of each extracted Slave DLL (200-1 to 200-n) is calculated by the control signal generation unit 109 to obtain a center value from the minimum value and the maximum value of these phase errors, or An operation for obtaining an average value of these phase errors is executed. Then, assuming that the center value or average value of the obtained phase errors is the phase error of all the slave DLLs, a control signal corrected in accordance with this is supplied in common to all the slave DLLs.

そのため本実施形態では、Master ＤＬＬ（１００）は、Slave ＤＬＬ（２００−１〜２００−ｎ）の各出力クロック信号ＤＱＳＯＵＴから時分割で一つのＤＱＳＯＵＴを選択して出力するマルチプレクサ１０５と、Master ＤＬＬ（１００）の出力クロック信号ＣＬＫ０と選択されたＤＱＳＯＵＴとの位相を比較する位相比較器１０６と、位相比較器１０６から出力される位相誤差からその中心値または平均値を求める演算手段および求められた中心値または平均値によりMaster ＤＬＬ（１００）から出力される制御信号を補正して出力する制御信号生成部１０９とを備えている。   Therefore, in this embodiment, the master DLL (100) includes a multiplexer 105 that selects and outputs one DQSOUT by time division from each output clock signal DQSOUT of the slave DLL (200-1 to 200-n), and a master DLL ( 100), the phase comparator 106 for comparing the phases of the output clock signal CLK0 and the selected DQSOUT, the arithmetic means for obtaining the center value or the average value from the phase error output from the phase comparator 106, and the obtained center And a control signal generation unit 109 that corrects and outputs a control signal output from the Master DLL (100) based on a value or an average value.

一方、Slave ＤＬＬ自体は従来と全く同じ仕様で実現でき、制御信号生成部１０９から出力される制御信号を共通に取り込み、該制御信号によって自己のディレイライン（２０３）の遅延量を制御する。   On the other hand, the Slave DLL itself can be realized with exactly the same specifications as the conventional one. The control signal output from the control signal generator 109 is taken in common, and the delay amount of its own delay line (203) is controlled by the control signal.

以下、本実施形態の動作について、図５を参照して詳細に説明する。   Hereinafter, the operation of the present embodiment will be described in detail with reference to FIG.

Master/Slave ＤＬＬのMaster ＤＬＬ（１００）とSlave ＤＬＬ（２００−１〜２００−ｎ）にはそれそれ従来例（図９、図１０）と同様に、外部クロックと内部クロックの位相差を補償するためのディレイライン（遅延回路）（１０３）と（２０３）が設けられており、Master ＤＬＬ（１００）は、外部クロック信号（入力クロック信号）ＲＣＬＫを基準にして所望の位相差を生成するようにディレイライン（１０３）の遅延量を制御する制御信号を生成するが、本実施形態では、この制御信号は制御信号生成部１０９へ出力される。   Master / Slave DLL Master DLL (100) and Slave DLL (200-1 to 200-n) compensate for the phase difference between the external clock and the internal clock as in the conventional example (FIGS. 9 and 10). Delay lines (delay circuits) (103) and (203) are provided, and the master DLL (100) generates a desired phase difference with reference to the external clock signal (input clock signal) RCLK. A control signal for controlling the delay amount of the delay line (103) is generated. In this embodiment, this control signal is output to the control signal generation unit 109.

一方、Slave ＤＬＬ（２００−１〜２００−ｎ）の各出力クロック信号ＤＱＳＯＵＴはフィードバックされて、Master ＤＬＬ（１００）のマルチプレクサ１０５に入力される。マルチプレクサ１０５から出力される各出力クロック信号ＤＱＳＯＵＴは、図２に示すように位相比較器１０６において時分割でMaster ＤＬＬ（１００）の入力クロック信号ＲＣＬＫ（または出力クロック信号ＣＬＫ０）と位相比較（ＰＤ）され、位相誤差が抽出される。この位相誤差は制御信号生成部１０９に入力される。   On the other hand, each output clock signal DQSOUT of the Slave DLL (200-1 to 200-n) is fed back and input to the multiplexer 105 of the Master DLL (100). Each output clock signal DQSOUT output from the multiplexer 105 is phase-compared with the input clock signal RCLK (or output clock signal CLK0) of the master DLL (100) in a time division manner in the phase comparator 106 as shown in FIG. The phase error is extracted. This phase error is input to the control signal generator 109.

制御信号生成部１０９は、抽出された各Slave ＤＬＬ（２００−１〜２００−ｎ）の位相誤差の最小値と最大値から中心値を求める演算、またはこれらの位相誤差の平均値を求める演算を実行し、ディレイライン（１０３）の遅延量を制御するために生成された制御信号を前記演算により求めた位相誤差の中心値または平均値を用いて補正し、該補正した制御信号を全てのSlave ＤＬＬに共通に供給する。   The control signal generation unit 109 performs an operation for obtaining a center value from the minimum value and maximum value of the phase errors of each extracted Slave DLL (200-1 to 200-n), or an operation for obtaining an average value of these phase errors. The control signal generated to control the delay amount of the delay line (103) is corrected using the center value or average value of the phase error obtained by the above calculation, and the corrected control signal is corrected for all the slave signals. Commonly supplied to DLL.

本実施形態の場合、Slave ＤＬＬ自体は従来と全く同じ仕様とすることができ、Master/Slave間の配線もSlave ＤＬＬの出力クロックＤＱＳＯＵＴをMaster ＤＬＬに帰還させる分が増加するだけで済むことから、Master/Slave ＤＬＬ間の配線本数やマクロ面積が上記他の実施形態に比べて少なくなり、チップレイアウトの面では有利となる。よってSlave ＤＬＬ同士で遅延値のばらつきが比較的小さいと判断される場合には十分有効な方法となる。   In the case of this embodiment, the Slave DLL itself can have the same specifications as the conventional one, and the wiring between the Master and Slave only needs to increase the amount of feedback of the Slave DLL output clock DQSOUT to the Master DLL. The number of wires between the Master / Slave DLLs and the macro area are reduced compared to the other embodiments described above, which is advantageous in terms of chip layout. Therefore, this method is sufficiently effective when it is determined that the delay value variation is relatively small between the slave DLLs.

図６は、本発明の第４の実施形態を示すMaster/Slave ＤＬＬの一部を示す構成図であり、図７は、本実施形態における各入力信号と動作モードを示す図である。   FIG. 6 is a block diagram showing a part of the Master / Slave DLL showing the fourth embodiment of the present invention, and FIG. 7 is a diagram showing each input signal and operation mode in this embodiment.

Slave ＤＬＬ（２００−１〜２００−ｎ）の入力信号ＤＱＳＩＮには連続したクロック信号が常に供給されているとは限らず、One Shot等の不連続な信号が供給される場合、上記第１〜第３の実施形態では、各Slave ＤＬＬの位相誤差を補正する期間を設けることができなくなる場合が生ずることも考えられる。   A continuous clock signal is not always supplied to the input signal DQSIN of the slave DLL (200-1 to 200-n). When a discontinuous signal such as One Shot is supplied, the first to first In the third embodiment, it may be possible that a period for correcting the phase error of each Slave DLL cannot be provided.

特に、最近主流となっているＤＤＲ（double data rate）方式のメモリインターフェイスなどにおいて本Master/Slave ＤＬＬが使用される場合は、Slave ＤＬＬの入力クロック信号ＤＱＳＩＮに常にクロック信号が供給されているとは限らず、メモリインターフェイスで必要な時だけ、間欠でクロック信号が入ってくることもあり、その場合、各Slave ＤＬＬの位相誤差を補正する期間を設けることができなくなることもある。   In particular, when this Master / Slave DLL is used in a DDR (double data rate) type memory interface that has become the mainstream recently, the clock signal is always supplied to the input clock signal DQSIN of the Slave DLL. However, the clock signal may be intermittently input only when it is necessary for the memory interface. In this case, it may not be possible to provide a period for correcting the phase error of each Slave DLL.

そこで本実施形態では、この問題を解決するため図６に示すように、Slave ＤＬＬ（２００−１〜２００−ｎ）に対して、各Slave ＤＬＬの位相誤差を補正する時のみ、Master ＤＬＬに供給されている外部クロック信号（入力クロック信号）ＲＣＬＫを選択して供給し、補正を完了した後の通常動作時はＤＱＳＩＮの信号をSlave ＤＬＬへ供給するマルチプレクサ３００を設けたことを特徴とする。この入力クロック供給部分を除いたその他の構成は第１〜第３の実施形態と同様である。   Therefore, in the present embodiment, as shown in FIG. 6, in order to solve this problem, the slave DLL is supplied to the master DLL only when the phase error of each slave DLL is corrected with respect to the slave DLL (200-1 to 200-n). A multiplexer 300 is provided that selects and supplies the external clock signal (input clock signal) RCLK that has been selected and supplies the DQSIN signal to the Slave DLL during normal operation after the correction is completed. The rest of the configuration excluding this input clock supply portion is the same as in the first to third embodiments.

図７は、本実施形態における各入力信号と動作モードを示す図である。以下、本実施形態の入力クロック供給動作について、図６〜図７を参照して説明する。   FIG. 7 is a diagram showing each input signal and operation mode in the present embodiment. Hereinafter, the input clock supply operation of the present embodiment will be described with reference to FIGS.

第１〜第３の実施形態において、各Slave ＤＬＬのディレイラインの遅延量を制御する制御信号を補正する動作モードのときには、マルチプレクサ３００は、Slave ＤＬＬ（２００−１〜２００−ｎ）へ供給するクロック信号としてMaster ＤＬＬ（１００）に供給されている外部クロック信号（入力クロック信号）ＲＣＬＫを選択して供給する。   In the first to third embodiments, in the operation mode for correcting the control signal for controlling the delay amount of each Slave DLL delay line, the multiplexer 300 supplies the Slave DLL (200-1 to 200-n). An external clock signal (input clock signal) RCLK supplied to the Master DLL (100) as a clock signal is selected and supplied.

その結果、各Slave ＤＬＬ（２００−１〜２００−ｎ）には、図７に示すように、ＲＣＬＫが入力され、各Slave ＤＬＬ（２００−１〜２００−ｎ）の出力クロック信号ＤＱＳＯＵＴは、このＲＣＬＫをそれぞれのディレイライン（２０３）で遅延したクロック信号となり、このクロック信号がフィードバックされて、Master ＤＬＬ（１００）のマルチプレクサ１０５（図１，図３，図５参照）に入力される。   As a result, RCLK is input to each Slave DLL (200-1 to 200-n) as shown in FIG. 7, and the output clock signal DQSOUT of each Slave DLL (200-1 to 200-n) RCLK becomes a clock signal delayed by each delay line (203), and this clock signal is fed back and input to the multiplexer 105 (see FIGS. 1, 3 and 5) of the Master DLL (100).

以下、第１〜第３の実施形態と同様に、マルチプレクサ１０５から出力される各出力クロック信号ＤＱＳＯＵＴは、図２に示すように位相比較器１０６において時分割でMaster ＤＬＬ（１００）の入力クロック信号ＲＣＬＫ（または出力クロック信号ＣＬＫ０）と位相比較（ＰＤ）されて位相誤差が抽出され、該位相誤差に基づいて各Slave ＤＬＬのディレイラインの遅延量が制御される。   Hereinafter, as in the first to third embodiments, each output clock signal DQSOUT output from the multiplexer 105 is input to the master DLL (100) in a time division manner in the phase comparator 106 as shown in FIG. A phase error is extracted by phase comparison (PD) with RCLK (or the output clock signal CLK0), and the delay amount of the delay line of each Slave DLL is controlled based on the phase error.

一方、通常の動作時には、マルチプレクサ３００は、Slave ＤＬＬ（２００−１〜２００−ｎ）へ供給するクロック信号としてＤＱＳＩＮを選択して供給する。またこの間、各Slave ＤＬＬ（２００−１〜２００−ｎ）は、直前に受信した制御信号の値を保持しており、その制御信号によって動作する。   On the other hand, during normal operation, the multiplexer 300 selects and supplies DQSIN as a clock signal to be supplied to the Slave DLL (200-1 to 200-n). During this time, each Slave DLL (200-1 to 200-n) holds the value of the control signal received immediately before, and operates according to the control signal.

本発明の第１の実施形態を示すMaster/Slave ＤＬＬの構成図である。It is a block diagram of Master / Slave DLL which shows the 1st Embodiment of this invention. 本発明の実施形態の動作を説明するためのタイムチャートである。It is a time chart for demonstrating operation | movement of embodiment of this invention. 本発明の第２の実施形態を示すMaster/Slave ＤＬＬのブロック図である。It is a block diagram of Master / Slave DLL which shows the 2nd Embodiment of this invention. 本実施形態におけるSlave ＤＬＬの遅延補正部を示すブロック図である。It is a block diagram which shows the delay correction | amendment part of Slave DLL in this embodiment. 本発明の第３の実施形態を示すMaster/Slave ＤＬＬのブロック図である。It is a block diagram of Master / Slave DLL which shows the 3rd Embodiment of this invention. 本発明の第４の実施形態を示すMaster/Slave ＤＬＬの一部を示す構成図である。It is a block diagram which shows a part of Master / Slave DLL which shows the 4th Embodiment of this invention. 第４の実施形態における各入力信号と動作モードを示す図である。It is a figure which shows each input signal and operation mode in 4th Embodiment. 従来のMaster/Slave ＤＬＬの構成図である。It is a block diagram of the conventional Master / Slave DLL. 従来例におけるMaster ＤＬＬの構成図である。It is a block diagram of Master DLL in a prior art example. 従来例におけるSlave ＤＬＬの構成図である。It is a block diagram of Slave DLL in a conventional example. Master/Slave ＤＬＬの入出力波形例である。It is an example of input / output waveform of Master / Slave DLL. チップ上にMaster/Slave ＤＬＬを配置する例を示した図である。It is the figure which showed the example which arrange | positions Master / Slave DLL on a chip | tip.

符号の説明Explanation of symbols

１００ Master ＤＬＬ
１０１，１０６ 位相比較器
１０２ 遅延制御信号発生部
１０３ ディレイライン
１０４，１０５ マルチプレクサ
１０７，１０９ 制御信号生成部
１０８ 位相判定部
２００−１〜２００−ｎ Slave ＤＬＬ
２０１ 遅延補正部
２０４ 識別信号判定部
２０５ 制御信号補正部
３００ マルチプレクサ 100 Master DLL
101, 106 Phase comparator 102 Delay control signal generator 103 Delay line 104, 105 Multiplexer 107, 109 Control signal generator 108 Phase determination unit 200-1 to 200-n Slave DLL
201 Delay Correction Unit 204 Identification Signal Determination Unit 205 Control Signal Correction Unit 300 Multiplexer

Claims (8)

基準となる外部クロック信号と出力クロック信号間の位相差を検出し、該位相差に応じた制御信号によりその遅延量が制御されることによって、前記基準となる外部クロック信号と位相同期した前記出力クロック信号を出力するMaster ＤＬＬと、該Master ＤＬＬから出力される前記制御信号によってその遅延量が制御され、入力される外部クロック信号を前記制御された遅延量に相当する位相だけ遅延したクロック信号として出力する複数のSlave ＤＬＬとからなるMaster/Slave ディジタルＤＬＬにおいて、
前記複数のSlave ＤＬＬから出力されるクロック信号を時分割により順次前記Master ＤＬＬの出力クロック信号または前記基準となる外部クロック信号と位相比較する手段と、該位相比較手段により検出された位相誤差によって前記制御信号を補正する手段と、該補正された制御信号を、該制御信号が供給されるSlave ＤＬＬを特定する識別信号とともに前記Master ＤＬＬから出力する手段と、前記識別信号により自己宛の前記補正された制御信号を受信し、該受信した制御信号により各Slave ＤＬＬにおける前記遅延量を制御する手段を備えていることを特徴とするMaster/Slave ディジタルＤＬＬ。 The output synchronized with the reference external clock signal by detecting the phase difference between the reference external clock signal and the output clock signal and controlling the delay amount by the control signal according to the phase difference. A master DLL that outputs a clock signal, and a delay amount thereof is controlled by the control signal output from the master DLL, and an input external clock signal is delayed by a phase corresponding to the controlled delay amount. In Master / Slave digital DLL consisting of multiple Slave DLLs to output,
Means for sequentially comparing the clock signals output from the plurality of slave DLLs with the output clock signal of the master DLL or the reference external clock signal in a time-sharing manner, and the phase error detected by the phase comparing means; Means for correcting the control signal; means for outputting the corrected control signal from the master DLL together with an identification signal for identifying the slave DLL to which the control signal is supplied; and the correction addressed to itself by the identification signal. A master / slave digital DLL comprising means for receiving the control signal and controlling the delay amount in each slave DLL by the received control signal. 基準となる外部クロック信号と出力クロック信号間の位相差を検出し、該位相差に応じた制御信号によりその遅延量が制御されることによって、前記基準となる外部クロック信号と位相同期した前記出力クロック信号を出力するMaster ＤＬＬと、該Master ＤＬＬから出力される前記制御信号によってその遅延量が制御され、入力される外部クロック信号を前記制御された遅延量に相当する位相だけ遅延したクロック信号として出力する複数のSlave ＤＬＬとからなるMaster/Slave ディジタルＤＬＬにおいて、
前記複数のSlave ＤＬＬから出力されるクロック信号を時分割により順次前記Master ＤＬＬの出力クロック信号または前記基準となる外部クロック信号と位相比較する手段と、該位相比較手段により位相比較された結果を位相の進み／遅れを示す位相判定信号として前記各Slave ＤＬＬを特定する識別信号とともに出力する手段と、前記識別信号により自己宛の前記位相判定信号を受信し、該受信した位相判定信号により各Slave ＤＬＬにおける前記遅延量を制御する制御信号を補正する手段を備えていることを特徴とするMaster/Slave ディジタルＤＬＬ。 The output synchronized with the reference external clock signal by detecting the phase difference between the reference external clock signal and the output clock signal and controlling the delay amount by the control signal according to the phase difference. A master DLL that outputs a clock signal, and a delay amount thereof is controlled by the control signal output from the master DLL, and an input external clock signal is delayed by a phase corresponding to the controlled delay amount. In Master / Slave digital DLL consisting of multiple Slave DLLs to output,
Means for sequentially comparing the phase of the clock signal output from the plurality of slave DLLs with the output clock signal of the master DLL or the reference external clock signal in a time-sharing manner; Means for outputting each of the slave DLLs together with an identification signal that identifies each of the slave DLLs as a phase determination signal indicating the advance / delay of the signal, receiving the phase determination signal addressed to itself by the identification signal, and receiving each of the slave DLLs by the received phase determination signal A master / slave digital DLL, comprising means for correcting a control signal for controlling the delay amount in (1). 基準となる外部クロック信号と出力クロック信号間の位相差を検出し、該位相差に応じた制御信号によりその遅延量が制御されることによって、前記基準となる外部クロック信号と位相同期した前記出力クロック信号を出力するMaster ＤＬＬと、該Master ＤＬＬから出力される前記制御信号によってその遅延量が制御され、入力される外部クロック信号を前記制御された遅延量に相当する位相だけ遅延したクロック信号として出力する複数のSlave ＤＬＬとからなるMaster/Slave ディジタルＤＬＬにおいて、
前記複数のSlave ＤＬＬから出力されるクロック信号を時分割により順次前記Master ＤＬＬの出力クロック信号または前記基準となる外部クロック信号と位相比較する手段と、該位相比較手段により検出された位相誤差の最小値と最大値から中心値を求める演算、または検出された全ての位相誤差の平均値を求める演算を実行する手段と、該求められた中心値または平均値によって前記制御信号を補正して前記Slave ＤＬＬ全てに共通に供給する手段を備えていることを特徴とするMaster/Slave ディジタルＤＬＬ。 The output synchronized with the reference external clock signal by detecting the phase difference between the reference external clock signal and the output clock signal and controlling the delay amount by the control signal according to the phase difference. A master DLL that outputs a clock signal, and a delay amount thereof is controlled by the control signal output from the master DLL, and an input external clock signal is delayed by a phase corresponding to the controlled delay amount. In Master / Slave digital DLL consisting of multiple Slave DLLs to output,
Means for sequentially comparing the phase of the clock signal output from the plurality of slave DLLs with the output clock signal of the master DLL or the reference external clock signal in a time-sharing manner, and the minimum phase error detected by the phase comparison means Means for calculating a center value from a value and a maximum value, or an operation for calculating an average value of all detected phase errors, and correcting the control signal by the determined center value or average value to correct the slave signal A Master / Slave digital DLL, characterized in that it has means for supplying all of the DLLs in common. 前記複数のSlave ＤＬＬに供給される外部クロック信号として、周期的に各Slave ＤＬＬの位相誤差が補正される期間においては、前記Master ＤＬＬに供給されている基準となる外部クロック信号を選択して供給し、通常動作時は各Slave ＤＬＬに供給されている外部クロック信号を選択して供給する手段を備えていることを特徴とする請求項１〜３の何れかに記載のMaster/Slave ディジタルＤＬＬ。   As the external clock signal supplied to the plurality of Slave DLLs, a reference external clock signal supplied to the Master DLL is selected and supplied during a period in which the phase error of each Slave DLL is periodically corrected. 4. The master / slave digital DLL according to claim 1, further comprising means for selecting and supplying an external clock signal supplied to each slave DLL during normal operation. 基準となる外部クロック信号と出力クロック信号間の位相差を検出し、該位相差に応じた制御信号によりその遅延量を制御することによって、前記基準となる外部クロック信号と位相同期した前記出力クロック信号を出力するMaster ＤＬＬと、該Master ＤＬＬが出力する前記制御信号によってその遅延量を制御することにより、入力される外部クロック信号を前記制御された遅延量に相当する位相だけ遅延したクロック信号として出力する複数のSlave ＤＬＬとからなるMaster/Slave ディジタルＤＬＬ制御方法において、
前記複数のSlave ＤＬＬから出力されるクロック信号を時分割により順次前記Master ＤＬＬの出力クロック信号または前記基準となる外部クロック信号と位相比較し、該位相比較により検出した位相誤差によって前記制御信号を補正し、該補正した制御信号を、該制御信号が供給されるSlave ＤＬＬを特定する識別信号とともに前記複数のSlave ＤＬＬへ出力し、前記複数のSlave ＤＬＬが前記識別信号により自己宛の前記補正された制御信号を受信し、該受信した制御信号により各Slave ＤＬＬにおける前記遅延量を制御することを特徴とするMaster/Slave ディジタルＤＬＬ制御方法。 The output clock that is phase-synchronized with the reference external clock signal by detecting the phase difference between the reference external clock signal and the output clock signal and controlling the delay amount by a control signal corresponding to the phase difference. By controlling the delay amount by the master DLL that outputs a signal and the control signal output from the master DLL, the input external clock signal is delayed as a phase corresponding to the controlled delay amount. In the Master / Slave digital DLL control method consisting of a plurality of slave DLLs to output,
The clock signals output from the plurality of slave DLLs are sequentially phase-compared with the output clock signal of the master DLL or the reference external clock signal by time division, and the control signal is corrected by the phase error detected by the phase comparison. The corrected control signal is output to the plurality of Slave DLLs together with an identification signal for identifying the Slave DLL to which the control signal is supplied, and the plurality of Slave DLLs are corrected to the self addressed by the identification signal. A master / slave digital DLL control method, comprising: receiving a control signal; and controlling the delay amount in each slave DLL by the received control signal. 基準となる外部クロック信号と出力クロック信号間の位相差を検出し、該位相差に応じた制御信号によりその遅延量を制御することによって、前記基準となる外部クロック信号と位相同期した前記出力クロック信号を出力するMaster ＤＬＬと、該Master ＤＬＬが出力する前記制御信号によってその遅延量を制御することにより、入力される外部クロック信号を前記制御された遅延量に相当する位相だけ遅延したクロック信号として出力する複数のSlave ＤＬＬとからなるMaster/Slave ディジタルＤＬＬ制御方法において、
前記複数のSlave ＤＬＬから出力されるクロック信号を時分割により順次前記Master ＤＬＬの出力クロック信号または前記基準となる外部クロック信号と位相比較し、該位相比較結果を位相の進み／遅れを示す位相判定信号として前記各Slave ＤＬＬを特定する識別信号とともに前記複数のSlave ＤＬＬへ出力し、前記複数のSlave ＤＬＬが前記識別信号により自己宛の前記位相判定信号を受信し、該受信した位相判定信号により各Slave ＤＬＬにおける前記遅延量を制御する制御信号を補正することを特徴とするMaster/Slave ディジタルＤＬＬ制御方法。 The output clock that is phase-synchronized with the reference external clock signal by detecting the phase difference between the reference external clock signal and the output clock signal and controlling the delay amount by a control signal corresponding to the phase difference. By controlling the delay amount by the master DLL that outputs a signal and the control signal output from the master DLL, the input external clock signal is delayed as a phase corresponding to the controlled delay amount. In the Master / Slave digital DLL control method consisting of a plurality of slave DLLs to output,
The clock signals output from the plurality of slave DLLs are phase-sequentially compared with the output clock signal of the master DLL or the reference external clock signal in a time-sharing manner, and the phase comparison result indicates phase advance / delay The identification signal that identifies each of the slave DLLs as a signal is output to the plurality of slave DLLs, and the plurality of slave DLLs receive the phase determination signal addressed to itself by the identification signal, and each of the phase determination signals received by the received phase determination signal A master / slave digital DLL control method, wherein a control signal for controlling the delay amount in the slave DLL is corrected. 基準となる外部クロック信号と出力クロック信号間の位相差を検出し、該位相差に応じた制御信号によりその遅延量を制御することによって、前記基準となる外部クロック信号と位相同期した前記出力クロック信号を出力するMaster ＤＬＬと、該Master ＤＬＬが出力する前記制御信号によってその遅延量を制御することにより、入力される外部クロック信号を前記制御された遅延量に相当する位相だけ遅延したクロック信号として出力する複数のSlave ＤＬＬとからなるMaster/Slave ディジタルＤＬＬ制御方法において、
前記複数のSlave ＤＬＬから出力されるクロック信号を時分割により順次前記Master ＤＬＬの出力クロック信号または前記基準となる外部クロック信号と位相比較し、該位相比較により検出された位相誤差の最小値と最大値から中心値を求め、または検出された全ての位相誤差の平均値を求め、該求めた中心値または平均値によって前記制御信号を補正して全ての前記Slave ＤＬＬに共通に供給することを特徴とするMaster/Slave ディジタルＤＬＬ制御方法。 The output clock that is phase-synchronized with the reference external clock signal by detecting the phase difference between the reference external clock signal and the output clock signal and controlling the delay amount by a control signal corresponding to the phase difference. By controlling the delay amount by the master DLL that outputs a signal and the control signal output from the master DLL, the input external clock signal is delayed as a phase corresponding to the controlled delay amount. In the Master / Slave digital DLL control method consisting of a plurality of slave DLLs to output,
The clock signals output from the plurality of slave DLLs are sequentially phase-compared with the output clock signal of the master DLL or the reference external clock signal in a time division manner, and the minimum and maximum phase errors detected by the phase comparison are compared. A center value is obtained from the value, or an average value of all detected phase errors is obtained, and the control signal is corrected by the obtained center value or average value and supplied to all the Slave DLLs in common. Master / Slave Digital DLL control method. 前記複数のSlave ＤＬＬに対して、各Slave ＤＬＬの位相誤差の補正動作期間においては、前記Master ＤＬＬに供給されている基準となる外部クロック信号を入力クロック信号として供給し、通常動作時は各Slave ＤＬＬに供給されている外部クロック信号を入力クロック信号として供給することを特徴とする請求項５〜７の何れかに記載のMaster/Slave ディジタルＤＬＬ制御方法。
An external clock signal serving as a reference supplied to the master DLL is supplied as an input clock signal to the plurality of slave DLLs during a phase error correction operation period of each slave DLL, and each slave DLL is supplied during normal operation. 8. The master / slave digital DLL control method according to claim 5, wherein an external clock signal supplied to the DLL is supplied as an input clock signal.
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