JP2005135570A - 感知増幅器を具備する半導体装置 - Google Patents

感知増幅器を具備する半導体装置 Download PDF

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Abstract

【課題】 半導体装置の電源電圧ＶＤＤの変化と製造工程上の誤差及び温度の変化に鈍感で、早いデータ判読動作を可能にさせる半導体装置を提供する。
【解決手段】 ＣＳＬイネーブル信号に応答してデータをサンプリングするためのＦＲＰを生成するＦＲＰ生成器と、ＦＲＰ信号に応答してＦＲＰ信号のイネーブル区間内で多数のＦＲＰ１を生成するＦＲＰ１生成器と、メモリセルから出力されるデータ値を受信し、ＣＳＬ信号に同期してデータ値を増幅し、ＦＲＰ１のイネーブル信号に同期してデータ値をサンプリングする電圧入出力感知増幅器とを具備する。
【選択図】 図５

Description

本発明は、半導体装置に係り、具体的には、電圧の変動、プロセスの変動または温度の変化に鈍感で判読動作を速くさせうる半導体装置に関する。
最近、半導体装置の高速化が求められ、これにともなって半導体装置のクロック周波数が高くなり、各信号と信号との間隔が狭くなりつつある。
また、判読時間と記録時間とが徐々に短くなることから正確なデータの判読と記録のための技術が必要とされている。
特に、半導体メモリ装置の場合、判読信号とサンプリング信号との間でデータ値の信号が所定範囲に増幅されるまでの絶対マージンが必要である。しかし、駆動用電源電圧の変動や温度の変化などにより、このような間隔が変化する場合がある。したがって、電圧変動及び温度変化の影響を考慮して十分な間隔を置く場合には、全体的な判読タイミングと記録タイミングとが長くなるという問題が生じる。
図１は、一般的なデータ入出力感知増幅器を示す図である。
従来の一般的な入出力感知増幅器１００は、電圧入出力感知増幅器(Voltage IO S/A)１０１、判読パルス(First Read Pulse；ＦＲＰ)生成器１０２及び三状態ドライバ制御器１０３などを含む。
メモリセル(図示せず)から出力された小信号データＳＧＩＯ及び/ＳＧＩＯは、電圧入出力感知増幅器１０１に入力される。電圧入出力感知増幅器１０１では、小信号データＳＧＩＯ及び/ＳＧＩＯをＣＭＯＳ電圧レベルの出力にするために十分な値ＩＯ及び/ＩＯに増幅し、ＦＲＰ信号に同期してデータ値をサンプリングして出力する。
ＦＲＰ生成器１０２は、外部クロックＣＬＫの入力でデータをサンプリングするための ＦＲＰを生成し、ＦＲＰを電圧入出力感知増幅器１０１及び三状態ドライバ制御器１０３などに出力する。
電圧入出力感知増幅器１０１から出力されたサンプリングされたデータＩＯ及び/ＩＯは三状態ドライバ制御器１０３に入力される。三状態ドライバ制御器１０３はプルアップデータＰＵ及びプルダウンデータＰＤを出力し、このデータはデータ出力信号ＤＯＵＴとして出力される。
このような従来の感知増幅器では、一度のサンプリング動作でデータ判読動作の成否を決定しうる絶対マージンが必要である。
図２は、一般的な感知増幅器の駆動方法を示したタイミング図である。
カラム選択ライン(ＣＳＬ)がイネーブルになれば、データ値ＳＧＩＯ及び/ＳＧＩＯが増幅され始める。データ値がデータを充分に正確に読めるような所定大きさ(約１００mV)になると、ＦＲＰがイネーブルされる。そして、このようなＦＲＰに同期してデータが１回サンプリングされる。
図２に示した従来の一般的な感知増幅器では、上述したように一回のサンプリング動作でデータ判読が成功しなければならないため、ＣＳＬイネーブル信号とＦＲＰイネーブル信号との間に十分な時間遅延(絶対マージン)が必要である。このような絶対マージンは、データ値が十分な 大きさ(約１００mV)に増幅されるに充分でなければならない。ＣＳＬとＦＲＰとの間の時間遅延が小さくてデータ値の増幅が小さな状態でサンプリングをすると、データ判読動作に誤りが発生する。
しかし、半導体装置において、このような絶対マージンの特性はプロセッシング及び/または電源電圧及び/または温度ＰＶＴ(Power supply Voltage and Temperature)の変化に非常に敏感に反応する。例えば、電源電圧ＶＤＤが増加すれば、ＣＳＬとＦＲＰとの間の遅延が減少する。
図３は、電源電圧ＶＤＤによるＣＳＬとＦＲＰとの間のマージンの変動を示したグラフである。
図３を参照すれば、電源電圧ＶＤＤの増加により、ＣＳＬがイネーブルになるタイミングが小さくなる。すなわち、ＣＳＬは電源電圧ＶＤＤが１.６Ｖである時は９.０３３nsでイネーブルになり、電源電圧ＶＤＤが２.５Ｖである時は５.３７８nsでイネーブルになる。また、電源電圧ＶＤＤの増加により、ＦＲＰがイネーブルになるタイミングも小さくなる。すなわち、ＦＲＰは、電源電圧ＶＤＤが１.６Ｖである時は１２.２８４nsでイネーブルになり、電源電圧ＶＤＤが２.５Ｖである時は７.２２１nsでイネーブルになる。
これと共に、電源電圧ＶＤＤが増加すれば、ＣＳＬとＦＲＰとの間の遅延(マージン)も小さくなる。電源電圧ＶＤＤが１.６Ｖである時は、マージンがほぼ３.２５１nsになるが、電源電圧ＶＤＤが２.５Ｖに増加すると、マージンもほぼ１.８４３nsに小さくなる。
Figure 2005135570
表１を参照すれば、ＣＳＬとＦＲＰとの間の遅延が電源電圧ＶＤＤの増加によって減少することが分かる。この場合、高い電圧を基準に絶対マージン特性を保証すると、高い電圧で半導体装置は適切な速度で動作するようになるが、低い電圧ではＣＳＬとＦＲＰとの間の遅延が必要以上に増加する。したがって、半導体装置でのデータ判読動作の速度は、その分だけ減少する。
反対に、低い電圧を基準に絶対マージン特性を保証すれば、半導体装置は低い電圧では適切な速度でデータを誤りなしに判読する。しかし、高い電圧ではＣＳＬとＦＲＰとの間の十分な遅延が保証されない。したがって、データ判読時に誤りが発生しうる。
図４は、電源電圧ＶＤＤの上昇によるマージンの減少とデータラインの電圧差とを比較したグラフである。
図４を参照すれば、低い電圧である時のＣＳＬとＦＲＰとの間の遅延４０１は、高い電圧である時のＣＳＬとＦＲＰとの間の遅延４０２より大きい。したがって、低い電圧を基準に絶対マージン特性を設定すれば、十分な遅延時間４０１を通じて低い電圧ではデータを判読するに十分な範囲４０３でデータ値ＳＧＩＯ及び/ＳＧＩＯが増幅される。
しかし、高い電圧ではデータ値がデータを正確に判読するのに不十分な範囲４０４で増幅される。この場合、データ判読時に誤りが発生しうる。
一方、ＣＳＬイネーブル信号とＦＲＰイネーブル信号との間の遅延は、回路長 (circuit dimension；ＣＤ)によっても差が発生する。このような回路長の差は、半導体装置の製造工程でトランジスタ寸法の誤差で生じるだけでなく、感知増幅器の近傍に位置したメモリセルと遠方に位置したメモリセルとの間の回路長の差でも発生する。
表２を参照すれば、ＣＳＬイネーブル信号とＦＲＰイネーブル信号との間の遅延時間(ＤＥＬＴＡ)は、回路長ＣＤが小さくなるにつれて減少する。
したがって、回路長が短い部分を基準に絶対マージンを設定すれば、回路長が長い部分では不必要にデータ判読タイミングが長くなるという問題が発生する。また、回路長が長い部分を基準に絶対マージンを設定すれば、回路長が短い部分ではデータ判読時に誤りが発生しうるという問題点がある。
Figure 2005135570
本発明が達成しようとする技術的課題は、半導体装置で温度の変化や、電圧の変化、または回路長の差に関係なくデータを安定的に判読しうる感知増幅器を具備する半導体装置を提供することである。
また、本発明が達成しようとする他の課題は、半導体装置の温度、電圧、回路長に無関係にデータを速く判読しうる感知増幅器を具備する半導体装置を提供することである。
上述したような技術的課題を果たすため、本発明による半導体メモリ装置は、ＣＳＬイネーブル信号に応答してデータをサンプリングするための第１判読パルス信号を生成する第１判読パルス生成器と、第１判読パルス信号に応答して第１判読パルス信号のイネーブル区間内で多数の第２判読パルス信号を生成する第２判読パルス生成器と、メモリセルから出力されるデータ値を受信してＣＳＬ信号に同期してデータ値を増幅し、第２判読パルス信号のイネーブル信号に同期してデータ値をサンプリングする電圧入出力感知増幅器とを具備する。
上述した技術的課題を果たすための本発明の他の半導体装置は、一つの第１判読パルスイネーブル区間中に生成された多数の第２判読パルス信号に同期してデータが多数回サンプリングされる途中にサンプリングされたデータが変わる場合には、変わる前のデータを捨てて変わった後のデータをメモリセルに保存されたデータとして判断するデータ判断部をさらに具備する。
望ましくは、本発明による半導体装置のデータ判断部は、一つの第１判読パルスイネーブル区間中に生成された多数の第２判読パルス信号に同期し、多数回サンプリングされたデータ値の頻度数の比較を通じてサンプリングされたデータ値の中で頻度数が大きい値をメモリセルのデータとして判断して出力する。
望ましくは、本発明による半導体装置の第２判読パルス生成器は、一つの第１判読パルスイネーブル区間内で２個のイネーブルパルスを有する第２判読パルス信号を生成し、電圧入出力感知増幅器には半導体装置の動作電圧範囲のほぼ中間の所定電圧が設定され、所定電圧以下では一つの第１判読パルスイネーブル区間中に生成された第２判読パルス信号の中で一番目のパルスのイネーブル区間中のデータがサンプリングされ、所定電圧以上では一つの第１判読パルスイネーブル区間中に生成された第２判読パルス信号の中で二番目のパルスのイネーブル区間中のデータがサンプリングされる。
望ましくは、本発明による半導体装置は、一つの第１判読パルスイネーブル区間中に生成された２個の第２判読パルス信号の一番目の判読パルスイネーブル区間中にサンプリングされたデータと二番目の判読パルスイネーブル区間中にサンプリングされたデータとが相異なる場合には、二番目の判読パルスイネーブル区間中にサンプリングされたデータを半導体メモリセルのデータとして判断するデータ判断部を具備する。
一実施例で、前記第２判読パルス生成器は、半導体装置のカラムデコーダー領域または入出力感知増幅器領域にそれぞれ分散配置される。
本発明の他の特徴によれば、半導体装置のデータを判読する方法が提供され、前記方法は、ＣＳＬイネーブル信号に応答してデータをサンプリングするための第１判読パルス信号を生成する段階と、前記第１判読パルス信号に応答して前記第１判読パルス信号のイネーブル区間内で多数の第２判読パルス信号を生成する段階と、メモリセルから出力されるデータ値を受信してＣＳＬ信号に同期して前記データ値を増幅する段階と、前記第１判読パルスがイネーブルになる区間中に生成される多数の前記第２判読パルスのイネーブル信号に同期してデータ値をサンプリングする段階と、多数回サンプリングされたデータを比べて実際データ値を判断する段階とを含む。
一実施例で、前記データ値を判断する段階は、前記一つの第１判読パルスイネーブル区間中に生成された多数の前記第２判読パルス信号に同期してデータが多数回サンプリングされる途中にサンプリングされたデータが変わる場合には、変わる前のデータを捨てて変わった後のデータをメモリセルに保存されたデータとして判断する。
一実施例で、前記データ値を判断する段階は、前記一つの第１判読パルスイネーブル区間中に生成された多数の前記第２判読パルス信号に同期して多数回サンプリングされたデータ値の頻度数の比較を通じてサンプリングされたデータ値の中で頻度数が大きい値をメモリセルのデータとして判断する。
前記第２判読パルス信号を生成する段階は、一つの第１判読パルスイネーブル区間内で２個の前記第２判読パルス信号を生成し、前記データサンプリング段階は前記半導体装置の動作電圧範囲のほぼ中間の所定電圧が設定され、前記所定電圧以下では前記一つの第１判読パルスイネーブル区間中に生成された前記第２判読パルス信号の中で一番目のパルスのイネーブル区間中のデータがサンプリングされ、前記所定電圧以上では、前記一つの第１判読パルスイネーブル区間中に生成された前記第２判読パルス信号の中で二番目のパルスのイネーブル区間中のデータがサンプリングされる。
一実施例で、前記データを判断する段階は、前記一つの第１判読パルスイネーブル区間中に生成された２個の前記第２判読パルス信号の一番目の判読パルスイネーブル区間中にサンプリングされたデータと二番目の判読パルスイネーブル区間中にサンプリングされたデータとが相異なる場合には、二番目の判読パルスイネーブル区間中にサンプリングされたデータを半導体メモリセルのデータとして判断する。
本発明による半導体メモリ装置によれば、半導体装置が温度の変化や、電圧の変化、または回路長の差に関係なくデータを誤りなしに安定的かつ速く判読しうる。
さらに、データをサンプリングできる一つの感知増幅器を通じて一つのデータの判読に多数回データをサンプリングでき、これによりデータ判読時の誤りを防止することができる。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を充分に理解するためには、本発明の望ましい実施例を示す添付図面及び添付図面に記載した内容を参照しなければならない。
以下、添付された図面を参照して本発明の望ましい実施例を説明することで、本発明を詳しく説明する。各図面に付された同一参照符号は同一部材を示す。
図５は、本発明の一実施例による半導体装置のデータ出力回路５００を示す図である。図５に示すデータ出力回路５００は、ウエーブパイプライン方式のデータ出力回路である。最近、半導体装置の動作速度の増加により、キャスレイテンシ(ＣＡＳ Latency)も増加している。高速で動作する半導体装置で５〜６以上の長いキャスレイテンシを実現するために、ウエーブパイプライン方式のデータ出力回路が多く使われる。
図５を参照すれば、本発明によるデータ出力回路は電圧入出力感知増幅器５０１、第１判読パルス(ＦＲＰ)生成器５０２、第２判読パルス(ＦＲＰ１)生成器５０３、送信回路５０４、ラッチ回路５０５、三状態ドライバ制御器５０６、出力データバッファ５０７、データ判断部５０８を含む。
メモリセルアレイから出力される小信号データＳＧＩＯ及び/ＳＧＩＯは、電圧入出力感知増幅器５０１で電圧が増幅される。また、感知増幅器５０１は、ＦＲＰ１のイネーブル信号に同期してデータ値をサンプリングして出力する。ＦＲＰ１生成器５０３は、ＦＲＰ生成器５０２から出力されたＦＲＰを受信して、一つのＦＲＰイネーブル区間内で複数個の小さなパルス幅を有するＦＲＰ１を生成する。
送信回路５０４はＦＲＰ１生成器５０３の出力信号に応答して感知増幅器５０１の出力信号をラッチ回路５０５に送り、ラッチ回路５０５は送信回路５０４の出力信号それぞれをラッチする。ラッチ回路５０５から出力されたデータＩＯ、/ＩＯは、三状態ドライバ制御器５０６に入力される。
三状態ドライバ制御器５０６は、データＩＯ、/ＩＯとＦＲＰ１とに応答し、プルアップデータＰＵ及びプルダウンデータＰＤを出力する。
出力データバッファ５０７は、プルアップトランジスタ５０９及びプルダウントランジスタ５１０を含む。プルアップトランジスター５０９とプルダウントランジスタ５１０とは、プルアップデータＰＵとプルダウンデータＰＤとにそれぞれ応答し、出力データＤＯＵＴを電源電圧ＶＤＤまたはグラウンド電圧レベルに駆動する。
三状態ドライバ制御器５０６は、ＦＲＰ信号を三状態制御信号として受け入れる。ＦＲＰがロジッグローレベルであれば、データＩＯに関係なくプルアップデータＰＵはローレベルになり、プルダウンデータＰＤはハイレベルになる。
したがって、出力データバッファ５０７のプルアップトランジスタ５０９及びプルダウントランジスタ５１０が全てターンオフされ、出力データＤＯＵＴはハイインピダンス状態または三状態になる。
一方、ＦＲＰがロジッグハイレベルであれば、データＩＯのロジッグレベルによってプルアップデータＰＵ及びプルダウンデータＰＤは、いずれもハイレベルあるいはローレベルになる。したがって、出力データバッファ５０７のプルアップトランジスタ５０９とプルダウントランジスタ５１０の中で一つだけがターンオンされ、出力データＤＯＵＴはハイレベルまたはローレベルになる。
出力データバッファ５０７から出力された出力データＤＯＵＴは、データ判断部５０８に入力される。データ判断部５０８では、それぞれのＦＲＰ１のイネーブル区間でサンプリングされたデータを相互比較したり、決まったイネーブル区間でサンプリングされたデータを実際メモリセルのデータとして判読する。
図６は、本発明の一実施例による感知増幅器の駆動方法を示すタイミング図である。
図６を参照すれば、ＦＲＰ及びＦＲＰ１は、メモリセルで判読された小信号データＳＧＩＯ及び/ＳＧＩＯをサンプリングするための信号である。ＦＲＰ１は、ＦＲＰ信号に応答し、ＦＲＰのイネーブル区間内で二つ以上の小さな幅を有する多数のＦＲＰ１を生成する。ＦＲＰ１は、ＦＲＰのイネーブル幅によって２回または３回以上のイネーブル区間を有し、その回数とイネーブルされるタイミングとイネーブルパルスとの間のタイミングとが多様に設定可能となる。
図５及び図６を参照すれば、ＣＳＬがイネーブルになれば、データ値ＳＧＩＯ及び/ＳＧＩＯが増幅され始める。ＦＲＰは、ＳＧＩＯ及び/ＳＧＩＯの電圧差が所定の値を有する場合、イネーブルになる。しかし、ＦＲＰに直接同期してデータがサンプリングされるわけではない。ＦＲＰに応答してＦＲＰ１生成器５０３から生成されたＦＲＰ１が電圧感知増幅器５０１に入力される。したがって、増幅され始めたデータ値ＳＧＩＯ及び/ＳＧＩＯは、ＦＲＰ１に同期して多数回サンプリングされる。
例えば、従来の技術でメモリセルアレイから出力されたデータＳＧＩＯ及び/ＳＧＩＯがＦＲＰに同期して１回サンプリングされることに比べ、本発明による感知増幅器ではデータが１回判読される際に多数回サンプリングできるようになる。したがって、多数回出たデータ値を実際メモリセルアレイに保存されているデータとして決定することができる。
さらに、一つのＦＲＰのイネーブル区間で生成された一番目のＦＲＰ１ ６０１が、データＳＧＩＯ及び/ＳＧＩＯが充分に増幅される前に生成されたとしても、二番目のＦＲＰ１ ６０２または三番目のＦＲＰ１は、データがエラーの発生しない程度に充分に増幅されるタイミングで生成されるから、正確なデータの判読が可能になる。すなわち、一つのＦＲＰのイネーブル区間で生成された一番目のＦＲＰ１ ６０１に同期してサンプリングされたデータと二番目のＦＲＰ１ ６０２に同期してサンプリングされたデータとが相異なる場合、一番目のＦＲＰ１ ６０１に同期してサンプリングされたデータを捨て、二番目のＦＲＰ１ ６０２に同期してサンプリングされたデータを取る。
この場合、半導体装置の温度と製造工程でのトランジスタの寸法の差とにより発生するＣＳＬとＦＲＰとの間の間隔が変わっても、正確なデータの判読が可能になる。
図７Ａは、本発明の一実施例によるＦＲＰ１生成器の回路図である。
ＦＲＰ１生成器５０３は、ＦＲＰ１のイネーブル幅を決める遅延回路Ｄ１、Ｄ３と、イネーブル区間の幅を決める遅延回路Ｄ２とを含む。
図７Ａを参照すれば、ＦＲＰがＦＲＰ１生成器５０３に入力される。入力されたＦＲＰは、多数のインバータＩ１〜Ｉ３が直列に連結された回路Ｄ１に入力され、多数のインバータから出力された信号とＦＲＰ信号とがナンドゲート７０１に入力される。ナンドゲート７０１から出力された信号は、またインバータ回路７０３に入力される。インバータ７０３から出力された信号は、イネーブル区間の幅を決める遅延回路Ｄ２に入力される。遅延回路Ｄ２は、偶数個のインバータ回路７０５、７０７で構成することができる。多数のインバータＩ４〜Ｉ６で構成された遅延回路Ｄ２から出力された信号は、ＦＲＰ１のイネーブル区間の決定回路Ｄ３に入力される。二番目のイネーブル区間決定回路Ｄ３及びノアゲート７０８を通過した信号は、インバータ７０３から出力された信号と共にノアゲート７０９に入力され、最終インバータ７１０を通じてＦＲＰ１が生成される。
図７Ｂは、図７Ａに示す回路を通じて発生したパルスのタイミングを示した図である。
図７Ｂを参照すれば、ＦＲＰ１は、ＦＲＰがイネーブルになる区間だけで生成される。すなわち、従来の技術でＦＲＰに同期してデータがサンプリングされる区間だけでデータがサンプリングされる。本発明の一実施例であるＦＲＰ１生成器５０３を通じて生成されたＦＲＰ１は、二つの連続したパルス形態で現われる。図７Ａに示す回路を通じて生成されたＦＲＰ１は、イネーブル区間はＡになり、イネーブル区間の遅延時間はＢになる。
図８は、本発明の一実施例による電源電圧ＶＤＤ変化によるデータサンプル方法を示したグラフである。
なお、図８はＦＲＰのイネーブル区間内で２個の判読パルスが生成される場合を仮定する。一番目のＦＲＰ１は電源電圧ＶＤＤの変化に従って破線で表示され、二番目のＦＲＰ１は電源電圧ＶＤＤの変化に従って点線で表示されている。ＦＲＰ１もＦＲＰと同じく電源電圧ＶＤＤの変化により、ＣＳＬとＦＲＰ１との間のタイミングがしだいに小さくなる。すなわち、ＣＳＬがイネーブルされ、メモリセルアレイから出力されたデータＳＧＩＯ及び/ＳＧＩＯが増幅されるタイミングが電源電圧ＶＤＤの増加によって小さくなる。
この場合、ＣＳＬとＦＲＰ１との間隔が相対的に大きい電源電圧ＶＤＤが小さな場合には、一番目のＦＲＰ１のイネーブル信号に同期してサンプリングされたデータを取り、ＣＳＬとＦＲＰ１との間隔が相対的に小さい電源電圧ＶＤＤが大きな場合には、二番目のＦＲＰ１のイネーブル信号に同期してサンプリングされたデータを取ることができる。
したがって、低い電圧では、一番目のＦＲＰ１のイネーブル信号によってデータが判読されるから、不要なタイミングの無駄がなくなる。また、高い電圧では、二番目のＦＲＰ１のイネーブル信号によってデータが判読されるから、メモリセルアレイから出力されたデータＳＧＩＯ及び/ＳＧＩＯが、ＦＲＰがイネーブルになるまで増幅するほどの十分なタイミングを得なかった場合にも、二番目のＦＲＰ１のイネーブルタイミングまでは充分に増幅されうるので、データ判読の正確性を期すことができる。すなわち、電源電圧ＶＤＤの変化に関係なくいつでも正確なデータをサンプリングすることができる。
また、一つのＦＲＰのイネーブル区間内で３個のＦＲＰ１が生成される場合には、電源電圧ＶＤＤの変化により、低い電圧である時は一番目のＦＲＰ１のイネーブル信号に同期させ、中間電圧である時は二番目のＦＲＰ１のイネーブル信号に同期させ、高い電圧である時は三番目のＦＲＰ１のイネーブル信号に同期させてデータをサンプリングすることができる。この場合、電源電圧ＶＤＤの変化に関係なく正確なデータをサンプリングすることができるだけでなく、一回のＦＲＰに同期してデータをサンプリングする方法に比べると、低い電圧でのＣＳＬとＦＲＰとの間の不要なタイミングの遅延を防止することができる。また、高い電圧である時は、ＣＳＬとＦＲＰ１との間の十分な遅延が保証され、データ判読時に生じる可能性のある誤りを防止できる。
また、一つのＦＲＰのイネーブル区間内で３個以上のＦＲＰ１が生成される場合には、一つのＦＲＰがイネーブルになる区間内でデータを多数回サンプリングでき、多数回サンプリングされたデータを比べて出現回数がより大きいデータ値を実際メモリセルに保存されたデータとして判断することができる。この場合、何回かのデータサンプリングを通じて小信号データ値ＳＧＩＯ及び/ＳＧＩＯが充分に増幅されず、データサンプリング中に発生される誤りを防止しうる効果がある。
また、このような方法は、一つの感知増幅器にいくつかのサンプリング回路を構成して何回データをサンプリングする方法と比べると、絶対マージンの設定時に大きい遅延時間が不要になる効果がある。また、半導体メモリ装置の特性上、一つの感知増幅器に一つのデータサンプル回路を置くしかない状況でも、何回かデータをサンプリングできる効果が発生する。
また、電源電圧ＶＤＤの変化だけではなく、半導体装置に構成されるトランジスタの寸法差に関係なく正確なデータを判読することができる。すなわち、トランジスタの寸法の変化により、何番目かのＦＲＰ１のイネーブルに同期してサンプリングされるデータを決めたり、一回のＦＲＰのイネーブル区間でＦＲＰ１を通じて多数回サンプリングしてデータサンプリング中の誤りを防止することができる。
また、半導体装置の周辺温度の変化によるパルス間のタイミング間隔が変わっても、ＣＳＬとＦＲＰとの間の絶対マージンを設定でき、データ判読の誤りなしにデータ判読速度を速くすることができる。
ＦＲＰ１生成器５０３は、ＦＲＰ生成器５０２が位置する場所の近傍に配置することができる。すなわち、ＦＲＰ生成器５０２とＦＲＰ１生成器５０３とをペリー層、すなわちセルブロックとカラムデコーダ、感知増幅器が形成される領域以外の領域に形成することができる。また、ＦＲＰ１生成器５０３を、カラムデコーダ領域または感知増幅器が多くのグループに分けられた各領域に分散配置させることができる。
図９Ａ及び図９Ｂは、ＦＲＰ１生成器の配置形態を示す図である。
図９Ａに示すように、ＦＲＰ１生成器を１ヶ所に形成するより、図９Ｂに示すように各領域に分散して配置する形態の方がＦＲＰ１の幅をより小さく形成することができる。これにより、さらに細密で正確なデータのサンプリングが可能になる。
本発明は、図面に示した一実施例を参照にして説明されたが、これは例示に過ぎず、本技術分野の当業者ならこれより多様な変形及び均等な他の実施例が可能だという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらなければならない。
揮発性及び非揮発性メモリ装置、例えばＤＲＡＭ、フラッシュメモリなどに利用され、このメモリ装置が使われるコンピュータ、携帯電話、カメラなどに使用することができる。
一般的なデータ入出力感知増幅器を示す図である。 一般的な感知増幅器の駆動方法を示したタイミング図である。 電源電圧ＶＤＤによるＣＳＬとＦＲＰとの間のマージンの変動を示したグラフである。 電源電圧ＶＤＤの上昇によるマージンの減少とデータラインの電圧差とを比較したタイミング図である。 本発明の一実施例による半導体装置のデータ出力回路を示した図である。 本発明の一実施例による感知増幅器の駆動方法を示すタイミング図である。 本発明の一実施例によるＦＲＰ１生成器の回路図である。 図７Ａに示す回路を通じて発生されたパルスのタイミングを示したタイミング図である。 本発明の一実施例による電源電圧ＶＤＤ変化によるデータサンプル方法を示したグラフである。 ＦＲＰ１生成器の配置形態を示す図である（その１）。 ＦＲＰ１生成器の配置形態を示す図である（その２）。
符号の説明
５００ データ出力回路
５０１ 電圧入出力感知増幅器
５０２ 第１判読パルス(ＦＲＰ)生成器
５０３ 第２判読パルス(ＦＲＰ１)生成器
５０４ 送信回路
５０５ ラッチ回路
５０６ 三状態ドライバ制御器
５０７ 出力データバッファ
５０８ データ判断部
ＳＧＩＯ，/ＳＧＩＯ 小信号データ
ＩＯ，/ＩＯ データ
ＰＵ プルアップデータ
ＰＤ プルダウンデータ
ＤＯＵＴ データ出力信号
ＣＬＫ 外部クロック
ＶＤＤ 電源電圧

Claims (13)

  1. カラム選択ライン(ＣＳＬ)イネーブル信号に応答してデータをサンプリングするための第１判読パルス信号を生成する第１判読パルス生成器と、
    前記第１判読パルス信号に応答し、前記第１判読パルス信号のイネーブル区間内で多数の第２判読パルス信号を生成する第２判読パルス生成器と、
    メモリセルから出力されるデータ値を受信し、ＣＳＬ信号に同期して前記データ値を増幅し、前記第２判読パルス信号のイネーブル信号に同期して前記データ値をサンプリングする電圧入出力感知増幅器とを具備することを特徴とする半導体装置。
  2. 前記半導体装置は、
    一つの第１判読パルスイネーブル区間中に生成された多数の前記第２判読パルス信号に同期してデータが多数回サンプリングされる途中にサンプリングされたデータが変わる場合には、変わる前のデータを捨てて変わった後のデータをメモリセルに保存されたデータとして判断するデータ判断部をさらに具備することを特徴とする請求項１に記載の半導体装置。
  3. 前記データ判断部は、
    前記一つの第１判読パルスイネーブル区間中に生成された多数の前記第２判読パルス信号に同期し、多数回サンプリングされたデータ値の頻度数の比較を通じてサンプリングされたデータ値の中で頻度数が大きい値をメモリセルのデータとして判断して出力することを特徴とする請求項２に記載の半導体装置。
  4. 前記第２判読パルス生成器は、
    一つの第１判読パルスイネーブル区間内で２個のイネーブルパルスを有する前記第２判読パルス信号を生成する請求項１に記載の半導体装置。
  5. 前記電圧入出力感知増幅器は、
    前記半導体装置の動作電圧範囲のほぼ中間の所定電圧が設定され、
    前記所定電圧以下では、前記一つの第１判読パルスイネーブル区間中に生成された前記第２判読パルス信号の中で一番目のパルスのイネーブル区間中のデータがサンプリングされ、
    前記所定電圧以上では、前記一つの第１判読パルスイネーブル区間中に生成された前記第２判読パルス信号の中で二番目のパルスのイネーブル区間中のデータがサンプリングされることを特徴とする請求項４に記載の半導体装置。
  6. 前記半導体装置は、
    前記一つの第１判読パルスイネーブル区間中に生成された２個の前記第２判読パルス信号の一番目の判読パルスイネーブル区間中にサンプリングされたデータと二番目の第２判読パルスイネーブル区間中にサンプリングされたデータとが相異なる場合には、二番目の判読パルスイネーブル区間中にサンプリングされたデータを半導体メモリセルのデータとして判断するデータ判断部をさらに具備することを特徴とする請求項４に記載の半導体装置。
  7. 前記第２判読パルス生成器は、半導体装置のカラムデコーダー領域または入出力感知増幅器領域にそれぞれ分散配置されることを特徴とする請求項１に記載の半導体装置。
  8. ＣＳＬイネーブル信号に応答してデータをサンプリングするための第１判読パルス信号を生成する段階と、
    前記第１判読パルス信号に応答して、前記第１判読パルス信号のイネーブル区間内で多数の第２判読パルス信号を生成する段階と、
    メモリセルから出力されるデータ値を受信して、ＣＳＬ信号に同期して前記データ値を増幅する段階と、
    前記第１判読パルス信号がイネーブルになる区間中に生成される多数の前記第２判読パルス信号のイネーブル信号に同期してデータ値をサンプリングする段階と、
    多数回サンプリングされたデータを比べて実際データ値を判断する段階とを含むことを特徴とする半導体装置のデータ判読方法。
  9. 前記データを判断する段階は、
    前記一つの第１判読パルスイネーブル区間中に生成された多数の前記第２判読パルス信号に同期して多数回データがサンプリングされる途中にサンプリングされたデータが変わる場合には、変わる前のデータを捨てて変わった後のデータをメモリセルに保存されたデータとして判断することを特徴とする請求項８に記載の半導体装置のデータ判読方法。
  10. 前記データを判断する段階は
    前記一つの第１判読パルスイネーブル区間中に生成された多数の前記第２判読パルス信号に同期して多数回サンプリングされたデータ値の頻度数の比較を通じてサンプリングされたデータ値の中で頻度数が大きい値をメモリセルのデータとして判断することを特徴とする請求項８に記載の半導体装置のデータ判読方法。
  11. 前記第２判読パルス信号を生成する段階は、
    一つの第１判読パルスイネーブル区間内で２個の前記第２判読パルス信号を生成することを特徴とする請求項８に記載の半導体装置のデータ判読方法。
  12. 前記データ値をサンプリングする段階は、
    前記半導体装置の動作電圧範囲のほぼ中間の所定電圧が設定され、
    前記所定電圧以下では、前記一つの第１判読パルスイネーブル区間中に生成された前記第２判読パルス信号の中で一番目のパルスのイネーブル区間中のデータがサンプリングされ、
    前記所定電圧以上では、前記一つの第１判読パルスイネーブル区間中に生成された前記第２判読パルス信号の中で二番目のパルスのイネーブル区間中のデータがサンプリングされることを特徴とする請求項１１に記載の半導体装置のデータ判断方法。
  13. 前記データを判断する段階は、
    前記一つの第１判読パルスイネーブル区間中に生成された２個の前記第２判読パルス信号の一番目の判読パルスイネーブル区間中にサンプリングされたデータと二番目の判読パルスイネーブル区間中にサンプリングされたデータとが相異なる場合には、二番目の判読パルスイネーブル区間中にサンプリングされたデータを半導体メモリセルのデータとして判断する請求項１１に記載の半導体装置のデータ判断方法。
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