JP2005129562A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法および半導体装置に係わり、特に、チタンシリサイド膜のパターンの微細化が進んでもパターン間のショートを抑制することができる半導体装置の製造方法および半導体装置に関する。 The present invention relates to a method for manufacturing a semiconductor device and a semiconductor device, and more particularly to a method for manufacturing a semiconductor device and a semiconductor device capable of suppressing a short circuit between patterns even when the pattern of a titanium silicide film is miniaturized.
図16は、チタンシリサイド膜を用いた半導体装置の一例を示す断面図である。この半導体装置は、特開2000−082811号公報に開示されており、例えば以下のようにサリサイド(Self-Aligned-Silicide)技術を用いて製造される。 FIG. 16 is a cross-sectional view showing an example of a semiconductor device using a titanium silicide film. This semiconductor device is disclosed in Japanese Patent Application Laid-Open No. 2000-082811, and is manufactured using, for example, a salicide (Self-Aligned-Silicide) technique as follows.
すなわちシリコン基板10上に複数の素子分離酸化膜19を形成し、素子分離酸化膜19の間にゲート酸化膜12を形成する。ゲート酸化膜12の上に多結晶シリコンよりなるゲート電極14を形成した後、ゲート電極14をマスクとして低濃度不純物層17をイオン注入により形成する。その後、ゲート電極14の側壁に側壁材16を形成し、ゲート電極14および側壁材16をマスクとしてソースおよびドレインとなる不純物層18を形成する。
That is, a plurality of element
そして基板全面にチタン膜(図示せず)をスパッタリングにより形成する。そして、加熱処理を行うと、ゲート電極14および不純物層18それぞれがチタン膜と反応し、ゲート電極14および不純物層18それぞれの表面にチタンシリサイド膜13が形成される。このとき、チタンシリサイド膜13は高抵抗の結晶構造(C49相)を有する。その後、シリサイド化されていないチタン膜をエッチングにより除去する。そしてチタンシリサイド膜13を低抵抗の結晶構造(C54相)に相転移させるために、チタンシリサイド膜13を、チタンシリサイド膜13を形成するときよりも高温で加熱処理する。その後、チタンシリサイド膜13、素子分離酸化膜19、および側壁材16の上に層間絶縁膜8を形成する。そして層間絶縁膜8のチタンシリサイド膜13と重なる部分にコンタクトホール8aを形成し、コンタクトホール8a上面を通るようにアルミ合金配線9a,9bを形成する。このときアルミ合金の一部をコンタクトホール中に埋め込み、アルミ合金配線9a,9bとチタンシリサイド膜13とを導通させる。
Then, a titanium film (not shown) is formed on the entire surface of the substrate by sputtering. When heat treatment is performed, each of the
しかしながら、チタンシリサイド膜をC49相からC54相に相転移させるとき、チタンシリサイド膜が高温で加熱処理されるため、チタンシリサイド膜の中のシリコンが、側壁材や素子分離酸化膜の表面に残留しているチタン膜まで水平方向に拡散する場合があった。このため、チタンシリサイド膜が、ゲート電極及び不純物層それぞれの表面から、素子分離酸化膜の表面や側壁材の表面など、下地がシリコンでない部分まではみ出す場合があった。この場合、チタンシリサイド膜のパターンの微細化が進むと、パターン間でショートする可能性がある。
本発明は上記のような事情を考慮してなされたものであり、その目的は、チタンシリサイド膜のパターンの微細化が進んでもパターン間のショートを抑制することができる半導体装置の製造方法および半導体装置を提供することにある。
However, when the titanium silicide film is phase-shifted from the C49 phase to the C54 phase, the titanium silicide film is heat-treated at a high temperature, so that silicon in the titanium silicide film remains on the sidewall material and the surface of the element isolation oxide film. In some cases, the titanium film diffused horizontally. For this reason, the titanium silicide film sometimes protrudes from the surface of each of the gate electrode and the impurity layer to a portion where the base is not silicon, such as the surface of the element isolation oxide film or the surface of the sidewall material. In this case, if the pattern of the titanium silicide film is further miniaturized, there is a possibility that a short circuit occurs between the patterns.
The present invention has been made in consideration of the above-described circumstances, and a purpose thereof is a method of manufacturing a semiconductor device and a semiconductor capable of suppressing a short-circuit between patterns even if the pattern of the titanium silicide film is miniaturized. To provide an apparatus.
上記課題を解決するため、本発明に係る半導体装置の製造方法は、
シリコン基板に、素子分離酸化膜、及び多結晶シリコンよりなるゲート電極を形成する工程と、
前記ゲート電極の側壁に側壁材を形成する工程と、
前記シリコン基板上に、不純物層を形成する工程と、
前記素子分離酸化膜、前記ゲート電極、前記側壁材及び前記不純物層を覆うようにチタン膜を形成する工程と、
前記不純物層、前記ゲート電極、及び前記チタン膜を加熱処理することにより、前記不純物層と前記チタン膜とが接している部分、及び前記ゲート電極と前記チタン膜とが接している部分それぞれにC49相のチタンシリサイド膜を形成する工程と、
前記チタン膜の表面のうち、前記素子分離酸化膜及び前記側壁材それぞれと重なる部分に酸化物層を形成する工程と、
C49相の前記チタンシリサイド膜、前記チタン膜及び前記酸化物層を、前記C49相のチタンシリサイド膜を形成する工程より高温で加熱処理することにより、前記チタンシリサイド膜をC49相からC54相に相転移させるとともに、前記チタン膜を、前記酸化物層と反応させて酸化チタン膜に変化させる工程と、
前記酸化チタン膜及び前記酸化物層を除去する工程と
を具備する。
In order to solve the above problems, a method of manufacturing a semiconductor device according to the present invention includes
Forming an element isolation oxide film and a gate electrode made of polycrystalline silicon on a silicon substrate;
Forming a sidewall material on the sidewall of the gate electrode;
Forming an impurity layer on the silicon substrate;
Forming a titanium film so as to cover the element isolation oxide film, the gate electrode, the sidewall material, and the impurity layer;
By heat-treating the impurity layer, the gate electrode, and the titanium film, a portion where the impurity layer and the titanium film are in contact with each other and a portion where the gate electrode and the titanium film are in contact with each other are C49. Forming a phase titanium silicide film;
A step of forming an oxide layer on a portion of the surface of the titanium film overlapping with the element isolation oxide film and the sidewall material;
The titanium silicide film is changed from the C49 phase to the C54 phase by heat-treating the titanium silicide film of the C49 phase, the titanium film, and the oxide layer at a higher temperature than the step of forming the C49 phase titanium silicide film. Transforming the titanium film into a titanium oxide film by reacting with the oxide layer; and
Removing the titanium oxide film and the oxide layer.
上記した半導体の製造方法によれば、チタンシリサイド膜を、高抵抗の結晶構造(C49相)から低抵抗の結晶構造(C54相)に相転移させるとともに、素子分離酸化膜の表面及び側壁材の表面に残留しているチタン膜を酸化チタン膜に変化させる。このため、相転移させるための加熱処理において、チタンシリサイド膜に含まれるシリコンは、残留しているチタン膜の中に拡散しにくい。したがってチタンシリサイド膜はゲート電極及び不純物層の表面からはみ出にくくなり、チタンシリサイド膜の微細化が進んでも、チタンシリサイド膜間のショートを抑制することができる。 According to the semiconductor manufacturing method described above, the titanium silicide film undergoes phase transition from the high-resistance crystal structure (C49 phase) to the low-resistance crystal structure (C54 phase), and the surface of the element isolation oxide film and the side wall material The titanium film remaining on the surface is changed to a titanium oxide film. For this reason, in the heat treatment for phase transition, silicon contained in the titanium silicide film is difficult to diffuse into the remaining titanium film. Therefore, the titanium silicide film hardly protrudes from the surfaces of the gate electrode and the impurity layer, and even if the titanium silicide film is miniaturized, a short circuit between the titanium silicide films can be suppressed.
本発明に係る半導体装置の他の製造方法は、
シリコン層の表面の一部に絶縁層を形成する工程と、
前記シリコン層の表面、および前記絶縁層の表面にチタン膜を形成する工程と、
前記シリコン層および前記チタン膜を加熱処理することにより、前記シリコン層と前記チタン膜とが接している部分に、C49相のチタンシリサイド膜を形成する工程と、
前記チタン膜の表面のうち前記絶縁層と重なる部分に、酸化物層を形成する工程と、
前記シリコン層、前記チタン膜、C49相の前記チタンシリサイド膜、および前記酸化物層を、前記C49相のチタンシリサイド膜を形成する工程よりも高温で加熱処理することにより、前記チタンシリサイド膜をC49相からC54相に相転移させるとともに、前記チタン膜を、前記酸化物層と反応させて酸化チタン膜に変化させる工程と、
前記酸化チタン膜および前記酸化物層を除去する工程と
を具備する。
Another method for manufacturing a semiconductor device according to the present invention is as follows:
Forming an insulating layer on a portion of the surface of the silicon layer;
Forming a titanium film on the surface of the silicon layer and the surface of the insulating layer;
Forming a C49 phase titanium silicide film in a portion where the silicon layer and the titanium film are in contact with each other by heat-treating the silicon layer and the titanium film;
Forming an oxide layer on a portion of the surface of the titanium film overlapping the insulating layer;
By heating the silicon layer, the titanium film, the C49-phase titanium silicide film, and the oxide layer at a higher temperature than the step of forming the C49-phase titanium silicide film, the titanium silicide film is converted into C49. A phase transition from a phase to a C54 phase, and the titanium film reacts with the oxide layer to change to a titanium oxide film;
Removing the titanium oxide film and the oxide layer.
本発明にかかる半導体装置の他の製造方法は、
シリコン層の表面の一部に絶縁層を形成する工程と、
前記シリコン層の表面、および前記絶縁層の表面にチタン膜を形成する工程と、
前記シリコン層および前記チタン膜を加熱処理することにより、前記シリコン層と前記チタン膜とが接している部分に、C49相のチタンシリサイド膜を形成する工程と、
前記チタン膜の表面のうち前記絶縁層と重なる部分に、酸化物層を形成する工程と、
前記シリコン層、前記チタン膜、C49相の前記チタンシリサイド膜、および前記酸化物層を、前記C49相のチタンシリサイド膜を形成する工程よりも高温で加熱処理することにより、前記チタンシリサイド膜をC49相からC54相に相転移させるとともに、前記チタン膜の少なくとも一部を前記酸化物層と反応させて酸化チタン層に変化させる工程と、
前記酸化チタン層および前記酸化物層を除去する工程と、
酸化せずに残留している前記チタン膜を除去する工程と
を具備する。
Another method for manufacturing a semiconductor device according to the present invention is as follows:
Forming an insulating layer on a portion of the surface of the silicon layer;
Forming a titanium film on the surface of the silicon layer and the surface of the insulating layer;
Forming a C49 phase titanium silicide film in a portion where the silicon layer and the titanium film are in contact with each other by heat-treating the silicon layer and the titanium film;
Forming an oxide layer on a portion of the surface of the titanium film overlapping the insulating layer;
By heating the silicon layer, the titanium film, the C49-phase titanium silicide film, and the oxide layer at a higher temperature than the step of forming the C49-phase titanium silicide film, the titanium silicide film is converted into C49. A phase transition from a phase to a C54 phase, and at least a part of the titanium film reacts with the oxide layer to change to a titanium oxide layer;
Removing the titanium oxide layer and the oxide layer;
Removing the titanium film remaining without being oxidized.
上記した半導体装置の他の製造方法によれば、チタンシリサイド膜を、高抵抗の結晶構造(C49相)から低抵抗の結晶構造(C54相)に相転移させるとともに、絶縁層の表面に残留しているチタン膜を酸化チタン膜22に変化させる。このため、相転移させるための加熱処理において、チタンシリサイド膜に含まれるシリコンは、残留しているチタン膜の中に拡散しにくい。したがってチタンシリサイド膜は、シリコン層の表面から絶縁層の表面にはみ出にくくなり、チタンシリサイド膜の微細化が進んでも、チタンシリサイド膜間のショートを抑制することができる。
なおシリコン層はひとつでもよいが、複数であってもよい。この場合、複数のシリコン層それぞれの表面にチタンシリサイド膜が形成される。
According to another method of manufacturing a semiconductor device described above, the titanium silicide film undergoes a phase transition from a high resistance crystal structure (C49 phase) to a low resistance crystal structure (C54 phase) and remains on the surface of the insulating layer. The titanium film is changed to a
There may be one silicon layer or a plurality of silicon layers. In this case, a titanium silicide film is formed on the surface of each of the plurality of silicon layers.
また、本発明に係る半導体装置の製造方法において、前記酸化物層は酸化シリコン層である場合、前記酸化チタン膜および前記酸化物層を除去する工程において、前記酸化物層および前記酸化チタン膜を、フッ化水素含有物を用いたエッチングにより除去することも可能である。
また、前記酸化チタン膜および前記酸化物層を除去する工程において、前記酸化物層の表面に粘着テープを粘着させた後、当該粘着テープを引き剥がすことにより、前記酸化物層および前記酸化金属層を剥離させて除去することも可能である。この場合、前記酸化物層及び前記酸化チタン膜を除去した後、RCA洗浄を行うことも可能である。
In the method of manufacturing a semiconductor device according to the present invention, when the oxide layer is a silicon oxide layer, the oxide layer and the titanium oxide film are removed in the step of removing the titanium oxide film and the oxide layer. It can also be removed by etching using a hydrogen fluoride-containing material.
Further, in the step of removing the titanium oxide film and the oxide layer, after the adhesive tape is adhered to the surface of the oxide layer, the oxide layer and the metal oxide layer are removed by peeling the adhesive tape. It is also possible to remove it by peeling off. In this case, it is also possible to perform RCA cleaning after removing the oxide layer and the titanium oxide film.
本発明に係る半導体装置は、
素子分離酸化膜と、
多結晶シリコンよりなるゲート電極と、
前記ゲート電極の側壁に形成されていて酸化シリコンよりなる側壁材と、
不純物層と、
前記ゲート電極及び前記不純物層それぞれの表面に形成されたチタンシリサイド膜と
を備え、
前記チタンシリサイド膜は、前記素子分離酸化膜、前記ゲート電極、前記側壁材、及び前記不純物層それぞれを覆うように形成されたチタン膜を、前記ゲート電極及び前記不純物層とともに加熱処理することにより、C49相のチタンシリサイド膜として形成され、その後この加熱処理より高温で加熱処理されることによりC54相に相転移しており、
前記素子分離酸化膜及び前記側壁材の上に残留しているチタン膜は、酸化チタンに変化した後除去されている。
A semiconductor device according to the present invention includes:
An element isolation oxide film;
A gate electrode made of polycrystalline silicon;
A sidewall material made of silicon oxide and formed on the sidewall of the gate electrode;
An impurity layer;
A titanium silicide film formed on the surface of each of the gate electrode and the impurity layer,
The titanium silicide film is formed by heating a titanium film formed so as to cover the element isolation oxide film, the gate electrode, the side wall material, and the impurity layer together with the gate electrode and the impurity layer, It is formed as a C49 phase titanium silicide film, and is then subjected to a heat treatment at a higher temperature than this heat treatment, thereby causing a phase transition to the C54 phase.
The titanium film remaining on the element isolation oxide film and the sidewall material is removed after being changed to titanium oxide.
本発明に係る他の半導体装置は、
シリコン層と、
前記シリコン層の表面の一部に形成された絶縁層と、
前記シリコン層の表面の別の部分に形成されたチタンシリサイド膜と
を備え、
前記チタンシリサイド膜は、前記シリコン層及び前記絶縁層それぞれを覆うように形成されたチタン膜を、前記絶縁層とともに加熱処理することによりC49相のチタンシリサイド膜として形成され、その後この加熱処理より高温で加熱処理されることによりC54相に相転移しており、
前記絶縁層の上に残留しているチタン膜は、酸化チタンに変化した後除去されている。
Other semiconductor devices according to the present invention are:
A silicon layer;
An insulating layer formed on a part of the surface of the silicon layer;
A titanium silicide film formed on another portion of the surface of the silicon layer,
The titanium silicide film is formed as a C49 phase titanium silicide film by heat-treating the titanium film formed so as to cover the silicon layer and the insulating layer together with the insulating layer. It has undergone a phase transition to C54 phase due to heat treatment at
The titanium film remaining on the insulating layer is removed after changing to titanium oxide.
本発明に係る他の半導体装置は、シリコン層と、
前記シリコン層の表面の一部に形成された絶縁層と、
前記シリコン層の表面の別の部分に形成されたチタンシリサイド膜と
を備え、
前記チタンシリサイド膜は、前記シリコン層及び前記絶縁層それぞれを覆うように形成されたチタン膜を、前記絶縁層とともに加熱処理することによりC49相のチタンシリサイド膜として形成され、その後この加熱処理より高温で加熱処理されることによりC54相に相転移しており、
前記絶縁層の上に残留しているチタン膜の少なくとも一部は、酸化チタンに変化した後除去されており、
酸化チタンに変化せずに残留している前記チタン膜も除去されている。
Another semiconductor device according to the present invention includes a silicon layer,
An insulating layer formed on a part of the surface of the silicon layer;
A titanium silicide film formed on another portion of the surface of the silicon layer,
The titanium silicide film is formed as a C49 phase titanium silicide film by heat-treating the titanium film formed so as to cover the silicon layer and the insulating layer together with the insulating layer. It has undergone a phase transition to C54 phase due to heat treatment at
At least a portion of the titanium film remaining on the insulating layer is removed after changing to titanium oxide,
The titanium film remaining without changing to titanium oxide is also removed.
本発明に係る半導体装置において、前記酸化物層は酸化シリコン層である場合、前記酸化物層および前記酸化チタン層が、フッ化水素含有物を用いたエッチングにより除去されていることも可能である。
また、前記酸化物層および前記酸化チタン層が、前記酸化物層の表面に粘着テープを粘着させた後、当該粘着テープを引き剥がすことにより、剥離して除去されていることも可能である。
In the semiconductor device according to the present invention, when the oxide layer is a silicon oxide layer, the oxide layer and the titanium oxide layer may be removed by etching using a hydrogen fluoride-containing material. .
Further, the oxide layer and the titanium oxide layer may be peeled and removed by peeling the pressure-sensitive adhesive tape after the pressure-sensitive adhesive tape is adhered to the surface of the oxide layer.
以下、図面を参照して本発明の実施の形態について説明する。 図1乃至図6は、本発明に係る第1の実施の形態であり、図16に示した構造を有する半導体装置を製造する方法を示す断面図である。 Embodiments of the present invention will be described below with reference to the drawings. 1 to 6 are cross-sectional views showing a method of manufacturing the semiconductor device having the structure shown in FIG. 16 according to the first embodiment of the present invention.
まず、図1に示すように、シリコン基板10上に素子分離酸化膜19を形成する。そして素子分離酸化膜19の間において、シリコン基板10の表面にゲート酸化膜12を形成する。素子分離酸化膜としては、LOCOS、セミリセスLOCOS、シャロートレンチなどの構造を用いることができる。そしてゲート酸化膜12の上に多結晶シリコンよりなるゲート電極14を形成し、ゲート電極14をマスクとして低濃度不純物層17をイオン注入により形成する。その後、ゲート電極14の側壁に側壁材16を形成する。この後、ゲート電極14及び側壁材16をマスクとしてシリコン基板10に不純物層(ソース/ドレイン)18を形成する。これらの形成方法は公知の手法を用いる。
First, as shown in FIG. 1, an element
次に、図2に示すように、ゲート電極14、側壁材16、不純物層18及び素子分離酸化膜19を含むシリコン基板全面にチタンをスパッタリングしてチタン膜11を形成する。この際、チタン膜11の厚さは例えば30nm程度である。このチタン膜11の厚さは、所望するチタンシリサイド膜の厚さをある定数で除すことにより算出できる。本実施の形態では、この定数は2.5程度である。
Next, as shown in FIG. 2, the
次に、チタン膜11、ゲート電極14および不純物層18を、500℃〜700℃で加熱処理する。加熱時間は、例えば加熱温度が700℃の場合、30秒である。この加熱処理によって、ゲート電極14および不純物層18中とチタン膜11中のチタンが反応し、図3に示すように、ゲート電極14および不純物層18それぞれの表面に、厚さが75nm程度のチタンシリサイド膜13が形成される。このときチタン膜11のうち、素子分離酸化膜19及び側壁材16それぞれの上に形成された部分はシリサイド化せず、残留する。なおここで形成されるチタンシリサイド膜13は、高抵抗の結晶構造(C49相)を有する。
Next, the
次に、図4に示すように、残留しているチタン膜11、及びチタンシリサイド膜13の表面に、酸化シリコン層20を形成する。酸化シリコン層20は例えばCVD法により形成される。
そして図5に示すように、酸化シリコン層20をパターニングし、チタン膜11の表面以外に形成されている酸化シリコン層20を除去する。酸化シリコン層20のパターニングは、例えば以下のように行われる。まず酸化シリコン層20の上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、酸化シリコン層20上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして酸化シリコン層20をエッチングする。
Next, as shown in FIG. 4, a
Then, as shown in FIG. 5, the
次に、チタン膜11、チタンシリサイド膜13、および酸化シリコン層20を、チタンシリサイド膜13を形成する工程よりも高温、例えば800℃で加熱処理する。このときの加熱時間は例えば30秒である。この加熱処理によって、チタンシリサイド膜13は、高抵抗の結晶構造(C49相)から低抵抗の結晶構造(C54相)に相転移する。
Next, the
この加熱処理において、図6に示すように、素子分離酸化膜19及び側壁材16それぞれの上で残留しているチタン膜11は、酸化シリコン層20に接しているため、チタンシリサイド膜13からシリコンが拡散する前に、酸化シリコン層20に含まれる酸素と反応し、微結晶化した酸化チタン(TiOx)膜22になる。このためチタンシリサイド膜13は、相転移のための加熱処理において、ゲート電極14及び不純物層18の表面からはみ出にくくなり、微細化が進んでもショートしにくくなる。
In this heat treatment, as shown in FIG. 6, since the
次に、図7に示すように、酸化シリコン層20および酸化チタン膜22をエッチングにより除去する。エッチングには、例えばフッ化水素を含む溶液を用いる。このとき酸化シリコン層20が厚いとエッチングの制御が難しくなる。すなわちエッチング時間が短いと酸化シリコン層20または酸化チタン膜22が残留してしまい、エッチング時間が長いと素子分離酸化膜19までエッチングしてしまう。このため、図4に示した工程において、酸化シリコン層20は薄く形成されるのが好ましい。
Next, as shown in FIG. 7, the
また、チタン膜11の一部が酸化せずに残留している場合においても、エッチングにはフッ化水素を含む溶液が用いられているため、残留しているチタン膜11も除去される。すなわち本実施形態において、酸化シリコン層20および酸化チタン膜22を除去する工程と、残留しているチタン膜11を除去する工程が同時に行われる。
なおエッチング後にRCA洗浄を行ってもよい。
Further, even when a part of the
Note that RCA cleaning may be performed after the etching.
次に、容量素子及びMOSトランジスタを含む全面上にシリコン酸化膜などの層間絶縁膜8をCVD法により堆積する。次いで、層間絶縁膜8の上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜8上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして層間絶縁膜8をエッチングすることにより、層間絶縁膜8に、ゲート電極14及び不純物層18それぞれの上に位置するコンタクトホール8a(図16参照)を形成する。
Next, an
次いで、コンタクトホール8a内及び層間絶縁膜8上にAl合金膜をスパッタリングにより堆積する。次いで、このAl合金膜上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、Al合金膜上にレジストパターンを形成する。次いで、このレジストパターンをマスクとしてAl合金膜をエッチングすることにより、層間絶縁膜8の上に、不純物層18に接続されたAl合金配線9a、及びゲート電極14に接続されたAl合金配線9bが形成される。Al合金配線としては、基板側よりTi/TiN/Al−Cu/TiNを積層した配線を用いてもよい。
Next, an Al alloy film is deposited in the
このようにして製作された半導体装置は図16に示すような構造を有する。すなわち、シリコン基板10の表面には素子分離酸化膜19が形成されており、この素子分離酸化膜19の相互間の素子領域には、ソース拡散層である不純物層18、ゲート電極14、及びドレイン拡散層である不純物層18が、この順に形成されている。ゲート電極14はゲート酸化膜12の上に形成されており、側面には側壁材16が形成されている。不純物層18及びゲート電極14の表面にはチタンシリサイド膜13が、外側にはみ出ないように形成されている。素子分離酸化膜19、側壁材16及びチタンシリサイド膜13の上には層間絶縁膜8が形成されている。層間絶縁膜8には、チタンシリサイド膜13の上に位置するコンタクトホール8aが形成されている。チタンシリサイド膜13は、コンタクトホール8aによって、半導体装置表面に形成されたAl合金配線9a,9bに接続されている。
The semiconductor device thus manufactured has a structure as shown in FIG. That is, an element
上記実施の形態によれば、チタン膜11をゲート電極14及び不純物層18と反応させて高抵抗の結晶構造(C49相)を有するチタンシリサイド膜13を形成した後、チタンシリサイドに変化せずに残留しているチタン膜11の上に酸化シリコン層20を形成する。そしてチタンシリサイド膜13、残留しているチタン膜11、および酸化シリコン層20を加熱処理し、チタンシリサイド膜13を、高抵抗の結晶構造(C49相)から低抵抗の結晶構造(C54相)に相転移させるとともに、チタン膜11を酸化チタン膜22に変化させる。このため、チタンシリサイド膜13を相転移させるための加熱処理において、チタンシリサイド膜13に含まれるシリコンは、素子分離酸化膜19の表面及び側壁材16の表面に残留しているチタン膜11の中に拡散しにくい。したがってチタンシリサイド膜13はゲート電極14及び不純物層18の表面からはみ出にくくなり、チタンシリサイド膜13の微細化が進んでも、チタンシリサイド膜13間のショートを抑制することができる。
According to the above embodiment, after the
なお、ゲート電極14、側壁材16、不純物層18及び素子分離酸化膜19を形成した後、かつチタン膜11を形成する前に、ゲート電極14及び不純物層18にイオンを打ち込んでもよい。この処理を行うことにより、ゲート電極14および不純物層18の表面にチタンシリサイド膜13が形成されやすくなる。イオンの打ち込みは例えば以下のように行われる。まずゲート電極14、側壁材16、不純物層18及び素子分離酸化膜19を覆うように酸化シリコン層をCVD法により形成する。次にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、酸化シリコン層にレジストパターンを形成する。次いで、このレジストパターンをマスクとして、酸化シリコン層を、ゲート電極14及び不純物層18の表面からエッチングして除去する。レジストパターンを除去した後、ゲート電極14及び不純物層18にアルゴンイオンを打ち込む。その後、酸化シリコン層をエッチングにより除去する。
Note that ions may be implanted into the
次に本発明にかかる第2の実施の形態について、図8を用いて説明する。
第2の実施の形態においては、まず第1の実施の形態において、図1から図6を用いて説明した処理を行うことにより、図6に示した構造を形成する。次に、図8に示すように、粘着テープ100を酸化シリコン層20の上に粘着させた後、この粘着テープ100を引き剥がす。
酸化チタン膜22と素子分離酸化膜19の結合力は、酸化チタン膜22と酸化シリコン層20との結合力より弱い。このため、粘着テープ100が引き剥がされる際に、酸化チタン膜22と素子分離酸化膜19とが乖離し、酸化シリコン層20および酸化チタン膜22は、粘着テープ100とともに半導体装置の本体から引き剥がされる。そして半導体装置の表面をRCA洗浄する。
このようにしても、酸化シリコン層20および酸化チタン膜22を除去することができる。
Next, a second embodiment according to the present invention will be described with reference to FIG.
In the second embodiment, first, the structure shown in FIG. 6 is formed by performing the processing described with reference to FIGS. 1 to 6 in the first embodiment. Next, as shown in FIG. 8, after the
The bonding force between the
Even in this case, the
次に本発明にかかる第3の実施の形態について、図9乃至図15を用いて説明する。本実施の形態は、シリコン層の表面において、絶縁層の間隙にチタンシリサイド膜を形成する方法を示す。
まず図9に示すように、シリコン層30の表面に、絶縁層の一例である酸化シリコン層31を、以下のように形成する。すなわち酸化シリコン層31を、例えばCVD法によってシリコン層30の表面に形成する。次にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、酸化シリコン層にレジストパターンを形成する。次いで、このレジストパターンをマスクとして、酸化シリコン層の一部をエッチングして除去し、シリコン層30を露出させる。
なおシリコン層30はシリコン基板であってもよいし、基板上に形成された単結晶シリコン膜、多結晶シリコン膜、またはアモルファスシリコン膜であってもよい。また、酸化シリコン層31をCVD法以外の方法、例えば熱酸化法などにより形成してもよい。
Next, a third embodiment according to the present invention will be described with reference to FIGS. This embodiment shows a method of forming a titanium silicide film in the gap between insulating layers on the surface of a silicon layer.
First, as shown in FIG. 9, a
The
次いで、図10に示すように、シリコン層30及び酸化シリコン層31それぞれの表面に、チタン膜32をスパッタリングにより形成する。
次いで、シリコン層30及びチタン膜32を500℃〜700℃で加熱処理する。加熱時間は、例えば加熱温度が700℃の場合、30秒である。この加熱処理によって、シリコン層30とチタン膜32が反応し、図11に示すように、シリコン層30とチタン膜32とが接している部分に、C49相のチタンシリサイド膜34が形成される。
Next, as shown in FIG. 10, a
Next, the
次いで、図12に示すように、残留しているチタン膜32、及びチタンシリサイド膜34の表面に酸化シリコン層36を形成する。酸化シリコン層36は例えばCVD法により形成される。そして図13に示すように、酸化シリコン層36をパターニングし、チタンシリサイド膜34の上から酸化シリコン層36を除去する。酸化シリコン層36のパターニングは、第1の実施の形態における酸化シリコン層20のパターニングと同様に行われる。
Next, as shown in FIG. 12, a
次いで、チタン膜32、チタンシリサイド膜34、及び酸化シリコン層36を形成する工程よりも高温、例えば800℃で加熱処理する。このときの加熱時間は例えば30秒である。この加熱処理によって、図14に示すように第1の実施の形態と同様に、チタンシリサイド膜13は高抵抗の結晶構造(C49相)から低抵抗の結晶構造(C54相)に相転移し、チタン膜32は微結晶化した酸化チタン膜38に変化する。
Next, heat treatment is performed at a higher temperature, for example, 800 ° C. than the step of forming the
次いで、第1の実施の形態と同様の手法を用いて、フッ化水素を含む溶液でエッチングすることにより、酸化チタン膜38及び酸化シリコン層36を除去する。ここでチタン膜32の一部が酸化せずに残留している場合においても、エッチングにはフッ化水素を含む溶液が用いられているため、残留しているチタン膜32も除去される。すなわち本実施形態において、酸化シリコン層36および酸化チタン膜38を除去する工程と、残留しているチタン膜32を除去する工程が同時に行われる。
またエッチング後にRCA洗浄を行ってもよいし、第2の実施の形態と同様の手法を用いて酸化チタン膜38及び酸化シリコン層36を除去してもよい。
Next, the
Further, RCA cleaning may be performed after the etching, or the
このようにして、図15に示すように、シリコン層30の表面において、酸化シリコン層31の間にチタンシリサイド膜34が形成される。本形態においても、第1の実施の形態と同様の作用により、チタンシリサイド膜34はシリコン層30の表面から酸化シリコン層31の表面にはみ出にくくなり、チタンシリサイド膜34の微細化が進んでも、チタンシリサイド膜34間のショートを抑制することができる。
In this manner, as shown in FIG. 15, a
尚、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
例えば第3の実施の形態において、シリコン層30以外のシリコン層をひとつまたは複数形成し、このシリコン層、シリコン層30、及び酸化シリコン層31それぞれの表面にチタン膜32を形成してもよい。この場合、最初の加熱処理により、シリコン層30、及びこれ以外のシリコン層それぞれの表面にチタンシリサイド膜が形成される。そして酸化シリコン層36を形成した後、シリコン層それぞれの表面に形成されたチタンシリサイド膜それぞれの上から、酸化シリコン層36をエッチングにより除去する。以下、第3の実施の形態と同じ処理を行うことにより、酸化シリコン層36の表面に残留しているチタン膜32が除去される。
The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the spirit of the present invention.
For example, in the third embodiment, one or more silicon layers other than the
9a,9b…Al合金配線、10…シリコン基板、11,32…チタン膜、12…ゲート酸化膜、13,34…チタンシリサイド膜、14…ゲート電極、16…側壁材、17…低濃度不純物層、18…不純物層、19…素子分離酸化膜、20,31,36…酸化シリコン層、22,38…酸化チタン層、30…シリコン層、100…粘着テープ 9a, 9b ... Al alloy wiring, 10 ... silicon substrate, 11, 32 ... titanium film, 12 ... gate oxide film, 13, 34 ... titanium silicide film, 14 ... gate electrode, 16 ... sidewall material, 17 ... low concentration impurity layer , 18 ... Impurity layer, 19 ... Element isolation oxide film, 20, 31, 36 ... Silicon oxide layer, 22, 38 ... Titanium oxide layer, 30 ... Silicon layer, 100 ... Adhesive tape
Claims (11)
前記ゲート電極の側壁に側壁材を形成する工程と、
前記シリコン基板に不純物層を形成する工程と、
前記素子分離酸化膜、前記ゲート電極、前記側壁材及び前記不純物層を覆うようにチタン膜を形成する工程と、
前記不純物層、前記ゲート電極、及び前記チタン膜を加熱処理することにより、前記不純物層と前記チタン膜とが接している部分、及び前記ゲート電極と前記チタン膜とが接している部分それぞれにC49相のチタンシリサイド膜を形成する工程と、
前記チタン膜の表面のうち、前記素子分離酸化膜及び前記側壁材それぞれと重なる部分に酸化物層を形成する工程と、
C49相の前記チタンシリサイド膜、前記チタン膜及び前記酸化物層を、前記C49相のチタンシリサイド膜を形成する工程より高温で加熱処理することにより、前記チタンシリサイド膜をC49相からC54相に相転移させるとともに、前記チタン膜を、前記酸化物層と反応させて酸化チタン膜に変化させる工程と、
前記酸化チタン膜及び前記酸化物層を除去する工程と
を具備する半導体装置の製造方法。 Forming a device isolation oxide film and a gate electrode made of polycrystalline silicon on a silicon substrate;
Forming a sidewall material on the sidewall of the gate electrode;
Forming an impurity layer on the silicon substrate;
Forming a titanium film so as to cover the element isolation oxide film, the gate electrode, the sidewall material, and the impurity layer;
By heat-treating the impurity layer, the gate electrode, and the titanium film, a portion where the impurity layer and the titanium film are in contact with each other and a portion where the gate electrode and the titanium film are in contact with each other are C49. Forming a phase titanium silicide film;
A step of forming an oxide layer on a portion of the surface of the titanium film overlapping with the element isolation oxide film and the sidewall material;
The titanium silicide film is changed from the C49 phase to the C54 phase by heat-treating the titanium silicide film of the C49 phase, the titanium film, and the oxide layer at a higher temperature than the step of forming the titanium silicide film of the C49 phase. Transforming the titanium film into a titanium oxide film by reacting with the oxide layer; and
A method of manufacturing a semiconductor device, comprising: removing the titanium oxide film and the oxide layer.
前記シリコン層の表面、および前記絶縁層の表面にチタン膜を形成する工程と、
前記シリコン層および前記チタン膜を加熱処理することにより、前記シリコン層と前記チタン膜とが接している部分に、C49相のチタンシリサイド膜を形成する工程と、
前記チタン膜の表面のうち前記絶縁層と重なる部分に、酸化物層を形成する工程と、
前記シリコン層、前記チタン膜、C49相の前記チタンシリサイド膜、および前記酸化物層を、前記C49相のチタンシリサイド膜を形成する工程よりも高温で加熱処理することにより、前記チタンシリサイド膜をC49相からC54相に相転移させるとともに、前記チタン膜を、前記酸化物層と反応させて酸化チタン膜に変化させる工程と、
前記酸化チタン膜および前記酸化物層を除去する工程と
を具備する半導体装置の製造方法。 Forming an insulating layer on a portion of the surface of the silicon layer;
Forming a titanium film on the surface of the silicon layer and the surface of the insulating layer;
Forming a C49 phase titanium silicide film in a portion where the silicon layer and the titanium film are in contact with each other by heat-treating the silicon layer and the titanium film;
Forming an oxide layer on a portion of the surface of the titanium film overlapping the insulating layer;
By heating the silicon layer, the titanium film, the C49-phase titanium silicide film, and the oxide layer at a higher temperature than the step of forming the C49-phase titanium silicide film, the titanium silicide film is converted into C49. A phase transition from a phase to a C54 phase, and the titanium film reacts with the oxide layer to change to a titanium oxide film;
A method for manufacturing a semiconductor device, comprising: removing the titanium oxide film and the oxide layer.
前記シリコン層の表面、および前記絶縁層の表面にチタン膜を形成する工程と、
前記シリコン層および前記チタン膜を加熱処理することにより、前記シリコン層と前記チタン膜とが接している部分に、C49相のチタンシリサイド膜を形成する工程と、
前記チタン膜の表面のうち前記絶縁層と重なる部分に、酸化物層を形成する工程と、
前記シリコン層、前記チタン膜、C49相の前記チタンシリサイド膜、および前記酸化物層を、前記C49相のチタンシリサイド膜を形成する工程よりも高温で加熱処理することにより、前記チタンシリサイド膜をC49相からC54相に相転移させるとともに、前記チタン膜の少なくとも一部を前記酸化物層と反応させて酸化チタン層に変化させる工程と、
前記酸化チタン層および前記酸化物層を除去し、酸化せずに残留している前記チタン膜を除去する工程と
を具備する半導体装置の製造方法。 Forming an insulating layer on a portion of the surface of the silicon layer;
Forming a titanium film on the surface of the silicon layer and the surface of the insulating layer;
Forming a C49 phase titanium silicide film in a portion where the silicon layer and the titanium film are in contact with each other by heat-treating the silicon layer and the titanium film;
Forming an oxide layer on a portion of the surface of the titanium film overlapping the insulating layer;
By heating the silicon layer, the titanium film, the C49-phase titanium silicide film, and the oxide layer at a higher temperature than the step of forming the C49-phase titanium silicide film, the titanium silicide film is converted into C49. A phase transition from a phase to a C54 phase, and at least a part of the titanium film reacts with the oxide layer to change to a titanium oxide layer;
Removing the titanium oxide layer and the oxide layer, and removing the titanium film remaining without being oxidized.
前記酸化チタン膜および前記酸化物層を除去する工程において、前記酸化物層および前記酸化チタン膜を、フッ化水素含有物を用いたエッチングにより除去する請求項1乃至3のいずれかに記載の半導体装置の製造方法。 The oxide layer is a silicon oxide layer;
4. The semiconductor according to claim 1, wherein in the step of removing the titanium oxide film and the oxide layer, the oxide layer and the titanium oxide film are removed by etching using a hydrogen fluoride-containing material. Device manufacturing method.
多結晶シリコンよりなるゲート電極と、
前記ゲート電極の側壁に形成されていて酸化シリコンよりなる側壁材と、
不純物層と、
前記ゲート電極及び前記不純物層それぞれの表面に形成されたチタンシリサイド膜と
を備え、
前記チタンシリサイド膜は、前記素子分離酸化膜、前記ゲート電極、前記側壁材、及び前記不純物層それぞれを覆うように形成されたチタン膜を、前記ゲート電極及び前記不純物層とともに加熱処理することにより、C49相のチタンシリサイド膜として形成され、その後この加熱処理より高温で加熱処理されることによりC54相に相転移しており、
前記素子分離酸化膜及び前記側壁材の上に残留しているチタン膜は、酸化チタンに変化した後除去されている半導体装置。 An element isolation oxide film;
A gate electrode made of polycrystalline silicon;
A sidewall material made of silicon oxide and formed on the sidewall of the gate electrode;
An impurity layer;
A titanium silicide film formed on the surface of each of the gate electrode and the impurity layer,
The titanium silicide film is formed by heating a titanium film formed so as to cover the element isolation oxide film, the gate electrode, the sidewall material, and the impurity layer together with the gate electrode and the impurity layer, It is formed as a C49 phase titanium silicide film, and is then subjected to a heat treatment at a higher temperature than this heat treatment, thereby causing a phase transition to the C54 phase.
The titanium film remaining on the element isolation oxide film and the sidewall material is removed after being changed into titanium oxide.
前記シリコン層の表面の一部に形成された絶縁層と、
前記シリコン層の表面の別の部分に形成されたチタンシリサイド膜と
を備え、
前記チタンシリサイド膜は、前記シリコン層及び前記絶縁層それぞれを覆うように形成されたチタン膜を、前記絶縁層とともに加熱処理することによりC49相のチタンシリサイド膜として形成され、その後この加熱処理より高温で加熱処理されることによりC54相に相転移しており、
前記絶縁層の上に残留しているチタン膜は、酸化チタンに変化した後除去されている半導体装置。 A silicon layer;
An insulating layer formed on a part of the surface of the silicon layer;
A titanium silicide film formed on another portion of the surface of the silicon layer,
The titanium silicide film is formed as a C49 phase titanium silicide film by heat-treating the titanium film formed so as to cover the silicon layer and the insulating layer together with the insulating layer. It has undergone a phase transition to C54 phase due to heat treatment at
A semiconductor device in which the titanium film remaining on the insulating layer is removed after being changed into titanium oxide.
前記シリコン層の表面の一部に形成された絶縁層と、
前記シリコン層の表面の別の部分に形成されたチタンシリサイド膜と
を備え、
前記チタンシリサイド膜は、前記シリコン層及び前記絶縁層それぞれを覆うように形成されたチタン膜を、前記絶縁層とともに加熱処理することによりC49相のチタンシリサイド膜として形成され、その後この加熱処理より高温で加熱処理されることによりC54相に相転移しており、
前記絶縁層の上に残留しているチタン膜の少なくとも一部は、酸化チタンに変化した後除去されており、
酸化チタンに変化せずに残留している前記チタン膜も除去されている半導体装置。 A silicon layer;
An insulating layer formed on a part of the surface of the silicon layer;
A titanium silicide film formed on another portion of the surface of the silicon layer,
The titanium silicide film is formed as a C49 phase titanium silicide film by heat-treating the titanium film formed so as to cover the silicon layer and the insulating layer together with the insulating layer. It has undergone a phase transition to C54 phase due to heat treatment at
At least a portion of the titanium film remaining on the insulating layer is removed after changing to titanium oxide,
A semiconductor device in which the titanium film remaining without changing to titanium oxide is also removed.
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JP2010171327A (en) * | 2009-01-26 | 2010-08-05 | Toshiba Corp | Semiconductor device manufacturing method |
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