JPH1126395A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
- Publication number
- JPH1126395A JPH1126395A JP17578297A JP17578297A JPH1126395A JP H1126395 A JPH1126395 A JP H1126395A JP 17578297 A JP17578297 A JP 17578297A JP 17578297 A JP17578297 A JP 17578297A JP H1126395 A JPH1126395 A JP H1126395A
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- metal oxide
- metal
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ゲート電極或いは
配線層を有する半導体装置及びその製造方法に関する。The present invention relates to a semiconductor device having a gate electrode or a wiring layer and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】従来より半導体装置の電極或いは配線材
料として多結晶シリコンが広く利用されている。しか
し、半導体装置の高集積化・高速化に伴い、信号伝達の
遅延が顕在化している。信号伝達の遅延を抑制するため
に、多結晶シリコンより低抵抗の電極，配線材料が用い
られる。例えば、ＭＯＳトランジスタ等のゲート電極に
は、金属シリサイド層と多結晶シリコン層との積層構造
のポリサイドゲートが用いられている。2. Description of the Related Art Conventionally, polycrystalline silicon has been widely used as an electrode or wiring material of a semiconductor device. However, as the integration and speed of semiconductor devices increase, delays in signal transmission become apparent. In order to suppress signal transmission delay, electrodes and wiring materials having lower resistance than polycrystalline silicon are used. For example, a polycide gate having a laminated structure of a metal silicide layer and a polycrystalline silicon layer is used for a gate electrode of a MOS transistor or the like.
【０００３】そして、０．２５μｍ設計ルール以降で
は、さらに低抵抗の材料をゲート電極に用いることが要
求される。最近では、高融点金属タングステン（Ｗ）層
と反応防止層ＷＳｉＮ層と多結晶シリコン層との積層構
造のポリメタルゲートが注目されている。そして将来的
には、ゲート電極として単層の高融点金属を用いること
が有望視されている。[0005] In the 0.25 μm design rule and later, it is required to use a material having a lower resistance for the gate electrode. Recently, a polymetal gate having a laminated structure of a refractory metal tungsten (W) layer, a reaction prevention layer WSiN layer, and a polycrystalline silicon layer has attracted attention. In the future, the use of a single-layer refractory metal as a gate electrode is expected to be promising.
【０００４】ところで、ゲート電極に多結晶シリコンを
用いた一般的なＬＳＩの製造工程では、素子の信頼性及
び特性の向上を図るため、ゲート電極加工後に再酸化を
行っている。再酸化により、ゲート電極の底端部が酸化
され、バーズビーク（鳥のくちばし）状の厚い酸化膜が
形成される。そのため、多結晶シリコンの底端部の角が
丸められた形状となり、ゲート電極底端部における電界
集中が緩和され、素子の信頼性及び特性の向上が図られ
る。In a general LSI manufacturing process using polycrystalline silicon for a gate electrode, re-oxidation is performed after processing the gate electrode in order to improve the reliability and characteristics of the device. By re-oxidation, the bottom end of the gate electrode is oxidized, and a thick bird's beak (bird's beak) oxide film is formed. Therefore, the bottom end of the polycrystalline silicon has a rounded shape, the electric field concentration at the bottom end of the gate electrode is reduced, and the reliability and characteristics of the device are improved.
【０００５】ところが、タングステン等の高融点金属は
非常に酸化されやすく、酸化すると体積が膨張する。体
積膨張により欠陥の発生や膜剥がれ等が起こるため、メ
タルゲート電極においては、通常行われているような後
酸化によるバーズビーク状の酸化膜の形成によって、電
界集中を緩和することは困難であるという問題があっ
た。However, refractory metals such as tungsten are very easily oxidized, and when oxidized, the volume expands. It is said that it is difficult to reduce the electric field concentration in the metal gate electrode by forming a bird's beak-like oxide film by post-oxidation, which is usually performed, because of the occurrence of defects and film peeling due to volume expansion. There was a problem.
【０００６】[0006]
【発明が解決しようとする課題】上記したように、特に
高融点金属は酸化されやすく、且つ酸化による体積膨張
に伴い欠陥や膜剥がれ等が発生する。そのため、高融点
金属を用いた電極或いは配線を酸化性雰囲気にさらすこ
とによって、電極の底端部にバーズビーク状の酸化膜を
形成することができず、電極の底端部において電界集中
を緩和することが困難であるという問題があった。As described above, in particular, high melting point metals are easily oxidized, and defects and film peeling occur due to volume expansion due to oxidation. Therefore, by exposing an electrode or wiring using a high melting point metal to an oxidizing atmosphere, a bird's beak-like oxide film cannot be formed at the bottom end of the electrode, and the electric field concentration at the bottom end of the electrode is reduced. There was a problem that it was difficult.
【０００７】本発明の目的は、配線加工後、酸化性雰囲
気にさらす工程を含まずに、配線の底端部での電極集中
を緩和し、素子の信頼性及び特性の向上を図り得る半導
体装置及びその製造方法を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to reduce the concentration of electrodes at the bottom end of a wiring without including a step of exposing the wiring to an oxidizing atmosphere after processing the wiring, thereby improving the reliability and characteristics of the device. And a method for manufacturing the same.
【０００８】[0008]
［構成］本発明は、上記目的を達成するために以下のよ
うに構成されている。 （１） 本発明（請求項１）の半導体装置は、半導体基
板上に形成された金属酸化膜と、この金属酸化膜の少な
くとも側部に形成され、該金属酸化膜の還元物からなる
第１の金属膜と、前記金属酸化膜及び第１の金属膜上に
形成された第２の金属膜とからなる配線を具備してなる
ことを特徴とする。 （２） 本発明（請求項２）の半導体装置は、半導体基
板上に形成された金属酸化膜と、この金属酸化膜の少な
くとも側部に形成され、該金属酸化膜の還元物からなる
第１の金属膜と、この金属酸化膜及び第１の金属膜上に
形成され、前記半導体基板のチャネル領域の不純物が上
層へ拡散することを防止する反応防止層と、この反応防
止層上に形成された第２の金属膜とからなる配線を具備
してなることを特徴とする。 （３） 本発明（請求項３）の半導体装置は、半導体基
板上に形成され、該半導体基板のチャネル領域の不純物
が上層へ拡散することを防止する反応防止層と、この反
応防止層上に形成された金属酸化膜と、この金属酸化膜
の少なくとも側部に形成され、該金属酸化膜の還元物か
らなる第１の金属膜と、前記金属酸化膜及び第１の金属
膜上に形成された第２の金属膜とからなる配線を具備し
てなることを特徴とする。[Configuration] The present invention is configured as described below to achieve the above object. (1) A semiconductor device according to the present invention (claim 1) includes a metal oxide film formed on a semiconductor substrate and a first metal oxide film formed on at least a side portion of the metal oxide film and formed of a reduced product of the metal oxide film. And a wiring made of the metal oxide film and a second metal film formed on the first metal film. (2) A semiconductor device according to the present invention (Claim 2) includes a metal oxide film formed on a semiconductor substrate and a first metal oxide film formed on at least a side portion of the metal oxide film and made of a reduced product of the metal oxide film. A reaction preventing layer formed on the metal oxide film and the first metal film to prevent impurities in a channel region of the semiconductor substrate from diffusing to an upper layer; and a metal film formed on the reaction preventing layer. And a wiring made of the second metal film. (3) A semiconductor device according to the present invention (claim 3) is formed on a semiconductor substrate, and a reaction preventing layer for preventing impurities in a channel region of the semiconductor substrate from diffusing to an upper layer; A formed metal oxide film, a first metal film formed on at least a side portion of the metal oxide film and made of a reduced product of the metal oxide film, and formed on the metal oxide film and the first metal film. And a wiring made of the second metal film.
【０００９】（１）〜（３）に記載の第２の金属膜の底
端部は丸みを帯び、電界集中が緩和されることを特徴と
する （４） 本発明（請求項５）の半導体装置の製造方法
は、半導体基板上に金属酸化膜を形成する工程と、前記
金属酸化膜上に第２の金属膜を形成する工程と、前記金
属酸化膜及び第２の金属膜を加工し配線を形成する工程
と、前記金属酸化膜が還元されやすい雰囲気にさらし、
該金属酸化膜の少なくとも側部に第１の金属膜を形成す
る工程とを含むことを特徴とする。 （５） 本発明（請求項６）の半導体装置の製造方法
は、半導体基板上に金属酸化膜を形成する工程と、前記
金属酸化膜上に、前記半導体基板のチャネル領域の不純
物が上層に拡散することを防止する反応防止層を形成す
る工程と、前記反応防止層上に第２の金属膜を形成する
工程と、前記第２の金属膜，反応防止層及び金属酸化膜
を加工し配線を形成する工程と、前記金属酸化膜が還元
されやすい雰囲気にさらし、該金属酸化膜の少なくとも
側部に第１の金属膜を形成する工程とを含むことを特徴
とする。 （６） 本発明（請求項７）の半導体装置の製造方法
は、半導体基板上に、該半導体基板のチャネル領域の不
純物が上層に拡散することを防止する反応防止層を形成
する工程と、前記反応防止層上に金属酸化膜を形成する
工程と、前記金属酸化膜上に第２の金属膜を形成する工
程と、前記第２の金属膜，金属酸化膜及び反応防止層を
加工し配線を形成する工程と、前記金属酸化膜が還元さ
れやすい雰囲気にさらし、該金属酸化膜の少なくとも側
部に第１の金属膜を形成する工程とを含むことを特徴と
する。The bottom end of the second metal film according to any one of (1) to (3) is rounded to reduce the electric field concentration. (4) The semiconductor according to the present invention (claim 5) The method of manufacturing a device includes a step of forming a metal oxide film on a semiconductor substrate, a step of forming a second metal film on the metal oxide film, and processing the metal oxide film and the second metal film to form a wiring. Exposing the metal oxide film to an atmosphere in which the metal oxide film is easily reduced,
Forming a first metal film on at least a side portion of the metal oxide film. (5) In the method of manufacturing a semiconductor device according to the present invention (claim 6), a step of forming a metal oxide film on a semiconductor substrate, and the step of diffusing impurities of a channel region of the semiconductor substrate into the upper layer on the metal oxide film. Forming a reaction-preventing layer for preventing the formation of a wiring, a step of forming a second metal film on the reaction-preventing layer, processing the second metal film, the reaction-preventing layer, and the metal oxide film to form a wiring. Forming a first metal film on at least a side portion of the metal oxide film by exposing the metal oxide film to an atmosphere in which the metal oxide film is easily reduced. (6) In the method of manufacturing a semiconductor device according to the present invention (claim 7), a step of forming a reaction prevention layer on a semiconductor substrate to prevent impurities in a channel region of the semiconductor substrate from diffusing into an upper layer; Forming a metal oxide film on the reaction preventing layer, forming a second metal film on the metal oxide film, processing the second metal film, the metal oxide film, and the reaction preventing layer to form a wiring; Forming a first metal film on at least a side portion of the metal oxide film by exposing the metal oxide film to an atmosphere in which the metal oxide film is easily reduced.
【００１０】（４）〜（６）に記載の半導体装置の製造
方法において、前記金属酸化膜が還元されやすい雰囲気
にさらす工程において、前記第２の金属膜の底部が丸み
を帯びることを特徴とする。(4) The method for manufacturing a semiconductor device according to any one of (1) to (6), wherein the step of exposing the metal oxide film to an atmosphere in which the metal oxide film is easily reduced has a round bottom at the bottom of the second metal film. I do.
【００１１】なお、前記第２の金属膜，金属酸化膜は、
高融点金属元素からなることが好ましい。 ［作用］本発明は、上記構成によって以下の作用・効果
を有する。The second metal film and the metal oxide film are
It is preferable to be composed of a high melting point metal element. [Operation] The present invention has the following operation / effect by the above configuration.
【００１２】金属酸化膜上に第２の金属膜が積層された
配線を、該金属酸化膜が還元されやすい雰囲気中にさら
す。すると、第２の金属膜の底端部では、還元によって
金属酸化膜から排出された酸素によって酸化反応が起こ
る。また、第２の金属膜は、酸化されると同時に、還元
雰囲気中にあるので還元される。A wiring in which a second metal film is laminated on a metal oxide film is exposed to an atmosphere in which the metal oxide film is easily reduced. Then, at the bottom end of the second metal film, an oxidation reaction occurs due to oxygen discharged from the metal oxide film by reduction. The second metal film is oxidized and reduced at the same time as being in a reducing atmosphere.
【００１３】金属膜は、酸化されると膨張し、還元され
ると収縮する。そして、金属酸化膜上の第２の金属膜の
底端部では、酸化と還元との競合反応が起こり、膨張と
収縮が同時進行することによって第２の金属膜の底端部
が丸くなる。そして、第２の金属膜の底端部が丸くなる
ことにより、電界集中が緩和され、素子の信頼性及び特
性の向上を図ることができる。The metal film expands when oxidized and contracts when reduced. Then, at the bottom end of the second metal film on the metal oxide film, a competitive reaction between oxidation and reduction occurs, and the bottom end of the second metal film is rounded due to simultaneous expansion and contraction. By rounding the bottom end of the second metal film, the electric field concentration is reduced, and the reliability and characteristics of the element can be improved.
【００１４】[0014]
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。図１〜４は本発明の一実施形態に
係わる相補型ＭＯＳＦＥＴ（ＣＭＯＳ ＦＥＴ）の製造
工程を示す工程断面図である。Embodiments of the present invention will be described below with reference to the drawings. 1 to 4 are process cross-sectional views showing a process for manufacturing a complementary MOSFET (CMOS FET) according to an embodiment of the present invention.
【００１５】先ず、シリコン基板１０表面の所定領域
に、フォトリソグラフィ技術を用いてレジストパターン
を形成する。そして、レジストパターンをマスクとして
シリコン基板１０にＢ，Ｇａ或いはＩｎをイオン注入す
る。そして、先の工程でイオン注入を行った領域のシリ
コン基板１０の表面にレジストパターンを形成し、該レ
ジストパターンをマスクとしてシリコン基板１０にＡ
ｓ，Ｐ或いはＳｂをイオン注入する。その後、アニール
を行い、図１（ａ）に示すように、基板１０表面に深さ
１μｍ程度のＰ型領域１１とＮ型領域１２とを形成す
る。First, a resist pattern is formed in a predetermined region on the surface of the silicon substrate 10 by using a photolithography technique. Then, B, Ga or In is ion-implanted into the silicon substrate 10 using the resist pattern as a mask. Then, a resist pattern is formed on the surface of the silicon substrate 10 in the region where the ion implantation has been performed in the previous step, and A is formed on the silicon substrate 10 using the resist pattern as a mask.
s, P or Sb is ion-implanted. After that, annealing is performed to form a P-type region 11 and an N-type region 12 having a depth of about 1 μm on the surface of the substrate 10 as shown in FIG.
【００１６】次いで、図１（ｂ）に示すように、シリコ
ン基板１０のＰ型領域１１とＮ型領域１２の境界部に膜
厚６００ｎｍ程度の酸化膜１３を形成し、素子分離領域
を形成する。Next, as shown in FIG. 1B, an oxide film 13 having a thickness of about 600 nm is formed on the boundary between the P-type region 11 and the N-type region 12 of the silicon substrate 10 to form an element isolation region. .
【００１７】次いで、１０ｎｍ程度の膜厚の保護酸化膜
を、Ｐ型領域１１及びＮ型領域１２の表面に形成する。
そして、トランジスタのしきい値に合わせるためのイオ
ン注入を行う。次いで、保護酸化膜を剥離し、図１
（ｃ）に示すように、Ｐ型領域１１及びＮ型領域１２の
表面に数１０ｎｍ程度の膜厚のゲート酸化膜１４を形成
する。Next, a protective oxide film having a thickness of about 10 nm is formed on the surfaces of the P-type region 11 and the N-type region 12.
Then, ion implantation for adjusting the threshold value of the transistor is performed. Next, the protective oxide film was peeled off, and FIG.
As shown in FIG. 1C, a gate oxide film 14 having a thickness of about several tens nm is formed on the surfaces of the P-type region 11 and the N-type region 12.
【００１８】次いで、Ｗターゲットを用いたスパッタ
法，或いはＣＶＤ法を用いて、全面にＷ膜を堆積する。
そして、図１（ｄ）に示すように、５００℃に加熱しな
がら、酸素或いは水蒸気等の酸化性雰囲気中に１０分程
度さらすことによって、Ｗ膜を熱酸化させ、膜厚１０ｎ
ｍ程度のＷＯx 膜１５を形成する。また、ＷＯx 膜の形
成は、ＷＯx ターゲットを用いたスパッタ法等により直
接行っても良い。Next, a W film is deposited on the entire surface by sputtering using a W target or CVD.
Then, as shown in FIG. 1D, the W film is thermally oxidized by being exposed to an oxidizing atmosphere such as oxygen or water vapor for about 10 minutes while heating to 500 ° C.
forming a WO x layer 15 of approximately m. Further, the formation of the WO x film may be directly performed by a sputtering method using a WO x target or the like.
【００１９】次いで、図２（ｅ）に示すように、ＷＳｉ
x ターゲット及びＡｒ＋Ｎ2 雰囲気を用いた反応性スパ
ッタリングを行うことにより、ＷＯx 膜１５上に膜厚１
ｎｍ程度のＷＳｉx Ｎy 膜１６を堆積する。ＷＳｉx Ｎ
y 膜１６は、ｐ型及びＮ型領域１１，１２にドープされ
ている不純物が後に形成するＷ膜中に拡散することを抑
制する効果がある。なお、ＷＳｉx Ｎy 膜１６は上記の
スパッタリングによる成膜以外に、ＣＶＤ法等を用いて
形成する事も可能である。次いで、ＷＳｉx Ｎy 膜１６
上に、Ｗターゲット及びＡｒ雰囲気を用いたスパッタリ
ング法、若しくはＣＶＤ法等により膜厚１００ｎｍ程度
のＷ膜１７を形成する。Next, as shown in FIG.
by reactive sputtering using a x target and Ar + N 2 atmosphere, film thickness 1 on WO x layer 15
depositing WSi x N y film 16 of about nm. WSi x N
The y film 16 has an effect of preventing impurities doped in the p-type and N-type regions 11 and 12 from diffusing into a W film to be formed later. Incidentally, WSi x N y film 16 other than the film formation by the sputtering, it is also possible to be formed by a CVD method or the like. Then, WSi x N y film 16
A W film 17 having a thickness of about 100 nm is formed thereon by a sputtering method using a W target and an Ar atmosphere, a CVD method, or the like.
【００２０】次いで、図２（ｆ）に示すように、Ｗ膜１
７上に、ＣＶＤ法等により膜厚２５０ｎｍ程度のＳｉＮ
x 膜１８を形成する。次いで、図２（ｇ）に示すよう
に、フォトリソグラフィ技術を用い、ＳｉＮx膜１８上
に所望のゲート電極あるいは配線の形状のレジストパタ
ーン１９を形成する。そして、レジストパターン１９を
マスクとしてＲＩＥ法を用いてＳｉＮx膜１８をエッチ
ングする。次いで、アッシャーを用いてレジストパター
ン１９を除去し、パターニングされたＳｉＮx 膜１８を
マスクとしてＷ膜１７，ＷＳｉxＮy 膜１６及びＷＯx
膜１５をＲＩＥ法を用いてエッチングし、図３（ｈ）に
示すようなゲート電極あるいは配線を形成する。Next, as shown in FIG.
7 on which SiN having a thickness of about 250 nm is formed by a CVD method or the like.
An x film 18 is formed. Next, as shown in FIG. 2G, a resist pattern 19 having a desired gate electrode or wiring shape is formed on the SiN x film 18 using a photolithography technique. Then, the SiN x film 18 is etched by RIE using the resist pattern 19 as a mask. Then, the resist pattern 19 is removed by using the asher, W film 17 patterned the SiN x film 18 as a mask, WSi x N y film 16 and WO x
The film 15 is etched using the RIE method to form a gate electrode or a wiring as shown in FIG.
【００２１】次いで、還元性雰囲気中に８００℃，３０
分程度さらす。還元性ガスとしてはＨ2 やＣＯ或いはＮ
Ｈ3 等を用いることができる。ＷＯx 膜１５の側面部
は、図３（ｉ）に示すように、還元され体積が縮小し、
Ｗ膜２０となる。また、Ｗ膜１７は、下層に接するＷＯ
x 膜１５からの酸素による酸化と、還元性ガスによる還
元との競合反応が起こる。そして、酸化による体積膨張
と還元による体積縮小とが同時進行することにより、Ｗ
膜１７の底部端部が丸い形状となる。Next, at 800 ° C. and 30 ° C. in a reducing atmosphere.
Expose for about a minute. As the reducing gas, H 2 , CO or N
H 3 or the like can be used. Side portions of WO x layer 15, as shown in FIG. 3 (i), the volume is reduced is reduced,
This becomes the W film 20. Further, the W film 17 is made of WO in contact with the lower layer.
A competitive reaction between oxidation by the oxygen from the x film 15 and reduction by the reducing gas occurs. Then, the volume expansion due to oxidation and the volume reduction due to reduction proceed at the same time.
The bottom end of the film 17 has a round shape.
【００２２】次いで、フォトリソグラフィ技術を用いて
Ｐ型領域１１を覆うレジストパターンを形成し、このレ
ジストパターンをマスクとしてＡｓを２０ＫｅＶ，５×
１０14ｃｍ-2程度の条件でイオン注入を行い、Ｎ型領域
１２の表面にＰ- 型領域２１を形成する。同様に、Ｎ型
領域１２にレジストパターンを形成し、レジストをマス
クとしてＢＦ2 を２０ＫｅＶ，５×１０14ｃｍ-2程度の
条件でイオン注入を行い、Ｐ型領域１１の表面にＮ- 型
領域２２を形成する。Next, a resist pattern covering the P-type region 11 is formed by using a photolithography technique, and using this resist pattern as a mask, As is applied at 20 KeV, 5 ×.
Ion implantation is performed under the condition of about 10 14 cm −2 to form a P − type region 21 on the surface of the N type region 12. Similarly, a resist pattern is formed in the N-type region 12 and BF 2 is ion-implanted using the resist as a mask under the conditions of 20 KeV and 5 × 10 14 cm −2 , and an N − -type region is formed on the surface of the P-type region 11. 22 is formed.
【００２３】次いで、全面にＣＶＤ法等により膜厚５０
ｎｍ程度のＳｉＮx 膜を形成し、続いてＲＩＥ法を用い
てエッチングを行うことで、図３（ｊ）に示すように、
配線の側壁にＳｉＮx 膜２３が形成された構造を得る。Next, a film thickness of 50 is formed on the entire surface by a CVD method or the like.
By forming a SiN x film of about nm and subsequently performing etching by using the RIE method, as shown in FIG.
A structure in which the SiN x film 23 is formed on the side wall of the wiring is obtained.
【００２４】続いて、図４（ｋ）に示すように、フォト
リソグラフィ技術を用いてＰ型領域１１の表面にレジス
トパターンを形成し、レジストをマスクとしてＡｓを６
０ＫｅＶ，７×１０15ｍ-2程度の条件でイオン注入を行
い、Ｐ+ 型領域２４を形成する。同様に、Ｎ型領域１２
にレジストパターンを形成し、レジストをマスクとして
ＢＦ2 を６０ＫｅＶ，６×１０15ｃｍ-2程度条件でイオ
ン注入を行い、Ｎ+ 型領域２５を形成する。最後に、ア
ニールすることによって、Ｐ- 型領域２１，Ｎ- 型領域
２２，Ｐ+ 型領域２４，Ｎ+ 型領域２５を活性化させ
る。Subsequently, as shown in FIG. 4K, a resist pattern is formed on the surface of the P-type region 11 using a photolithography technique, and As is formed using the resist as a mask.
Ion implantation is performed under the conditions of 0 KeV and about 7 × 10 15 m −2 to form a P + type region 24. Similarly, the N-type region 12
A BF 2 is ion-implanted with the resist as a mask under the conditions of 60 KeV and about 6 × 10 15 cm −2 to form an N + type region 25. Finally, annealing is performed to activate the P − type region 21, the N − type region 22, the P + type region 24, and the N + type region 25.
【００２５】その後、通常の方法により層間絶縁膜及び
配線を形成することで、ＣＭＯＳＦＥＴが完成する本実
施形態によれば、Ｗ膜底部端部が丸い形状となることに
より、Ｗ膜の底端部での電界集中が緩和される。これに
より通常の多結晶シリコンゲートにおけるゲート再酸化
と同様の効果を得ることがてき、信頼性の高い低抵抗ゲ
ート電極を得ることかてきる。Thereafter, the interlayer insulating film and the wiring are formed by a usual method, thereby completing the CMOSFET. According to the present embodiment, the bottom end of the W film has a round shape, so that the bottom end of the W film is formed. The electric field concentration at is reduced. As a result, the same effect as that of the gate re-oxidation in the ordinary polycrystalline silicon gate can be obtained, and a highly reliable low-resistance gate electrode can be obtained.
【００２６】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、Ｗ及びＷ
Ｏx を用いたゲート電極について述べたが、例えばＭ
ｏ，Ｔｉ，Ｔａ等の他の金属及び金属酸化物を用いても
同様の効果を得ることかできる。The present invention is not limited to the above embodiment. For example, in the above embodiment, W and W
The gate electrode using O x has been described.
Similar effects can be obtained by using other metals and metal oxides such as o, Ti, and Ta.
【００２７】また、金属膜と金属酸化膜とは、同じ金属
元素からなる材料であったが、金属膜と金属酸化膜とは
異なる金属元素であっても良い。金属酸化膜を還元性雰
囲気にさらした際、上記実施形態では、金属酸化膜の側
面部のみを還元したが、金属酸化膜全てを還元して金属
膜にすることも可能である。Although the metal film and the metal oxide film are made of the same metal element, the metal film and the metal oxide film may be different metal elements. When the metal oxide film is exposed to a reducing atmosphere, only the side surface of the metal oxide film is reduced in the above embodiment, but it is also possible to reduce the entire metal oxide film to a metal film.
【００２８】なお、本発明では、反応防止層（ＷＳｉx
Ｎy 膜１６）が金属酸化膜（ＷＯx膜１５）第２のと金
属膜（Ｗ膜１７）との間に形成されているが、半導体基
板上に反応防止層／金属酸化膜／第２の金属膜が積層さ
れた構造でも良い。この積層構造は、半導基板上に反応
防止層／金属酸化膜／第２の金属膜を順次堆積した後、
パターニングを行って配線を形成した後、パターニング
を行って配線を形成し還元性雰囲気にさらせば、上記実
施形態と同様に第２の金属膜の底端部が丸まった形状を
形成することができる。In the present invention, the reaction preventing layer (WSi x
The N y film 16) is formed between the second metal oxide film (WO x film 15) and the metal film (W film 17). May be used. This laminated structure is obtained by sequentially depositing a reaction prevention layer / metal oxide film / second metal film on a semiconductor substrate,
After forming the wiring by performing patterning, by forming the wiring by performing patterning and exposing the wiring to a reducing atmosphere, a shape in which the bottom end of the second metal film is rounded can be formed in the same manner as in the above embodiment. .
【００２９】また、半導体基板のチャネル領域からの不
純物拡散が問題とならなければ、反応防止層を形成しな
くとも良い。その他、本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することが可能である。If impurity diffusion from the channel region of the semiconductor substrate does not pose a problem, it is not necessary to form a reaction prevention layer. In addition, the present invention can be variously modified and implemented without departing from the gist thereof.
【００３０】[0030]
【発明の効果】以上説明したように本発明によれば、金
属酸化膜と金属膜とを積層した後、還元性雰囲気にさら
し、酸化と還元との競合反応が起こることにより金属膜
の底部が丸まって電界集中を緩和することができ、素子
の信頼性及び特性の向上を図り得ることができる。As described above, according to the present invention, after laminating a metal oxide film and a metal film, the metal oxide film and the metal film are exposed to a reducing atmosphere, and a competitive reaction between oxidation and reduction occurs, so that the bottom of the metal film is formed. By curling, the electric field concentration can be reduced, and the reliability and characteristics of the element can be improved.
【図１】本発明の一実施形態に係わるＣＭＯＳＦＥＴの
製造工程を示す工程断面図。FIG. 1 is a process sectional view showing a manufacturing process of a CMOSFET according to an embodiment of the present invention.
【図２】本発明の一実施形態に係わるＣＭＯＳＦＥＴの
製造工程を示す工程断面図。FIG. 2 is a process sectional view showing a manufacturing process of the CMOSFET according to the embodiment of the present invention.
【図３】本発明の一実施形態に係わるＣＭＯＳＦＥＴの
製造工程を示す工程断面図。FIG. 3 is a process sectional view showing a manufacturing process of the CMOSFET according to the embodiment of the present invention.
【図４】本発明の一実施形態に係わるＣＭＯＳＦＥＴの
製造工程を示す工程断面図。FIG. 4 is a process cross-sectional view showing a manufacturing process of the CMOSFET according to the embodiment of the present invention.
１０…シリコン基板 １１…Ｐ型領域 １２…Ｎ型領域 １３…酸化膜 １４…ゲート酸化膜 １５…ＷＯx 膜 １６…ＷＳｉx Ｎy 膜 １７…Ｗ膜 １８…ＳｉＮx 膜 １９…レジストパターン ２０…Ｗ膜 ２１…Ｐ- 型領域 ２２…Ｎ- 型領域 ２３…ＳｉＮx 膜 ２４…Ｐ+ 型領域 ２５…Ｎ+ 型領域10 ... silicon substrate 11 ... P-type region 12 ... N-type region 13 ... oxide film 14 ... gate oxide film 15 ... WO x film 16 ... WSi x N y film 17 ... W film 18 ... SiN x film 19 ... resist pattern 20 ... W film 21 ... P - type region 22 ... N - type region 23 ... SiN x film 24 ... P + type region 25 ... N + type region
Claims (8)
化膜の還元物からなる第１の金属膜と、 前記金属酸化膜及び第１の金属膜上に形成された第２の
金属膜とからなる配線を具備してなることを特徴とする
半導体装置。A metal oxide film formed on a semiconductor substrate; a first metal film formed on at least a side portion of the metal oxide film and made of a reduced product of the metal oxide film; A semiconductor device comprising a wiring formed of a second metal film formed on a first metal film.
化膜の還元物からなる第１の金属膜と、 この金属酸化膜及び第１の金属膜上に形成され、前記半
導体基板のチャネル領域の不純物が上層へ拡散すること
を防止する反応防止層と、 この反応防止層上に形成された第２の金属膜とからなる
配線を具備してなることを特徴とする半導体装置。2. A metal oxide film formed on a semiconductor substrate; a first metal film formed on at least a side portion of the metal oxide film and made of a reduced product of the metal oxide film; A wiring formed of a first metal film, a reaction prevention layer for preventing impurities in a channel region of the semiconductor substrate from diffusing to an upper layer, and a second metal film formed on the reaction prevention layer A semiconductor device comprising:
チャネル領域の不純物が上層へ拡散することを防止する
反応防止層と、 この反応防止層上に形成された金属酸化膜と、 この前記金属酸化膜の少なくとも側部に形成され、該金
属酸化膜の還元物からなる第１の金属膜と、 前記金属酸化膜及び第１の金属膜上に形成された第２の
金属膜とからなる配線を具備してなることを特徴とする
半導体装置。A reaction preventing layer formed on the semiconductor substrate to prevent impurities in a channel region of the semiconductor substrate from diffusing into an upper layer; a metal oxide film formed on the reaction preventing layer; A first metal film formed on at least a side portion of the metal oxide film and made of a reduced product of the metal oxide film; and a second metal film formed on the metal oxide film and the first metal film. A semiconductor device comprising wiring.
電界集中が緩和されることを特徴とする請求項１〜３の
何れかに記載の半導体装置。4. A bottom end of the second metal film is rounded,
The semiconductor device according to claim 1, wherein electric field concentration is reduced.
と、 前記金属酸化膜上に第２の金属膜を形成する工程と、 前記金属酸化膜及び第２の金属膜を加工し配線を形成す
る工程と、 前記金属酸化膜が還元されやすい雰囲気にさらし、該金
属酸化膜の少なくとも側部に第１の金属膜を形成する工
程とを含むことを特徴とする半導体装置の製造方法。5. A step of forming a metal oxide film on a semiconductor substrate, a step of forming a second metal film on the metal oxide film, and processing the metal oxide film and the second metal film to form a wiring. Forming a first metal film on at least a side of the metal oxide film by exposing the metal oxide film to an atmosphere in which the metal oxide film is easily reduced.
と、 前記金属酸化膜上に、前記半導体基板のチャネル領域の
不純物が上層に拡散することを防止する反応防止層を形
成する工程と、 前記反応防止層上に第２の金属膜を形成する工程と、 前記第２の金属膜，反応防止層及び金属酸化膜を加工し
配線を形成する工程と、 前記金属酸化膜が還元されやすい雰囲気にさらし、該金
属酸化膜の少なくとも側部に第１の金属膜を形成する工
程とを含むことを特徴とする半導体装置の製造方法。6. A step of forming a metal oxide film on a semiconductor substrate; and a step of forming a reaction prevention layer on the metal oxide film for preventing impurities in a channel region of the semiconductor substrate from diffusing into an upper layer. Forming a second metal film on the reaction preventing layer; processing the second metal film, the reaction preventing layer and the metal oxide film to form a wiring; and the metal oxide film is easily reduced. Exposing to an atmosphere to form a first metal film on at least a side of the metal oxide film.
領域の不純物が上層に拡散することを防止する反応防止
層を形成する工程と、 前記反応防止層上に金属酸化膜を形成する工程と、 前記金属酸化膜上に第２の金属膜を形成する工程と、 前記第２の金属膜，金属酸化膜及び反応防止層を加工し
配線を形成する工程と、 前記金属酸化膜が還元されやすい雰囲気にさらし、該金
属酸化膜の少なくとも側部に第１の金属膜を形成する工
程とを含むことを特徴とする半導体装置の製造方法。7. A step of forming a reaction prevention layer on a semiconductor substrate to prevent impurities in a channel region of the semiconductor substrate from diffusing into an upper layer; and a step of forming a metal oxide film on the reaction prevention layer. Forming a second metal film on the metal oxide film; processing the second metal film, the metal oxide film and the reaction prevention layer to form a wiring; and the metal oxide film is easily reduced. Exposing to an atmosphere to form a first metal film on at least a side of the metal oxide film.
さらす工程において、 前記第２の金属膜の底端部が丸みを帯びることを特徴と
する請求項５〜７の何れかに記載の半導体装置の製造方
法。8. The semiconductor according to claim 5, wherein in the step of exposing the metal oxide film to an atmosphere in which the metal oxide film is easily reduced, a bottom end of the second metal film is rounded. Device manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17578297A JPH1126395A (en) | 1997-07-01 | 1997-07-01 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17578297A JPH1126395A (en) | 1997-07-01 | 1997-07-01 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126395A true JPH1126395A (en) | 1999-01-29 |
Family
ID=16002166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17578297A Pending JPH1126395A (en) | 1997-07-01 | 1997-07-01 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126395A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7049187B2 (en) | 2001-03-12 | 2006-05-23 | Renesas Technology Corp. | Manufacturing method of polymetal gate electrode |
| US7053459B2 (en) | 2001-03-12 | 2006-05-30 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for producing the same |
-
1997
- 1997-07-01 JP JP17578297A patent/JPH1126395A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7049187B2 (en) | 2001-03-12 | 2006-05-23 | Renesas Technology Corp. | Manufacturing method of polymetal gate electrode |
| US7053459B2 (en) | 2001-03-12 | 2006-05-30 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for producing the same |
| US7144766B2 (en) | 2001-03-12 | 2006-12-05 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device having polymetal gate electrode |
| US7300833B2 (en) | 2001-03-12 | 2007-11-27 | Renesas Technology Corp. | Process for producing semiconductor integrated circuit device |
| US7375013B2 (en) | 2001-03-12 | 2008-05-20 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
| US7632744B2 (en) | 2001-03-12 | 2009-12-15 | Renesas Technology Corp. | Semiconductor integrated circuit device and process for manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4425700A (en) | Semiconductor device and method for manufacturing the same | |
| US6429124B1 (en) | Local interconnect structures for integrated circuits and methods for making the same | |
| US5266156A (en) | Methods of forming a local interconnect and a high resistor polysilicon load by reacting cobalt with polysilicon | |
| JPH10178179A (en) | Ic structure having silicide layer formed on transistor electrode, mos transistor and its production | |
| US6630718B1 (en) | Transistor gate and local interconnect | |
| JPH08321613A (en) | Method of manufacturing semiconductor device | |
| US5700734A (en) | Process of fabricating field effect transistor having reliable polycide gate electrode | |
| JP2738371B2 (en) | Method for manufacturing semiconductor device | |
| JP3161718B2 (en) | Method of forming protective metal silicide layer on integrated circuit | |
| JPH10335265A (en) | Manufacture of semiconductor device | |
| JPH02271674A (en) | Semiconductor device | |
| JP3794915B2 (en) | Manufacturing method of semiconductor device | |
| JPH0922999A (en) | Mis type semiconductor device and manufacture thereof | |
| JPH1126395A (en) | Semiconductor device and its manufacture | |
| JPH1140679A (en) | Semiconductor device and manufacture | |
| JP2997554B2 (en) | Method for manufacturing semiconductor device | |
| JP3263941B2 (en) | Method for manufacturing semiconductor device | |
| JP3111516B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3439652B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH0766408A (en) | Manufacture of semiconductor device | |
| JPH0831949A (en) | Dual gate structure cmos semiconductor device and its manufacture | |
| JP3349413B2 (en) | Method for manufacturing semiconductor device | |
| JP3238804B2 (en) | Method for manufacturing semiconductor device | |
| KR100552859B1 (en) | Method of manufacturging semiconductor device | |
| JPS58155767A (en) | Manufacture of metal oxide semiconductor type semiconductor device |