JP2005125468A - Method of polishing projection, method of manufacturing semiconductor device, semiconductor device, circuit board and electronic equipment - Google Patents

Method of polishing projection, method of manufacturing semiconductor device, semiconductor device, circuit board and electronic equipment Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a polishing method of a projection for easily and efficiently performing any of planar polishing and side surface polishing of a tip part of the projection such as a through-electrode. <P>SOLUTION: A semiconductor wafer W is formed into a thin plate, and a plurality of connecting electrodes 28 covered with an insulating film are projected from the reverse surface. A plurality of recessed parts 42 are formed in a position corresponding to the connecting electrodes 28 on an upper surface of a tool 40. In polishing, a predetermined quantity of polishing liquid is supplied in the recessed parts 42 formed in the tool 40, and the tool 40 is rocked with a predetermined turning radius in a state of fitting the respective connecting electrodes 28 to the recessed parts 42. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、突起物の研磨方法、半導体装置の製造方法、並びに半導体装置、回路基板、及び電子機器に関する。   The present invention relates to a protrusion polishing method, a semiconductor device manufacturing method, a semiconductor device, a circuit board, and an electronic apparatus.

携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal Data Assistance）等の携帯性を有する電子機器は小型・軽量化が要求されており、この要求に伴って内部に設けられる半導体チップ等の各種の電子部品の小型化が図られている。例えば、半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Chip Scale Package）といわれる超小型のパッケージングが案出されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度で良いため、高密度実装を図ることができる。   Portable electronic devices such as mobile phones, notebook personal computers, and PDAs (Personal Data Assistance) are required to be smaller and lighter, and various electronic components such as semiconductor chips provided in response to this demand. The size is reduced. For example, in a semiconductor chip, its packaging method has been devised, and now ultra-small packaging called CSP (Chip Scale Package) has been devised. A semiconductor chip manufactured using this CSP technology can be mounted at a high density because the mounting area may be approximately the same as the area of the semiconductor chip.

上記の電子機器は、今後益々小型化及び多機能化が求められる傾向にあることから、半導体チップの実装密度を更に高める必要がある。かかる背景の下で、近年、三次元実装技術が提案されている。この三次元実装技術は、同様の機能を有する半導体チップ同士、又は異なる機能を有する半導体チップを積層し、各半導体チップ間を配線接続することで、半導体チップの高密度実装を図る技術である。   Since the above electronic devices tend to be required to be smaller and more multifunctional in the future, it is necessary to further increase the mounting density of semiconductor chips. Against this background, in recent years, three-dimensional mounting technology has been proposed. This three-dimensional mounting technology is a technology for achieving high-density mounting of semiconductor chips by stacking semiconductor chips having similar functions or by stacking semiconductor chips having different functions and interconnecting the semiconductor chips.

半導体チップの積層及び半導体チップ間の配線接続のため、三次元実装技術で用いられる半導体チップには表面と裏面とを貫通する接続電極が形成される。この接続電極の形成方法の概略は以下の通りである。つまり、まず半導体チップの基板の表面側に孔部を形成し、次に孔部内に電気的絶縁を図るための絶縁膜を形成する。その後、銅メッキ等によって絶縁膜が形成された孔部を埋め込み、基板の薄板化を行って埋め込んだ銅を基板の裏面側に突出させる。尚、かかる接続電極の形成方法については、例えば以下の特許文献１を参照されたい。   In order to stack the semiconductor chips and connect the wiring between the semiconductor chips, a connection electrode penetrating the front surface and the back surface is formed in the semiconductor chip used in the three-dimensional mounting technology. The outline of the method of forming this connection electrode is as follows. That is, first, a hole is formed on the surface side of the substrate of the semiconductor chip, and then an insulating film for electrical insulation is formed in the hole. Thereafter, the hole in which the insulating film is formed is filled by copper plating or the like, and the buried copper is projected to the back side of the substrate by thinning the substrate. For the method of forming the connection electrode, see, for example, Patent Document 1 below.

上記の方法で形成された接続電極は、基板の裏面側に突出した部分が絶縁膜に覆われているため、この絶縁膜を研削して接続電極そのものを露出させる必要がある。絶縁膜を研削する技術として、以下の特許文献２に開示された研磨ベルトを用いて研磨により除去する技術がある。また、以下の特許文献３には、研磨砥石を用いて基板を研磨する技術が開示されている。
特開２００１−０５３２１８号公報 特開平１０−２８２１８７号公報 特開平１０−２０９０８９号公報 Since the connection electrode formed by the above method is covered with an insulating film at a portion protruding to the back side of the substrate, it is necessary to grind the insulating film to expose the connection electrode itself. As a technique for grinding an insulating film, there is a technique for removing by polishing using a polishing belt disclosed in Patent Document 2 below. Patent Document 3 below discloses a technique for polishing a substrate using a polishing grindstone.
JP 2001-053218 A JP-A-10-282187 Japanese Patent Laid-Open No. 10-209089

ところで、上述した特許文献２，３に開示された研磨技術は何れも平面的に研磨を行うものである。このため、これらに開示された研磨技術を応用すれば、三次元実装構造に用いる半導体チップに形成された接続電極の先端部を平面的に研磨することができ、接続電極の先端部を覆っている絶縁膜を平面的に研削することができると考えられる。   By the way, all of the polishing techniques disclosed in Patent Documents 2 and 3 described above perform planar polishing. For this reason, if the polishing technique disclosed in these is applied, the tip of the connection electrode formed on the semiconductor chip used in the three-dimensional mounting structure can be polished planarly, and the tip of the connection electrode is covered. It is considered that the insulating film can be ground planarly.

しかしながら、積層される半導体チップの接続強度を向上させて信頼性を高めるために、半導体チップの裏面に突出している接続電極の側面を覆っている絶縁膜を研削することが要求されることがあるが、上記の研磨方法では接続電極の側面を覆う絶縁膜を研削することはできない。接続電極の側面の絶縁膜はエッチング処理を施せば研削することは可能であるが、工程数が多くなって製造効率が低下するとともに、エッチングを行うための装置及びエッチングガス又はエッチング液が必要になるため製造コストが上昇してしまうという問題がある。   However, in order to improve the connection strength of the stacked semiconductor chips and increase the reliability, it may be required to grind the insulating film covering the side surfaces of the connection electrodes protruding from the back surface of the semiconductor chip. However, the above-described polishing method cannot grind the insulating film covering the side surface of the connection electrode. The insulating film on the side surface of the connection electrode can be ground if etching is performed, but the number of processes increases and the manufacturing efficiency decreases, and an etching apparatus and an etching gas or an etching solution are required. Therefore, there is a problem that the manufacturing cost increases.

本発明は上記事情に鑑みてなされたものであり、貫通電極等の突起物の先端部の平面的な研磨及び側面の研磨の何れをも容易且つ効率的に行うことができる突起物の研磨方法及び半導体装置の製造方法、並びに、当該方法を用いて製造された半導体装置、当該半導体装置を備える回路基板及び電子機器を提供することを目的とする。   The present invention has been made in view of the above circumstances, and a projection polishing method capable of easily and efficiently performing both planar polishing and tip side polishing of a tip of a projection such as a through electrode. An object of the present invention is to provide a method for manufacturing a semiconductor device, a semiconductor device manufactured using the method, a circuit board including the semiconductor device, and an electronic device.

上記課題を解決するために、本発明の突起物の研磨方法は、物体に形成された突起物を研磨する突起物の研磨方法であって、前記突起物に対応して凹部が形成された治具の当該凹部に前記突起物を嵌合させて、前記物体と前記治具とを相対的に移動させながら前記突起物の先端部を平面的に研磨すると同時に前記突起物の側面を研磨することを特徴としている。
この発明によれば、物体に形成された突起物を治具の凹部に嵌合させて、物体と治具とを相対的に移動させるだけで、容易且つ効率的に突起物の先端部及び側面を研磨することができる。
また、本発明の突起物の研磨方法は、前記物体と前記治具との相対的な移動が、前記突起物の側面が前記凹部の内壁に沿うように行われることを特徴としている。
この発明によれば、突起物の側面が凹部の内壁に沿うように物体と治具とを相対的に移動させて突起物の先端部及び側面を研磨しているため、凹部の形状を突起部の断面形状に応じた形状とすれば種々の断面形状を有する突起部の先端部及び側面の研磨を行うことができる。
また、本発明の突起物の研磨方法は、前記物体と前記治具との相対的な移動が、前記治具及び前記物体の何れか一方を所定の回転半径をもって揺動させることで行われることを特徴としている。
この発明によれば、突起物を研磨するときに治具及び物体の何れか一方を所定の回転半径をもって揺動させることで突起物の側面を凹部の内壁に沿わせているため、突起物が円柱形状である場合に効率良く先端部及び側面の研磨を行うことができる。
また、本発明の突起物の研磨方法は、前記突起物の研磨が、前記突起物が前記治具の前記凹部に嵌合するよう前記治具上に前記物体を配置し、前記物体上に荷重を掛けつつ行うことを特徴としている。
この発明によれば、突起物を凹部に嵌合させて治具上に配置された物体上に荷重をかけつつ突起物の研磨を行っているため、凹部の底部に対する突起物の先端部の当接力が増大するとともに凹部の側壁に対する突起物の側面の当接力が増大する。これにより、単位時間当たりの研磨量を増大させることができるため、効率よく突起物を研磨することができる。
また、本発明の突起物の研磨方法は、前記突起物の研磨が、前記凹部に研磨用の研磨材を供給しつつ行うことを特徴としている。
この発明によれば、治具の凹部の研磨材を供給して突起物の研磨を行っているため、研磨材の種類を変えることで突起物の単位時間当たりの研磨量及び研磨の粗さを容易に調整することができる。
また、本発明の突起物の研磨方法は、前記治具に形成された前記凹部の内壁が、粗面にされていることを特徴としている。
この発明によれば、治具に形成された凹部の内壁自体が粗面にされているため、研磨材が無くとも突起部を研磨することができる。また、研磨材が不要であることから、研磨に要するコストを低下させることができる。
上記課題を解決するために、本発明の半導体装置の製造方法は、貫通孔が形成された半導体基板と、前記貫通孔の内側に形成された絶縁膜と、前記貫通孔内にて前記絶縁膜の内側に形成された貫通電極とを備える半導体装置の製造方法であって、前記貫通電極に対応して凹部が形成された治具の当該凹部に前記貫通電極を嵌合させて、前記半導体基板と前記治具とを相対的に移動させながら前記貫通電極の先端部を平面的に研磨すると同時に前記貫通電極の側面を研磨する研磨工程を含むことを特徴としている。
この発明によれば、半導体基板に形成された貫通電極を治具の凹部に嵌合させて、半導体基板と治具とを相対的に移動させるだけで、貫通電極の先端部及び側面を研磨することができる。これによって、貫通電極の先端部及び側面を覆っている絶縁膜を容易且つ効率的に切削することができる。
また、本発明の半導体装置の製造方法は、前記研磨工程が、前記治具及び前記半導体基板の何れか一方を所定の回転半径をもって揺動させて、前記貫通電極の側面を前記凹部の内壁に沿わせることで前記貫通電極の先端部を平面的に研磨すると同時に前記貫通電極の側面を研磨することを特徴としている。
この発明によれば、貫通電極の先端部及び側面を研磨するときに治具及び半導体基板の何れか一方を所定の回転半径をもって揺動させることで貫通電極の側面を凹部の内壁に沿わせているため、貫通電極が円柱形状に形成されている場合に貫通電極の先端部及び側面を覆っている絶縁膜を容易且つ効率的に切削することができる。
本発明の半導体装置は、上記の半導体装置の製造方法を用いて製造されたことを特徴としている。
この発明によれば、貫通電極の先端部及び側面の絶縁膜が除去されて絶縁膜から突出した状態の貫通電極が得られるため、この半導体装置を積層する際に貫通電極の接合面積の増大により積層する半導体装置の接合強度を高めることができる。この結果、高い信頼性を有する半導体装置を製造することができる。
本発明の回路基板は、上記の半導体装置を備えたことを特徴としている。
この発明によれば、高い接合強度をもって各貫通電極が確実に接続されているため、小型・堅牢・高信頼性を有する半導体装置を得ることができる。
本発明の電子機器は、上記の半導体装置を備えたことを特徴としている。
この発明によれば、実装密度が高く、高い信頼性を有する半導体装置を備えていることから、電子機器の小型化及び軽量化を図ることもでき、更に信頼性の向上を図ることもできる。 In order to solve the above-mentioned problems, the method for polishing a protrusion according to the present invention is a method for polishing a protrusion that polishes a protrusion formed on an object, wherein a recess is formed corresponding to the protrusion. The projection is fitted into the concave portion of the tool, and the tip of the projection is polished planarly while the object and the jig are relatively moved, and at the same time, the side surface of the projection is polished. It is characterized by.
According to this invention, the protrusion formed on the object is fitted into the recess of the jig, and the object and the jig are relatively moved, so that the tip and side surfaces of the protrusion can be easily and efficiently. Can be polished.
Further, the projection polishing method of the present invention is characterized in that the relative movement between the object and the jig is performed such that a side surface of the projection is along an inner wall of the recess.
According to the present invention, since the object and the jig are relatively moved so that the side surface of the projection is along the inner wall of the recess to polish the tip and side surfaces of the projection, the shape of the recess is changed to the projection. If the shape is in accordance with the cross-sectional shape, the tip and side surfaces of the protrusions having various cross-sectional shapes can be polished.
Further, in the projection polishing method of the present invention, the relative movement between the object and the jig is performed by swinging one of the jig and the object with a predetermined rotation radius. It is characterized by.
According to the present invention, when the projection is polished, either one of the jig and the object is swung with a predetermined rotation radius so that the side surface of the projection is aligned with the inner wall of the recess. In the case of a cylindrical shape, the tip and side surfaces can be efficiently polished.
Further, in the method for polishing a protrusion according to the present invention, the protrusion is polished by placing the object on the jig so that the protrusion fits into the recess of the jig, and applying a load on the object. It is characterized by being performed while multiplying.
According to the present invention, since the projection is polished while the projection is fitted to the recess and a load is applied to the object placed on the jig, the tip of the projection contacts the bottom of the recess. As the contact force increases, the contact force of the side surface of the projection with respect to the side wall of the recess increases. Thereby, since the amount of polishing per unit time can be increased, the protrusion can be polished efficiently.
In addition, the projection polishing method of the present invention is characterized in that the projection is polished while supplying a polishing material for polishing to the recess.
According to this invention, since the polishing material is supplied by supplying the abrasive in the concave portion of the jig, the polishing amount per unit time and the roughness of the projection can be reduced by changing the type of the polishing material. It can be adjusted easily.
Further, the projection polishing method of the present invention is characterized in that the inner wall of the recess formed in the jig is roughened.
According to the present invention, since the inner wall of the recess formed in the jig is roughened, the protrusion can be polished without an abrasive. Moreover, since an abrasive is unnecessary, the cost required for polishing can be reduced.
In order to solve the above problems, a method of manufacturing a semiconductor device according to the present invention includes a semiconductor substrate having a through hole formed therein, an insulating film formed inside the through hole, and the insulating film in the through hole. A through-electrode formed on the inside of the semiconductor device, wherein the through-hole electrode is fitted into the concave portion of a jig formed with a concave portion corresponding to the through-electrode, and the semiconductor substrate And polishing the tip of the through electrode in a planar manner while relatively moving the jig and the jig, and simultaneously polishing the side surface of the through electrode.
According to the present invention, the tip and side surfaces of the through electrode are polished only by fitting the through electrode formed on the semiconductor substrate into the recess of the jig and relatively moving the semiconductor substrate and the jig. be able to. As a result, the insulating film covering the tip and side surfaces of the through electrode can be easily and efficiently cut.
In the method for manufacturing a semiconductor device according to the present invention, the polishing step may cause either one of the jig or the semiconductor substrate to swing with a predetermined rotation radius so that the side surface of the through electrode is on the inner wall of the recess. It is characterized in that the front end portion of the through electrode is planarly polished by being along, and at the same time the side surface of the through electrode is polished.
According to the present invention, when polishing the tip and side surfaces of the through electrode, either the jig or the semiconductor substrate is swung with a predetermined rotation radius so that the side surface of the through electrode follows the inner wall of the recess. Therefore, when the through electrode is formed in a cylindrical shape, the insulating film covering the front end and the side surface of the through electrode can be easily and efficiently cut.
A semiconductor device of the present invention is manufactured using the above-described method for manufacturing a semiconductor device.
According to the present invention, the insulating film at the tip and side surfaces of the penetrating electrode is removed to obtain a penetrating electrode in a state of protruding from the insulating film. The bonding strength of the stacked semiconductor devices can be increased. As a result, a highly reliable semiconductor device can be manufactured.
A circuit board according to the present invention includes the semiconductor device described above.
According to the present invention, since each through electrode is securely connected with high bonding strength, a semiconductor device having a small size, robustness, and high reliability can be obtained.
An electronic apparatus according to the present invention includes the semiconductor device described above.
According to the present invention, since the semiconductor device having a high mounting density and high reliability is provided, the electronic device can be reduced in size and weight, and the reliability can be further improved.

以下、図面を参照して本発明の一実施形態による突起物の研磨方法、半導体装置の製造方法、並びに半導体装置、回路基板、及び電子機器について詳細に説明する。   Hereinafter, a projection polishing method, a semiconductor device manufacturing method, a semiconductor device, a circuit board, and an electronic device according to an embodiment of the present invention will be described in detail with reference to the drawings.

〔半導体装置〕
図１は、本発明の一実施形態による半導体装置の要部を示す断面図である。図１に示す通り、本発明の一実施形態による半導体装置（半導体チップ）１は、シリコンからなり、厚みが５０μｍ程度の基板１０と、この基板１０に形成された貫通孔Ｈ４内に絶縁膜２２を介して設けられた貫通電極としての接続電極２８とを備える。ここで、貫通孔Ｈ４は、基板１０の能動面側から裏面側にかけて貫通して形成されたものである。基板１０は、その能動面側にトランジスタやメモリ素子、その他の電子素子からなる集積回路（図示せず）を形成したものであり、この能動面側の表面に絶縁膜１２を形成し、さらにその上に硼酸珪酸ガラス（以下、ＢＰＳＧという）等からなる層間絶縁膜１４を形成したものである。 [Semiconductor device]
FIG. 1 is a cross-sectional view showing a main part of a semiconductor device according to an embodiment of the present invention. As shown in FIG. 1, a semiconductor device (semiconductor chip) 1 according to an embodiment of the present invention is made of silicon and has a thickness of about 50 μm, and an insulating film 22 in a through hole H4 formed in the substrate 10. And a connection electrode 28 as a through electrode provided through the electrode. Here, the through hole H4 is formed so as to penetrate from the active surface side to the back surface side of the substrate 10. The substrate 10 is formed by forming an integrated circuit (not shown) composed of a transistor, a memory element, and other electronic elements on the active surface side, and an insulating film 12 is formed on the surface on the active surface side. An interlayer insulating film 14 made of borosilicate silicate glass (hereinafter referred to as BPSG) or the like is formed thereon.

この層間絶縁膜１４の表面の所定箇所には、電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）等からなる第１層１６ａ、ＴｉＮ（窒化チタン）等からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）等からなる第３層１６ｃ、ＴｉＮ等からなる第４層（キャップ層）１６ｄがこの順に積層されて形成されたものである。尚、この電極パッド１６の構成材料については、電極パッド１６に必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更が可能である。例えば、集積化用の電極として一般に用いられるＡｌのみを用いて電極パッド１６を形成してもよく、また電気抵抗の低い銅のみを用いて電極パッド１６を形成してもよい。   Electrode pads 16 are formed at predetermined locations on the surface of the interlayer insulating film 14. The electrode pad 16 includes a first layer 16a made of Ti (titanium) or the like, a second layer 16b made of TiN (titanium nitride) or the like, a third layer 16c made of AlCu (aluminum / copper) or the like, a first layer made of TiN or the like. Four layers (cap layers) 16d are formed by laminating in this order. In addition, about the constituent material of this electrode pad 16, it can change suitably according to the electrical property, physical property, and chemical property which are required for the electrode pad 16. FIG. For example, the electrode pad 16 may be formed using only Al generally used as an electrode for integration, or the electrode pad 16 may be formed using only copper having a low electric resistance.

ここで、電極パッド１６は半導体装置１の周辺部に配列して形成され、又はその中央部に配列して形成されており、これら電極パッド１６の下方には集積回路が形成されないようになっている。これら電極パッド１６を覆うようにして、上記層間絶縁膜１４の表面にはパッシベーション膜１８が形成されている。パッシベーション膜１８は、酸化珪素や窒化珪素、ポリイミド樹脂等から形成されたもので、例えば１μｍ程度の厚さに形成されたものである。   Here, the electrode pads 16 are arranged in the periphery of the semiconductor device 1 or formed in the center thereof, and no integrated circuit is formed under these electrode pads 16. Yes. A passivation film 18 is formed on the surface of the interlayer insulating film 14 so as to cover these electrode pads 16. The passivation film 18 is formed from silicon oxide, silicon nitride, polyimide resin, or the like, and is formed to a thickness of about 1 μm, for example.

また、電極パッド１６の中央部にはパッシベーション膜１８の開口部Ｈ１が形成され、さらに電極パッド１６の開口部Ｈ２も形成されている。尚、開口部Ｈ１の内径は１００μｍ程度に形成されており、開口部Ｈ２の内径は開口部Ｈ１の内径よりも小さい６０μｍ程度に形成されている。一方、パッシベーション膜１８の表面並びに開口部Ｈ１及び開口部Ｈ２の内面には、ＳｉＯ２等からなる絶縁膜２０が形成されている。このような構成により、電極パッド１６の中央部には、絶縁膜２０、層間絶縁膜１４、絶縁膜１２、及び基板１０を貫通する孔部Ｈ３が形成されている。孔部Ｈ３の内径は、開口部Ｈ２の内径より小さく、例えば５０μｍ程度に形成されている。尚、孔部Ｈ３は、本実施形態では平面視円形状であるものの、これに限定されることなく、例えば平面視矩形状であってもよい。 Further, an opening H1 of the passivation film 18 is formed at the center of the electrode pad 16, and an opening H2 of the electrode pad 16 is also formed. The opening H1 has an inner diameter of about 100 μm, and the opening H2 has an inner diameter of about 60 μm, which is smaller than the inner diameter of the opening H1. On the other hand, an insulating film 20 made of SiO 2 or the like is formed on the surface of the passivation film 18 and the inner surfaces of the opening H1 and the opening H2. With such a configuration, a hole H3 penetrating the insulating film 20, the interlayer insulating film 14, the insulating film 12, and the substrate 10 is formed in the central portion of the electrode pad 16. The inner diameter of the hole H3 is smaller than the inner diameter of the opening H2, for example, about 50 μm. The hole H3 is circular in plan view in the present embodiment, but is not limited thereto, and may be rectangular in plan view, for example.

孔部Ｈ３の内壁面及び絶縁膜２０の表面には、ＳｉＯ２等からなる絶縁膜２２が形成されている。この絶縁膜２２は、電流リークの発生、酸素や水分等による浸食等を防止するためのものであり、本実施形態では例えば１μｍ程度の厚さに形成されている。また、絶縁膜２２は、特に孔部Ｈ３の内壁面を覆っている側において、その一端側が基板１０の裏面から突出した状態となっている。 An insulating film 22 made of SiO 2 or the like is formed on the inner wall surface of the hole H3 and the surface of the insulating film 20. This insulating film 22 is for preventing the occurrence of current leakage, erosion due to oxygen, moisture, or the like, and is formed to a thickness of, for example, about 1 μm in this embodiment. In addition, the insulating film 22 is in a state in which one end side thereof protrudes from the back surface of the substrate 10 particularly on the side covering the inner wall surface of the hole H3.

一方、電極パッド１６の第３層１６ｃの表面に形成された絶縁膜２０及び絶縁膜２２は、開口部Ｈ２の周縁に沿って一部除去されており、露出した電極パッド１６の第３層１６ｃの表面及び絶縁膜２２の表面（内面）には、下地膜２４が形成されている。下地膜２４は、絶縁膜２２等の表面（内面）に形成されたバリア層（バリアメタル）と、バリア層の表面（内面）に形成されたシード層（シード電極）とによって構成されたものである。バリア層は、後述する接続電極２８形成用の導電材料が基板１０に拡散するのを防止するためのもので、ＴｉＷ（チタンタングステン）やＴｉＮ（窒化チタン）等によって形成されたものである。一方、シード層は、後述する接続電極２８をメッキ処理によって形成する際の電極になるもので、ＣｕやＡｕ（金），Ａｇ（銀）等によって形成されたものである。   On the other hand, the insulating film 20 and the insulating film 22 formed on the surface of the third layer 16c of the electrode pad 16 are partially removed along the periphery of the opening H2, and the third layer 16c of the exposed electrode pad 16 is removed. A base film 24 is formed on the surface and the surface (inner surface) of the insulating film 22. The base film 24 is constituted by a barrier layer (barrier metal) formed on the surface (inner surface) of the insulating film 22 and the like and a seed layer (seed electrode) formed on the surface (inner surface) of the barrier layer. is there. The barrier layer is for preventing a conductive material for forming a connection electrode 28 described later from diffusing into the substrate 10 and is formed of TiW (titanium tungsten), TiN (titanium nitride), or the like. On the other hand, the seed layer serves as an electrode when a connection electrode 28 described later is formed by plating, and is formed of Cu, Au (gold), Ag (silver), or the like.

このような下地膜２４の内側には、ＣｕやＷ等の電気抵抗が低い導電材料からなる接続電極２８が、開口部Ｈ１、開口部Ｈ２、及び孔部Ｈ３からなる貫通孔Ｈ４内に埋め込まれた状態で形成されている。尚、接続電極２８を形成する導電材料としては、ポリシリコンにＢ（ホウ素）やＰ（リン）等の不純物をドープした材料を用いることもでき、かかる材料を用いて形成した場合には基板１０への金属の拡散を防止する必要がなくなるので、前述したバリア層を不要にすることができる。   Inside the base film 24, a connection electrode 28 made of a conductive material having a low electric resistance such as Cu or W is embedded in a through hole H4 including an opening H1, an opening H2, and a hole H3. It is formed in the state. As a conductive material for forming the connection electrode 28, a material obtained by doping polysilicon with impurities such as B (boron) and P (phosphorus) can be used. Therefore, it is not necessary to prevent the diffusion of the metal to the barrier layer, so that the barrier layer described above can be dispensed with.

また、この接続電極２８と上記電極パッド１６とは、図１中のＰ１部において電気的に接続したものとなっている。接続電極２８の基板１０の裏面側における端部は、基板１０の裏面よりも突出した状態となっており、またこの下端部における端面は外部に露出した状態となっている。尚、接続電極２８の周囲には絶縁膜２２が配設されており、この絶縁膜２２の一端側も基板１０の裏面から突出した状態となっているが、接続電極２８はこの突出した絶縁膜２２よりも更に外側に突出した状態に形成されている。   The connection electrode 28 and the electrode pad 16 are electrically connected at the P1 portion in FIG. An end portion of the connection electrode 28 on the back surface side of the substrate 10 is in a state of protruding from the back surface of the substrate 10, and an end surface of the lower end portion is exposed to the outside. Note that an insulating film 22 is disposed around the connection electrode 28, and one end side of the insulating film 22 protrudes from the back surface of the substrate 10. The connection electrode 28 has a protruding insulating film. It is formed so as to protrude further outward than 22.

一方、接続電極２８は、基板１０の能動面側にも突出して形成されており、この突出した部分の外形は上記の裏面側に突出した絶縁膜２２の外径より大きい外径に形成されたものであり、本実施形態では平面視円形状に形成されたものである。この能動面側に突出した部分の先端部にはろう材としてのハンダ３０が形成されている。このハンダ３０は、具体的には鉛フリーハンダである。   On the other hand, the connection electrode 28 is formed so as to project also on the active surface side of the substrate 10, and the outer shape of the projecting portion is formed to be larger than the outer diameter of the insulating film 22 projecting to the back surface side. In this embodiment, it is formed in a circular shape in plan view. Solder 30 as a brazing material is formed at the tip of the portion protruding to the active surface side. The solder 30 is specifically a lead-free solder.

ここで、接続電極２８の絶縁膜２２より突出している長さは、接続電極２８の長さの２〜２０％とされ、具体的には１０〜２０μｍ程度とされる。このような長さで突出していることにより、後述するように複数の半導体装置１を積層して接続電極２８間をハンダ３０で接合する際に、積層する半導体装置１の裏面から突出した接続電極２８の露出した側面にハンダ３０が良好に濡れて接合し、結果として接続電極２８の接合強度を高めることができる。また、積層した上下の半導体装置１間に十分な隙間が形成されてアンダーフィル等の充填が容易になる。尚、接続電極２８の突出長さを調整することにより、積層される半導体装置１間の間隔を適宜に調整することができる。また、積層後にアンダーフィル等を充填する代わりに、積層前に半導体装置１の裏面に熱硬化性樹脂等を塗布する場合でも、突出した接続電極２８を避けて熱硬化性樹脂等を塗布することにより、半導体装置１の配線接続を確実に行うことができる。   Here, the length of the connection electrode 28 protruding from the insulating film 22 is 2 to 20% of the length of the connection electrode 28, specifically, about 10 to 20 μm. By projecting with such a length, when a plurality of semiconductor devices 1 are stacked and the connection electrodes 28 are joined by solder 30 as will be described later, the connection electrodes project from the back surface of the stacked semiconductor devices 1. The solder 30 can be wetted and bonded to the exposed side surfaces of the 28, and as a result, the bonding strength of the connection electrode 28 can be increased. In addition, a sufficient gap is formed between the stacked upper and lower semiconductor devices 1 to facilitate filling such as underfill. In addition, by adjusting the protruding length of the connection electrode 28, the interval between the stacked semiconductor devices 1 can be adjusted appropriately. In addition, instead of filling underfill or the like after lamination, even when thermosetting resin or the like is applied to the back surface of the semiconductor device 1 before lamination, the thermosetting resin or the like is applied while avoiding the protruding connection electrode 28. Thus, the wiring connection of the semiconductor device 1 can be reliably performed.

〔突起物の研磨方法〕
以上説明した通り、基板１０の裏面側においては、絶縁膜２２、下地膜２４、及び接続電極２８が突出した形状に形成されるが、接続電極２８は絶縁膜２２及び下地膜２４よりも更に突出した状態にされる。この状態は、接続電極２８を覆う絶縁膜２２及び下地膜２４を研磨して切削することで得ることができる。この研磨は本発明の一実施形態による研磨方法を用いて行われる。以下、本発明の一実施形態による突起物の研磨方法について説明する。 [Method of polishing protrusions]
As described above, on the back side of the substrate 10, the insulating film 22, the base film 24, and the connection electrode 28 are formed to protrude, but the connection electrode 28 protrudes further than the insulating film 22 and the base film 24. It is made to the state. This state can be obtained by polishing and cutting the insulating film 22 and the base film 24 covering the connection electrode 28. This polishing is performed using a polishing method according to an embodiment of the present invention. Hereinafter, a method for polishing a protrusion according to an embodiment of the present invention will be described.

図２は、本発明の一実施形態による突起物の研磨方法を説明するための斜視図である。図２において、Ｗは図１に示す半導体装置１が複数形成されている半導体ウェハを示している。つまり、図２に示す半導体ウェハＷをダイシングすることにより、図１に示す個々の半導体装置１を得ることができる。半導体ウェハＷの裏面には絶縁膜２２及び下地膜２４に覆われた複数の接続電極２８が突出した状態で形成されている。   FIG. 2 is a perspective view for explaining a method of polishing a protrusion according to an embodiment of the present invention. 2, W indicates a semiconductor wafer on which a plurality of semiconductor devices 1 shown in FIG. 1 are formed. That is, the individual semiconductor devices 1 shown in FIG. 1 can be obtained by dicing the semiconductor wafer W shown in FIG. On the back surface of the semiconductor wafer W, a plurality of connection electrodes 28 covered with the insulating film 22 and the base film 24 are formed in a protruding state.

尚、図２においては、半導体ウェハＷに形成された接続電極２８を簡略化して図示している。接続電極２８は実際には例えば図３に示すように形成されている。図３は、半導体ウェハＷの一例を示す底面図である。図３に示す例では、半導体ウェハＷには複数の区画領域（ショット領域）ＳＡが設定されており、この区画領域ＳＡの二つの辺に沿って接続電極２８が配列形成されている。尚、図３においては区画領域ＳＡを破線で図示しているが、実際には半導体ウェハＷの裏面には絶縁膜２２及び下地膜２４に覆われた接続電極２８のみが突出した状態になっており区画領域ＳＡの境界は明確にはなっていない。また、半導体ウェハＷの裏面に接続電極２８が突出している状態においては、半導体ウェハＷが薄板化されていて強度不足であるため、半導体ウェハＷの能動面側には補強部材が貼付されているが、図２においては図示を省略している。   In FIG. 2, the connection electrode 28 formed on the semiconductor wafer W is shown in a simplified manner. The connection electrode 28 is actually formed as shown in FIG. 3, for example. FIG. 3 is a bottom view showing an example of the semiconductor wafer W. As shown in FIG. In the example shown in FIG. 3, a plurality of partitioned areas (shot areas) SA are set on the semiconductor wafer W, and connection electrodes 28 are arrayed along two sides of the partitioned areas SA. In FIG. 3, the partition area SA is indicated by a broken line, but actually, only the connection electrode 28 covered with the insulating film 22 and the base film 24 protrudes from the back surface of the semiconductor wafer W. The boundary of the cage area SA is not clear. Further, in a state where the connection electrode 28 protrudes from the back surface of the semiconductor wafer W, the semiconductor wafer W is thinned and insufficient in strength, and therefore a reinforcing member is attached to the active surface side of the semiconductor wafer W. However, illustration is omitted in FIG.

接続電極２８を覆う絶縁膜２２及び下地膜２４を研磨して切削するために、本実施形態の突起物の研磨方法は、図２に示す治具４０を用いる。この治具４０は、例えばアルミニウム又はセラミックス等からなり、その上面には半導体ウェハＷに形成された接続電極２８に対応した位置に平面視円形状の凹部４２が形成されている、この凹部４２の径は、接続電極２８を覆う絶縁膜２２の外径よりも大きく設定され、接続電極２８の配列ピッチ（隣接する接続電極２８の中心間の距離）よりも小さく設定される。例えば、接続電極２８の径が５０μｍに設定され、接続電極２８の配列ピッチが１５０μｍに設定された場合には、凹部４２の径は６０〜１３０μｍ程度の範囲の径に設定される。また、凹部４２の深さは、接続電極２８を覆う絶縁膜２２及び下地膜２４を切削する長さに応じて、例えば１０〜２０μｍ程度の範囲の深さに設定される。   In order to polish and cut the insulating film 22 and the base film 24 covering the connection electrode 28, the projection 40 polishing method of this embodiment uses a jig 40 shown in FIG. The jig 40 is made of, for example, aluminum or ceramics, and a concave portion 42 having a circular shape in plan view is formed on the upper surface thereof at a position corresponding to the connection electrode 28 formed on the semiconductor wafer W. The diameter is set larger than the outer diameter of the insulating film 22 covering the connection electrode 28 and is set smaller than the arrangement pitch of the connection electrodes 28 (the distance between the centers of the adjacent connection electrodes 28). For example, when the diameter of the connection electrodes 28 is set to 50 μm and the arrangement pitch of the connection electrodes 28 is set to 150 μm, the diameter of the recesses 42 is set to a diameter in the range of about 60 to 130 μm. The depth of the recess 42 is set to a depth in the range of about 10 to 20 μm, for example, according to the length of the insulating film 22 and the base film 24 that cover the connection electrode 28.

研磨を行うときには、まず研磨材が含まれる研磨液を治具４０に形成された凹部４２内に所定量供給する。研磨液に含まれる研磨材は、絶縁膜２２及び下地膜２４の単位時間当たりの切削量及び研磨の粗さに適したものが用いられる。また、研磨液には機械的に研磨を行う研磨材以外に、化学的に研磨を行う研磨剤を含めても良い。次に、半導体ウェハＷに形成された接続電極２８の各々と治具４０に形成された凹部４２の各々との位置合わせを行って接続電極２８を凹部４２に嵌合させ、治具４０の上面に平行な面内で所定の回転半径をもって治具４０を揺動させる。例えば、図２中に示す点Ｃ１を中心として経路ＴＲに沿って治具４０を揺動させる。治具４０の回転半径及び揺動速度は、接続電極２８の機械的な強度及び研磨に要する時間に応じて適宜設定される。   When performing polishing, first, a predetermined amount of a polishing liquid containing an abrasive is supplied into the recess 42 formed in the jig 40. As the polishing material contained in the polishing liquid, a material suitable for the cutting amount per unit time and the polishing roughness of the insulating film 22 and the base film 24 is used. Further, the polishing liquid may contain an abrasive that chemically polishes in addition to the abrasive that mechanically polishes. Next, each of the connection electrodes 28 formed on the semiconductor wafer W and each of the recesses 42 formed on the jig 40 are aligned to fit the connection electrodes 28 into the recesses 42, and the upper surface of the jig 40. The jig 40 is swung with a predetermined radius of rotation in a plane parallel to. For example, the jig 40 is swung along the path TR around the point C1 shown in FIG. The rotation radius and swing speed of the jig 40 are appropriately set according to the mechanical strength of the connection electrode 28 and the time required for polishing.

図４は、研磨時及び研磨後における接続電極２８の先端部の様子を示す断面図である。尚、図４においては、半導体ウェハＷについては基板１０、絶縁膜２２、及び接続電極２８のみを簡略化して図示している。図４（ａ）に示す通り、治具４０の凹部４２に供給された研磨材４４は凹部４２の底面及び側壁と接続電極２８を覆う絶縁膜２２との間に配される。この状態で所定の回転半径をもって治具４０を揺動させると、半導体ウェハＷに働く慣性力によって接続電極２８は凹部４２の側壁に沿って移動する。このため、凹部４２の側壁と接続電極２８との間に挟持された研磨材４４によって、接続電極２８の側面を覆う絶縁膜２２及び下地膜２４が研磨される。   FIG. 4 is a cross-sectional view showing the state of the tip of the connection electrode 28 during and after polishing. In FIG. 4, for the semiconductor wafer W, only the substrate 10, the insulating film 22, and the connection electrode 28 are shown in a simplified manner. As shown in FIG. 4A, the abrasive 44 supplied to the recess 42 of the jig 40 is disposed between the bottom and side walls of the recess 42 and the insulating film 22 covering the connection electrode 28. When the jig 40 is swung with a predetermined rotation radius in this state, the connection electrode 28 moves along the side wall of the recess 42 by the inertial force acting on the semiconductor wafer W. For this reason, the insulating film 22 and the base film 24 covering the side surfaces of the connection electrode 28 are polished by the abrasive 44 sandwiched between the side wall of the recess 42 and the connection electrode 28.

また、治具４０を揺動させている間においても半導体ウェハＷには重力が働くため、凹部４２の底面と接続電極２８の先端部を覆う絶縁膜２２との間に挟持された研磨材４４によって接続電極２８の先端部を覆う絶縁膜２２及び下地膜２４が平面的に研磨される。このようにして、接続電極２８の側面及び先端部を覆う絶縁膜２２及び下地膜２４が研磨により切削され、図４（ｂ）に示す通り、基板１０の裏面側において接続電極２８が露出し、且つ絶縁膜２２及び下地膜２４よりも接続電極２８が突出した状態にすることができる。   Further, since the gravity acts on the semiconductor wafer W even while the jig 40 is swung, the abrasive 44 sandwiched between the bottom surface of the recess 42 and the insulating film 22 covering the tip of the connection electrode 28. Thus, the insulating film 22 and the base film 24 covering the tip of the connection electrode 28 are polished in a planar manner. Thus, the insulating film 22 and the base film 24 covering the side surface and the tip of the connection electrode 28 are cut by polishing, and as shown in FIG. 4B, the connection electrode 28 is exposed on the back side of the substrate 10. In addition, the connection electrode 28 can protrude from the insulating film 22 and the base film 24.

このように、本実施形態の突起物の研磨方法においては、絶縁膜２２及び下地膜２４に覆われた接続電極２８を治具４０に形成された凹部４２に嵌合させて治具４０を所定の回転半径をもって揺動させるだけで、容易且つ効率的に接続電極２８の側面及び先端部を覆う絶縁膜２２及び下地膜２４を切削することができる。   As described above, in the projection polishing method of the present embodiment, the connection electrode 28 covered with the insulating film 22 and the base film 24 is fitted into the recess 42 formed in the jig 40 so that the jig 40 is predetermined. It is possible to easily and efficiently cut the insulating film 22 and the base film 24 that cover the side surface and the tip of the connection electrode 28 only by rocking with a rotation radius of.

尚、以上説明した実施形態においては、接続電極２８が平面視円形状であるため平面視円形状の凹部４２が形成された治具４０を用い、所定の回転半径をもって治具４０を揺動させていた。接続電極２８の平面視形状が円形以外の形状である場合には、その形状に応じた形状を有する凹部が形成された治具を用い、その形状に応じて治具を揺動させるようにしても良い。例えば、接続電極の平面視形状が四角形状である場合には、四角形状の平面視形状を有する凹部が形成された治具を用いて直線的に治具を揺動させる。この場合において、接続電極の４つの側面の内の特定の側面だけ研磨するために、治具を傾けて揺動させることが好ましい。   In the embodiment described above, since the connection electrode 28 has a circular shape in plan view, the jig 40 in which the concave portion 42 having a circular shape in plan view is used, and the jig 40 is swung with a predetermined rotation radius. It was. When the planar view shape of the connection electrode 28 is a shape other than a circle, use a jig in which a recess having a shape corresponding to the shape is formed, and swing the jig according to the shape. Also good. For example, when the connection electrode has a square shape in plan view, the jig is linearly swung using a jig in which a concave portion having a square shape in plan view is formed. In this case, it is preferable to tilt and swing the jig in order to polish only a specific side surface among the four side surfaces of the connection electrode.

また、上記の実施形態では治具４０を揺動させることによって半導体ウェハＷに働く慣性力及び重力を利用して絶縁膜２２及び下地膜２４を切削していたが、研磨に要する時間を短縮するために、半導体ウェハＷ上に錘を載置して半導体ウェハＷに加重を掛けた状態で研磨を行うようにしても良い。かかる状態で研磨を行うと、治具４０の凹部４２の底部に対する接続電極２８の先端部の当接力（研磨材４４に対する絶縁膜２２の当接力）が増大するとともに凹部４２の側壁に対する接続電極２８の側面の当接力（研磨材４４に対する絶縁膜２２の当接力）が増大する。これにより、単位時間当たりの研磨量を増大させることができるため、効率よく突起物を研磨することができる。   In the above embodiment, the insulating film 22 and the base film 24 are cut using the inertial force and gravity acting on the semiconductor wafer W by swinging the jig 40. However, the time required for polishing is shortened. Therefore, polishing may be performed in a state where a weight is placed on the semiconductor wafer W and the semiconductor wafer W is loaded. When polishing is performed in such a state, the contact force of the tip of the connection electrode 28 with respect to the bottom of the recess 42 of the jig 40 (the contact force of the insulating film 22 with respect to the polishing material 44) increases and the connection electrode 28 with respect to the sidewall of the recess 42. The contact force of the side surfaces (the contact force of the insulating film 22 with respect to the abrasive 44) increases. Thereby, since the amount of polishing per unit time can be increased, the protrusion can be polished efficiently.

また、上記実施形態では治具４０を揺動させていたが、治具４０に代えて半導体ウェハＷを揺動させるようにしても良い。半導体ウェハＷを揺動させる場合には、例えば半導体ウェハＷの裏面を上側にして半導体ウェハＷを揺動テーブル上に配置するとともに治具４０の上面を下側にして、治具４０に形成された凹部４２に絶縁膜２２及び下地膜２４に覆われた接続電極２８を嵌合させた状態で半導体ウェハＷを動揺させる。   In the above embodiment, the jig 40 is swung, but the semiconductor wafer W may be swung instead of the jig 40. When the semiconductor wafer W is swung, for example, the semiconductor wafer W is arranged on the swing table with the back surface of the semiconductor wafer W facing up, and the jig 40 is formed on the jig 40 with the top surface of the jig 40 facing down. The semiconductor wafer W is shaken in a state in which the connection electrode 28 covered with the insulating film 22 and the base film 24 is fitted in the recess 42.

更に、上記実施形態では、治具４０に形成された凹部４２内に研磨液を供給して研磨を行っていたが、凹部４２の内壁を粗面として研磨液の供給無しに研磨を行うようにしても良い。このような研磨方法を用いると、研磨材が不要であることから研磨に要するコストを低下させることができる。また、かかる研磨方法を用いる場合には、凹部４２の側壁のみを粗面とし底面を鏡面にすれば、接続電極２８の側面のみを研磨し、接続電極２８の先端部を研磨しないといった選択的な研磨を行うこともできる。また、以上の実施形態では、半導体ウェハＷに形成された接続電極２８の先端部及び側面を研磨する場合について説明したが、本発明の突起物の研磨方法は種々の機械部品の研磨に応用することができる。   Further, in the above embodiment, the polishing liquid is supplied into the concave portion 42 formed in the jig 40 for polishing, but the inner wall of the concave portion 42 is used as a rough surface for polishing without supplying the polishing liquid. May be. When such a polishing method is used, the cost required for polishing can be reduced because an abrasive is unnecessary. Further, when such a polishing method is used, if only the side wall of the recess 42 is rough and the bottom surface is a mirror surface, only the side surface of the connection electrode 28 is polished, and the tip of the connection electrode 28 is not polished. Polishing can also be performed. Moreover, although the above embodiment demonstrated the case where the front-end | tip part and side surface of the connection electrode 28 formed in the semiconductor wafer W were grind | polished, the grinding | polishing method of the protrusion of this invention is applied to grinding | polishing of various machine parts. be able to.

〔半導体装置の製造方法〕
次に、図１に示す本発明の一実施形態による半導体装置１の製造方法について説明する。図５〜図１１は、本発明の一実施形態による半導体装置の製造方法を示す工程図である。まず、処理対処の半導体基板の構成について説明する。図５（ａ）は、本発明の一実施形態による半導体装置の製造に用いられる半導体基板の一部を示す断面図である。図５（ａ）において、図示しないトランジスタ、メモリ素子、その他の電子素子からなる集積回路が形成されたＳｉ（シリコン）等の基板１０の表面（能動面）には絶縁膜１２が形成されている。この絶縁膜１２は、例えば基板１０の基本的な材料であるＳｉ（シリコン）の酸化膜（ＳｉＯ２）で形成されている。 [Method for Manufacturing Semiconductor Device]
Next, a method for manufacturing the semiconductor device 1 according to the embodiment of the present invention shown in FIG. 1 will be described. 5 to 11 are process diagrams showing a method of manufacturing a semiconductor device according to an embodiment of the present invention. First, the configuration of the semiconductor substrate for processing will be described. FIG. 5A is a cross-sectional view showing a part of a semiconductor substrate used for manufacturing a semiconductor device according to an embodiment of the present invention. In FIG. 5A, an insulating film 12 is formed on the surface (active surface) of a substrate 10 such as Si (silicon) on which an integrated circuit made up of transistors, memory elements, and other electronic elements (not shown) is formed. . The insulating film 12 is formed of, for example, an oxide film (SiO 2 ) of Si (silicon) that is a basic material of the substrate 10.

絶縁膜１２上には、ＢＰＳＧからなる層間絶縁膜１４が形成されている。層間絶縁膜１４上には、図示しない箇所で基板１０に形成された集積回路と電気的に接続された電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成されている。   On the insulating film 12, an interlayer insulating film 14 made of BPSG is formed. On the interlayer insulating film 14, an electrode pad 16 electrically connected to the integrated circuit formed on the substrate 10 at a location not shown is formed. The electrode pad 16 includes a first layer 16a made of Ti (titanium), a second layer 16b made of TiN (titanium nitride), a third layer 16c made of AlCu (aluminum / copper), and a fourth layer made of TiN ( (Cap layer) 16d are sequentially laminated.

電極パッド１６は、例えばスパッタリングにより第１層１６ａ〜第４層１６ｄからなる積層構造を層間絶縁膜１４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。尚、本実施形態では、電極パッド１６が上記の積層構造により形成されている場合を例に挙げて説明する。しかしながら、電極パッド１６はこの構造に制限される訳ではなく、集積回路の電極として一般に用いられるＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド１６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。   The electrode pad 16 is formed, for example, by sputtering to form a laminated structure including the first layer 16a to the fourth layer 16d on the entire surface of the interlayer insulating film 14, and is patterned into a predetermined shape (for example, a circular shape) using a resist or the like. Is formed. In the present embodiment, the case where the electrode pad 16 is formed by the above laminated structure will be described as an example. However, the electrode pad 16 is not limited to this structure, and may be formed of only Al generally used as an electrode of an integrated circuit, but is preferably formed using copper having a low electric resistance. Further, the electrode pad 16 is not limited to the above configuration, and may be appropriately changed according to required electrical characteristics, physical characteristics, and chemical characteristics.

電極パッド１６は、基板１０に複数形成された半導体チップ領域の面の少なくとも１辺（多くの場合、２辺又は４辺）に沿って並んで形成される。また、この電極パッド１６は、各半導体チップ領域の面の辺に沿って形成される場合と、中央部に並んで形成される場合がある。尚、電極パッド１６の下方には電子回路が形成されていない点に注意されたい。上記層間絶縁膜１４上には電極パッド１６を覆うように、パッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成することができる。尚、パッシベーション膜１８の厚みは、例えば１μｍ程度である。 The electrode pads 16 are formed side by side along at least one side (in many cases, two sides or four sides) of the surface of the semiconductor chip region formed on the substrate 10. Further, the electrode pad 16 may be formed along the side of the surface of each semiconductor chip region, or may be formed side by side at the center. It should be noted that no electronic circuit is formed below the electrode pad 16. A passivation film 18 is formed on the interlayer insulating film 14 so as to cover the electrode pads 16. The passivation film 18 can be formed of SiO 2 (silicon oxide), SiN (silicon nitride), polyimide resin, or the like. The thickness of the passivation film 18 is, for example, about 1 μm.

次に、以上の構成の半導体基板に対して行う各処理を順次説明する。まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。尚、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。   Next, each process performed on the semiconductor substrate having the above-described configuration will be sequentially described. First, a resist (not shown) is applied on the entire surface of the passivation film 18 by a method such as spin coating, dipping, or spray coating. This resist is used for opening the passivation film 18 covering the electrode pad 16, and may be any of a photoresist, an electron beam resist, and an X-ray resist, and is a positive type or a negative type. Any of these may be used.

パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド１６の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図５（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する。尚、本実施形態では、パッシベーション膜１８とともに電極パッド１６の一部をなす第４層１６ｄもエッチングしている。開口部Ｈ１は、例えば１００μｍ程度の径に形成される。図５（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。   When a resist is applied onto the passivation film 18, after pre-baking, exposure and development are performed using a mask on which a predetermined pattern is formed, and the resist is patterned into a predetermined shape. The resist shape is set according to the opening shape of the electrode pad 16 and the cross-sectional shape of the hole formed in the substrate 10. When the resist patterning is completed, after the post-baking, as shown in FIG. 5B, a part of the passivation film 18 covering the electrode pad 16 is etched to form an opening H1. In the present embodiment, the fourth layer 16d that forms part of the electrode pad 16 together with the passivation film 18 is also etched. The opening H1 is formed with a diameter of, for example, about 100 μm. FIG. 5B is a cross-sectional view showing a state in which the passivation film 18 is opened to form the opening H1.

尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。パッシベーション膜１８に開口部Ｈ１を形成した後で、パッシベーション膜１８上のレジストを剥離液により剥離する。以上の工程が終了すると、開口部Ｈ１が形成されたパッシベーション膜１８上の全面にレジスト（図示省略）を塗布して、開口部Ｈ１に露出している電極パッド１６上を開口した形状にレジストをパターニングしてポストベークを行った後、ドライエッチングにより電極パッド１６を開口する。   Note that dry etching is preferably applied to the etching. The dry etching may be reactive ion etching (RIE). Further, wet etching may be applied as etching. After the opening H1 is formed in the passivation film 18, the resist on the passivation film 18 is stripped with a stripping solution. When the above steps are completed, a resist (not shown) is applied to the entire surface of the passivation film 18 in which the opening H1 is formed, and the resist is formed in an open shape on the electrode pad 16 exposed in the opening H1. After patterning and post-baking, the electrode pad 16 is opened by dry etching.

図５（ｃ）は、電極パッド１６を開口して開口部Ｈ２を形成した状態を示す断面図である。図５（ｃ）に示す通り、本実施形態では、電極パッド１６に形成される開口部Ｈ２の径は、パッシベーション膜１８に形成された開口部Ｈ１の径よりも小さい径（例えば６０μｍ程度）に設定されている。尚、電極パッド１６を開口するときに用いるドライエッチングとしてはＲＩＥを用いることができる。電極パッド１６に開口部Ｈ２を形成すると、剥離液によりレジストを剥離して、次工程に進む。以上の工程が終了すると、開口部Ｈ２に露出している層間絶縁膜１４、電極パッド１６、及び電極パッド１６の上方のパッシベーション膜１８上に絶縁膜２０を形成する。図６（ａ）は、層間絶縁膜１４、電極パッド１６、及び電極パッド１６の上方のパッシベーション膜１８上に絶縁膜２０を形成した状態を示す断面図である。   FIG. 5C is a cross-sectional view showing a state in which the electrode pad 16 is opened to form the opening H2. As shown in FIG. 5C, in this embodiment, the diameter of the opening H2 formed in the electrode pad 16 is smaller than the diameter of the opening H1 formed in the passivation film 18 (for example, about 60 μm). Is set. Note that RIE can be used as the dry etching used when the electrode pad 16 is opened. When the opening H2 is formed in the electrode pad 16, the resist is stripped with a stripping solution and the process proceeds to the next step. When the above steps are completed, the insulating film 20 is formed on the interlayer insulating film 14 exposed in the opening H2, the electrode pad 16, and the passivation film 18 above the electrode pad 16. FIG. 6A is a cross-sectional view showing a state in which the insulating film 20 is formed on the interlayer insulating film 14, the electrode pad 16, and the passivation film 18 above the electrode pad 16.

この絶縁膜２０は、後述する基板１０を穿孔する際のドライエッチングのためのマスクの役割りをしており、本例ではＳｉＯ２を用いたが、Ｓｉとの選択比が取れればフォトレジストを用いても良い。更に、その膜厚は、穿孔する深さにより任意に設定すれば良い。尚、絶縁膜を用いる場合、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ２Ｈ５）４：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ３−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。尚、絶縁膜２０の厚みは、例えば２μｍ程度である。 The insulating film 20 serves as a mask for dry etching when the substrate 10 to be described later is drilled. In this example, SiO 2 is used. However, if the selection ratio with Si can be obtained, a photoresist is used. It may be used. Furthermore, the film thickness may be arbitrarily set depending on the depth of drilling. When an insulating film is used, for example, tetraethyl silicate (Si (OC 2 H 5 ) 4 : hereinafter referred to as TEOS) formed by using PECVD (Plasma Enhanced Chemical Vapor Deposition), that is, PEOS. -TEOS and TEOS formed using ozone CVD, that is, O 3 -TEOS, or silicon oxide formed using CVD can be used. Note that the thickness of the insulating film 20 is, for example, about 2 μm.

続いて、図６（ａ）に示した半導体基板の表面の全面にレジスト（図示省略）を塗布し、層間絶縁膜１４上に形成された絶縁膜２０の上方を開口した形状にレジストをパターニングしてポストベークを行った後、ドライエッチングにより絶縁膜２０、層間絶縁膜１４、及び絶縁膜１２の一部をエッチングして、図６（ｂ）に示す通り、基板１０を露出させる。図６（ｂ）は、絶縁膜２０、層間絶縁膜１４、及び絶縁膜１２の一部をエッチングして、基板１０の一部を露出させた状態を示す断面図である。   Subsequently, a resist (not shown) is applied to the entire surface of the semiconductor substrate shown in FIG. 6A, and the resist is patterned into a shape opening above the insulating film 20 formed on the interlayer insulating film 14. After the post-baking, the insulating film 20, the interlayer insulating film 14, and a part of the insulating film 12 are etched by dry etching to expose the substrate 10 as shown in FIG. FIG. 6B is a cross-sectional view showing a state where a part of the substrate 10 is exposed by etching a part of the insulating film 20, the interlayer insulating film 14, and the insulating film 12.

以上の工程が終了すると、図７（ａ）に示す通り、基板１０を穿孔する。尚、ここでは、ドライエッチングとしてＲＩＥやＩＣＰ（Inductively Coupled Plasma）を用いることができる。この際、先の後工程で形成した絶縁膜２０がマスクとなるが、絶縁膜２０の代わりにレジストを用いても良い。図７（ａ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。図７（ａ）に示す通り、基板１０に形成される孔部Ｈ３の径は、電極パッド１６に形成される開口部の径よりも小さい径（例えば５０μｍ程度）に形成される。尚、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。   When the above steps are completed, the substrate 10 is perforated as shown in FIG. Here, RIE or ICP (Inductively Coupled Plasma) can be used as dry etching. At this time, the insulating film 20 formed in the previous post-process serves as a mask, but a resist may be used instead of the insulating film 20. FIG. 7A is a cross-sectional view showing a state in which the hole 10 is formed by drilling the substrate 10. As shown in FIG. 7A, the diameter of the hole H3 formed in the substrate 10 is smaller than the diameter of the opening formed in the electrode pad 16 (for example, about 50 μm). The depth of the hole H3 is appropriately set according to the thickness of the semiconductor chip to be finally formed.

孔部Ｈ３の形成が終了すると、絶縁膜２０上（電極パッド１６の上方）及び孔部Ｈ３の内壁及び底面に絶縁膜２２を形成する。図７（ｂ）は、絶縁膜２０上（電極パッド１６の上方）及び孔部Ｈ３の内壁及び底面に絶縁膜２２を形成した状態を示す断面図である。この絶縁膜２２は、電流リークの発生、酸素及び水分等による浸食等を防止するために設けられる。絶縁膜２２は、ＰＥ−ＣＶＥ又はオゾンプラズマを用いたオゾンＣＶＤ等の化学気層成長法を用いて形成される。   When the formation of the hole H3 is completed, the insulating film 22 is formed on the insulating film 20 (above the electrode pad 16) and on the inner wall and bottom surface of the hole H3. FIG. 7B is a cross-sectional view showing a state in which the insulating film 22 is formed on the insulating film 20 (above the electrode pad 16) and on the inner wall and bottom surface of the hole H3. This insulating film 22 is provided in order to prevent current leakage, erosion due to oxygen, moisture, and the like. The insulating film 22 is formed using a chemical vapor deposition method such as ozone CVD using PE-CVE or ozone plasma.

続いて、上記の工程で形成した絶縁膜２２に対して異方性エッチングを施す工程が行われる。この工程は、電極パッド１６の上方に形成されている絶縁膜２０及び絶縁膜２２の一部を除去して電極パッド１６の一部を露出させるために設けられる。尚、ここで、絶縁膜２２に対して施す異方性エッチングは、ＲＩＥ等のドライエッチングを用いることが好適である。図８（ａ）は、絶縁膜２２に対して異方性エッチングを施す工程を示す図である。図８（ａ）に示す通り、ＲＩＥ等によるドライエッチングはレジストが塗布されていない半導体基板の全面に対して行われる。尚、図８（ａ）において、符号Ｇはドライエッチングにより半導体基板に入射する反応性ガスを示している。   Subsequently, a step of performing anisotropic etching on the insulating film 22 formed in the above step is performed. This step is provided to remove a part of the insulating film 20 and the insulating film 22 formed above the electrode pad 16 and expose a part of the electrode pad 16. Here, the anisotropic etching performed on the insulating film 22 is preferably dry etching such as RIE. FIG. 8A is a diagram illustrating a process of performing anisotropic etching on the insulating film 22. As shown in FIG. 8A, dry etching by RIE or the like is performed on the entire surface of the semiconductor substrate to which no resist is applied. In FIG. 8A, symbol G indicates a reactive gas incident on the semiconductor substrate by dry etching.

この反応性ガスＧは基板１０の表面（又は、絶縁膜１２、層間絶縁膜１４、パッシベーション膜１８等の接合面）に対してほぼ垂直に入射するため、反応性ガスＧの入射方向におけるエッチングが促進される。その結果、図８（ａ）中において、符号Ｐ１を付した箇所（開口部Ｈ２の円周に沿った箇所）の絶縁膜２０及び絶縁膜２２が除去されて電極パッド１６の一部が露出する。尚、この際、全体をエッチングする代わりに、電気的な接続を必要とする部分のみ開口するように、即ち図８（ａ）のＰ１部のみ開口するように、レジストを用いてパターニング、エッチングを行ってももちろん良い。   Since the reactive gas G is incident substantially perpendicular to the surface of the substrate 10 (or the bonding surface of the insulating film 12, the interlayer insulating film 14, the passivation film 18, etc.), etching in the incident direction of the reactive gas G is performed. Promoted. As a result, in FIG. 8A, the insulating film 20 and the insulating film 22 are removed from the portion indicated by P1 (the portion along the circumference of the opening H2), and a part of the electrode pad 16 is exposed. . At this time, instead of etching the whole, patterning and etching are performed using a resist so that only a portion requiring electrical connection is opened, that is, only the P1 portion in FIG. 8A is opened. Of course you can go.

以上の工程が終了すると、孔部Ｈ３の底面並びに絶縁膜２２の内壁及び上部に下地膜２４を形成する工程が行われる。下地膜２４は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。ここで、バリア層は、例えばＴｉＷあるいはＴｉＮから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Phisical Vapor Deposition）法、又はＣＶＤ法を用いて形成される。   When the above steps are completed, a step of forming the base film 24 on the bottom surface of the hole H3 and the inner wall and upper portion of the insulating film 22 is performed. The base film 24 includes a barrier layer and a seed layer, and is formed by first forming a barrier layer and then forming a seed layer on the barrier layer. Here, the barrier layer is made of, for example, TiW or TiN, and the seed layer is made of Cu. These are formed using, for example, an IMP (ion metal plasma) method, a PVD (Phisical Vapor Deposition) method such as vacuum deposition, sputtering, or ion plating, or a CVD method.

図８（ｂ）は、下地膜２４を形成した状態を示す断面図である。図８（ｂ）に示す通り、下地膜２４は、電極パッド１６に形成された開口部Ｈ２から基板１０に形成された孔部Ｈ３の内壁に亘って連続的に形成される。また、電極パッド１６の上方に形成された絶縁膜２２の側壁及び絶縁膜２０上にも下地膜２４が形成される。尚、下地膜２４を構成するバリア層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍ程度である。   FIG. 8B is a cross-sectional view showing a state in which the base film 24 is formed. As shown in FIG. 8B, the base film 24 is continuously formed from the opening H2 formed in the electrode pad 16 to the inner wall of the hole H3 formed in the substrate 10. A base film 24 is also formed on the sidewalls of the insulating film 22 formed above the electrode pads 16 and on the insulating film 20. The film thickness of the barrier layer constituting the base film 24 is, for example, about 100 nm, and the film thickness of the seed layer is, for example, about several hundred nm.

下地膜２４の形成が終了すると、下地膜２４上の全面に亘ってメッキレジストを塗布して、孔部Ｈ２が形成されている箇所が開口した形状にメッキレジストをパターニングしてメッキレジストパターン２６（図９（ａ）参照）を形成する。このとき、メッキレジスト２６に形成される開口の径は、孔１の径よりも大きな径（例えば１２０μｍ程度）に設定される。メッキレジストパターン２６を形成すると、電気化学プレーティング （ＥＣＰ）法を用いて、孔部Ｈ３の内部及び電極パッド１６の上部にメッキ処理を施して、孔部Ｈ３内部を銅で埋め込むとともに、電極パッド１６上に突出した形状の接続電極２８を形成する工程を行う。   When the formation of the base film 24 is completed, a plating resist is applied over the entire surface of the base film 24, and the plating resist is patterned into a shape in which a portion where the hole H2 is formed is opened. 9A) is formed. At this time, the diameter of the opening formed in the plating resist 26 is set to be larger than the diameter of the hole 1 (for example, about 120 μm). When the plating resist pattern 26 is formed, the inside of the hole H3 and the upper part of the electrode pad 16 are plated using an electrochemical plating (ECP) method, and the inside of the hole H3 is embedded with copper. The process of forming the connection electrode 28 of the shape which protruded on 16 is performed.

銅のメッキ処理を終えると、メッキレジストパターン２６をそのままマスクとして利用してハンダメッキを行い、接続電極２８上にハンダ３０を形成する工程が行われる。図９（ａ）は、接続電極２８及びハンダ３０を形成した状態を示す断面図である。尚、ハンダ３０は、環境への負荷を低減するために、鉛フリーハンダを用いることが望ましい。接続電極２８上へのハンダ３０の形成が終了すると、剥離液等を用いてメッキレジストパターン２６を剥離しこれを除去する。尚、剥離液には例えばオゾン水が用いられる。続いて、接続電極２８を形成するために用いた下地膜２４の不要部分を除去する工程が行われる。図９（ｂ）は、メッキレジストパターン２６の剥離及び下地膜２４の不要部分の除去を行った状態を示す断面図である。ここで、下地膜２４の不要部分とは、例えば表面に露出している部分である。   When the copper plating process is completed, a solder plating is performed using the plating resist pattern 26 as a mask as it is to form a solder 30 on the connection electrode 28. FIG. 9A is a cross-sectional view showing a state where the connection electrode 28 and the solder 30 are formed. The solder 30 is preferably lead-free solder in order to reduce the environmental load. When the formation of the solder 30 on the connection electrode 28 is completed, the plating resist pattern 26 is stripped using a stripping solution or the like and removed. For example, ozone water is used as the stripping solution. Subsequently, a step of removing an unnecessary portion of the base film 24 used for forming the connection electrode 28 is performed. FIG. 9B is a cross-sectional view showing a state where the plating resist pattern 26 is peeled off and an unnecessary portion of the base film 24 is removed. Here, the unnecessary part of the base film 24 is, for example, a part exposed on the surface.

下地膜２４は導電性を有する膜であるため、図９（ａ）に示す状態では、下地膜２４によって基板１０に形成された全ての接続電極２８が導通した状態にある。このため、下地膜２４の不要部分を除去して個々の接続電極２８を電気的に絶縁させる。下地膜２４を除去する具体的方法は、例えば基板１０の能動面側の全面にレジスト膜を形成し、続いてこれを接続電極２８の形状にパターニングする。次いで、このレジストパターンをマスクとして下地膜２４をドライエッチングする。   Since the base film 24 is a conductive film, in the state shown in FIG. 9A, all the connection electrodes 28 formed on the substrate 10 by the base film 24 are in a conductive state. Therefore, unnecessary portions of the base film 24 are removed, and the individual connection electrodes 28 are electrically insulated. As a specific method for removing the base film 24, for example, a resist film is formed on the entire active surface side of the substrate 10, and then patterned into the shape of the connection electrode 28. Next, the base film 24 is dry-etched using this resist pattern as a mask.

以上で能動面側に対する処理が完了し、次に基板１０の裏面側に対する処理が行われる。基板１０の裏面側に対する処理には、例えば基板１０の薄型化を行う処理等がある。基板１０の薄型化を行うには、基板１０を上下反転させ、その状態で下側となる基板１０の能動面側に接着剤３４で補強部材３２を貼着する。この補強部材３２としては、樹脂フィルム等の軟質材料を用いることもできるが、ガラス等の硬質材料を用いるのが、特に機械的な補強を行う上で好ましい。図１０は、基板１０の能動面側に補強部材３２を貼付した状態を示す断面図である。   Thus, the processing on the active surface side is completed, and then the processing on the back surface side of the substrate 10 is performed. Examples of the process for the back side of the substrate 10 include a process for reducing the thickness of the substrate 10. In order to reduce the thickness of the substrate 10, the substrate 10 is turned upside down, and the reinforcing member 32 is adhered to the active surface side of the substrate 10 which is the lower side with an adhesive 34. As the reinforcing member 32, a soft material such as a resin film can be used. However, it is preferable to use a hard material such as glass particularly for mechanical reinforcement. FIG. 10 is a cross-sectional view illustrating a state in which the reinforcing member 32 is attached to the active surface side of the substrate 10.

硬質の補強部材３２を基板１０の能動面側に貼着することにより、基板１０の反りを矯正することができ、また、基板１０の裏面を加工する際、或いはハンドリングの際、基板１０にクラック等が発生するのを防止することができる。補強部材３２を貼付する際に用いる接着剤３４としては、熱硬化性のものや光硬化性のものが好適に用いられる。このような接着剤３４を用いることにより、基板１０の能動面側の凹凸を吸収しつつ、基板１０に補強部材３２を強固に固着することが可能となる。また、特に接着剤３４として紫外線硬化性のものを用いた場合には、補強部材３２としてガラス等の透光性材料を採用するのが好ましい。このようにすれば、補強部材３２の外側から光を照射することにより、接着剤３４を容易に硬化させることができる。   By sticking the hard reinforcing member 32 to the active surface side of the substrate 10, the warpage of the substrate 10 can be corrected, and the substrate 10 is cracked when the back surface of the substrate 10 is processed or handled. And the like can be prevented. As the adhesive 34 used when the reinforcing member 32 is pasted, a thermosetting material or a photocurable material is preferably used. By using such an adhesive 34, it is possible to firmly fix the reinforcing member 32 to the substrate 10 while absorbing irregularities on the active surface side of the substrate 10. In particular, when an ultraviolet curable material is used as the adhesive 34, it is preferable to employ a translucent material such as glass as the reinforcing member 32. In this way, the adhesive 34 can be easily cured by irradiating light from the outside of the reinforcing member 32.

次に、基板１０の裏面の全面をエッチングして厚みを５０μｍ程度にすることで、絶縁膜２２に覆われた状態の接続電極２８を裏面から突出させる。図１１は、基板１０を薄板化した状態を示す断面図である。このときのエッチングについては、ウェットエッチング及びドライエッチングの何れを用いることもできる。ドライエッチングを採用した場合、例えば誘導結合プラズマ（ＩＣＰ）等を利用することができる。尚、エッチングに先だって、絶縁膜２２が露出する直前まで基板１０の裏面を研削（粗研磨）し、その後、上記のエッチングを行うようにするのが好ましい。このようにすれば、処理時間を短縮して生産性を向上することができる。基板１０の裏面の研削にはＣＭＰ法を用いるのが好ましい。   Next, the entire back surface of the substrate 10 is etched to a thickness of about 50 μm, so that the connection electrode 28 covered with the insulating film 22 is projected from the back surface. FIG. 11 is a cross-sectional view showing a state where the substrate 10 is thinned. As the etching at this time, either wet etching or dry etching can be used. When dry etching is employed, for example, inductively coupled plasma (ICP) can be used. Prior to etching, it is preferable to grind (roughly polish) the back surface of the substrate 10 until just before the insulating film 22 is exposed, and then perform the above etching. In this way, the processing time can be shortened and productivity can be improved. The CMP method is preferably used for grinding the back surface of the substrate 10.

基板１０の薄板化が完了すると、図２に示す治具４０を用いて前述した研磨方法により、接続電極２８の先端部及び側面を覆う絶縁膜２２及び下地膜２４を研磨により切削する工程が行われる。その後、溶剤等によって基板１０の能動面側の接着剤３４を溶解し、基板１０の能動面側に貼着した補強部材３２を取り外す。また、接着剤３４の種類によっては、これに紫外線等を照射することにより、その接着性（又は、粘着性）を消失させて補強部材３２を取り外すようにしてもよい。次いで、基板１０の裏面にダイシングテープ（図示せず）を貼着し、その状態で基板１０をダイシングすることにより、半導体装置１をそれぞれ個片に分離する。尚、ＣＯ２レーザやＹＡＧレーザを照射することにより、基板１０を切断するようにしてもよい。以上により、図１に示した半導体装置１が得られる。 When the thinning of the substrate 10 is completed, the step of cutting the insulating film 22 and the base film 24 covering the tip and side surfaces of the connection electrode 28 by polishing using the jig 40 shown in FIG. Is called. Thereafter, the adhesive 34 on the active surface side of the substrate 10 is dissolved with a solvent or the like, and the reinforcing member 32 adhered to the active surface side of the substrate 10 is removed. In addition, depending on the type of the adhesive 34, the reinforcing member 32 may be removed by irradiating the adhesive 34 with ultraviolet rays or the like so that the adhesiveness (or tackiness) is lost. Next, a dicing tape (not shown) is attached to the back surface of the substrate 10, and the substrate 10 is diced in this state, whereby the semiconductor device 1 is separated into individual pieces. Incidentally, by irradiating a CO 2 laser or a YAG laser, may be cut the substrate 10. Thus, the semiconductor device 1 shown in FIG. 1 is obtained.

〔積層構造を有する半導体装置〕
以上、接続電極２８を有する半導体装置１及びその製造方法について説明したが、次に以上の製造方法を用いて製造された半導体装置１を積層した積層構造を有する半導体装置について説明する。図１２は、半導体装置１を積層して３次元実装した半導体装置２を示す断面図である。この半導体装置２は、インターポーザ基板５０上に複数（図１２では３層）の上記半導体装置１が積層され、さらにその上に異種の半導体装置３が積層されて構成されている。 [Semiconductor device having a laminated structure]
The semiconductor device 1 having the connection electrode 28 and the manufacturing method thereof have been described above. Next, a semiconductor device having a stacked structure in which the semiconductor devices 1 manufactured using the above manufacturing method are stacked will be described. FIG. 12 is a cross-sectional view showing a semiconductor device 2 in which the semiconductor devices 1 are stacked and three-dimensionally mounted. The semiconductor device 2 is configured by stacking a plurality (three layers in FIG. 12) of the semiconductor devices 1 on an interposer substrate 50 and further stacking different types of semiconductor devices 3 thereon.

インターポーザ基板５０の上面には配線５１が形成されており、またその下面には配線５１に電気的に接続されたハンダボール５２が設けられている。このインターポーザ基板５０の上面には、上記の配線５１を介して半導体装置１が積層されている。即ち、この半導体装置１は、接続電極２８の能動面側に突出した部分が、この先端部に形成されたハンダ３０によって上記配線５１に接合させられており、これによって半導体装置１はインターポーザ基板５０上に積層されたものとなっている。また、これらインターポーザ基板５０と半導体装置１との間には絶縁性のアンダーフィル５３が充填されており、これによって半導体装置１は、インターポーザ基板５０上に安定して保持固定されると同時に、電極間の接合以外の箇所では絶縁がなされたものとなっている。   A wiring 51 is formed on the upper surface of the interposer substrate 50, and a solder ball 52 electrically connected to the wiring 51 is provided on the lower surface thereof. The semiconductor device 1 is stacked on the upper surface of the interposer substrate 50 through the wiring 51. That is, in the semiconductor device 1, a portion protruding to the active surface side of the connection electrode 28 is joined to the wiring 51 by the solder 30 formed at the tip portion, whereby the semiconductor device 1 is connected to the interposer substrate 50. It is laminated on top. Further, an insulating underfill 53 is filled between the interposer substrate 50 and the semiconductor device 1, whereby the semiconductor device 1 is stably held and fixed on the interposer substrate 50, and at the same time, the electrodes Insulation is performed at places other than the joints between them.

また、この半導体装置１上に順次積層される半導体装置１も、接続電極２８の能動面側に突出した部分が下層の半導体装置１に形成された接続電極２８の裏面から突出している部分上にハンダ３０を介して接合させられ、更にアンダーフィル５３が充填されていることで、下層の半導体装置１上に保持固定されている。また、最上層の半導体装置３には電極４が形成されている。この電極は、半導体装置１の能動面側に突出した部分と同様の構成を有しており、その先端部にはハンダが形成されている。この電極４が下層の半導体装置１に形成された接続電極２８の裏面側に突出した部分にハンダを介して接合させられ、更にアンダーフィル５３が充填されている。   In addition, the semiconductor device 1 sequentially stacked on the semiconductor device 1 also has a portion that protrudes toward the active surface of the connection electrode 28 on a portion that protrudes from the back surface of the connection electrode 28 formed in the lower semiconductor device 1. The semiconductor device 1 is held and fixed on the lower semiconductor device 1 by being bonded via the solder 30 and further filled with the underfill 53. An electrode 4 is formed on the uppermost semiconductor device 3. This electrode has the same configuration as that of the portion protruding to the active surface side of the semiconductor device 1, and solder is formed at the tip thereof. The electrode 4 is joined to the portion protruding to the back side of the connection electrode 28 formed in the lower semiconductor device 1 through solder, and further filled with an underfill 53.

ここで、半導体装置１上に別の半導体装置１を積層するには、まず、下層側の半導体装置１の接続電極２８の裏面から突出している部分か又は上層側の半導体装置１の接続電極２８の能動面側から突出している部分に形成されているハンダ３０上にフラックス（図示せず）を塗着しておき、ハンダの濡れ性向上を図っておく。フラックスの供給方法としてはディスペンサ、インクヘッド等の方法がある。   Here, in order to stack another semiconductor device 1 on the semiconductor device 1, first, a portion protruding from the back surface of the connection electrode 28 of the lower-layer side semiconductor device 1 or the connection electrode 28 of the upper-layer side semiconductor device 1. A flux (not shown) is applied on the solder 30 formed on the portion protruding from the active surface side of the solder to improve the wettability of the solder. As a method for supplying the flux, there are methods such as a dispenser and an ink head.

次に、下層側の半導体装置１の接続電極２８の裏面側に突出している部分に、上層側の半導体装置１の接続電極２８の能動面側に突出している部分がハンダ３０及びフラックスを介して当接するよう、位置合わせを行う。次いで、加熱によるリフロー接合、又は加熱加圧によるフリップチップ実装を行うことにより、ハンダ３０を溶融固化させ、図１２に示すように下層側の半導体装置１に形成された接続電極２８と上層側の半導体装置１に形成された接続電極２８とハンダ接合する。ハンダ３０を溶融させる装置としては、リフロー炉を用いる以外に、ホットプレート、光ビーム加熱装置、ドライヤー、レーザ加熱装置等を用いることができる。   Next, the portion protruding to the active surface side of the connection electrode 28 of the upper layer side semiconductor device 1 is connected to the portion protruding to the back surface side of the connection electrode 28 of the lower layer side semiconductor device 1 via the solder 30 and the flux. Align so that they come into contact. Next, by performing reflow bonding by heating or flip chip mounting by heating and pressing, the solder 30 is melted and solidified, and as shown in FIG. 12, the connection electrode 28 formed on the lower semiconductor device 1 and the upper layer side are connected. The connection electrode 28 formed in the semiconductor device 1 is soldered. As an apparatus for melting the solder 30, a hot plate, a light beam heating apparatus, a dryer, a laser heating apparatus, or the like can be used in addition to using a reflow furnace.

このとき、接続電極２８は基板１０の能動面側及び裏面側の何れの側からも突出していることから、その位置合わせが容易になるとともに、能動面側に突出した部分の先端にハンダ３０を形成しておくことでこれらを容易に接合することができる。また、接続電極２８の基板１０の能動面側に突出した部分の外径（大きさ）を、基板１０の裏面側に突出した部分を覆う絶縁膜２２の外径より大きくしたので、接合したハンダとの間の濡れ性が向上してその接合力が大となる。このため、接続電極２８間の接合を良好にかつ強固にすることができる。   At this time, since the connection electrode 28 protrudes from either the active surface side or the back surface side of the substrate 10, it is easy to align, and the solder 30 is attached to the tip of the portion protruding to the active surface side. These can be easily joined by forming them. Further, since the outer diameter (size) of the portion of the connection electrode 28 protruding to the active surface side of the substrate 10 is larger than the outer diameter of the insulating film 22 covering the portion protruding to the back surface side of the substrate 10, the bonded solder The wettability between the two is improved and the bonding force is increased. For this reason, the joining between the connection electrodes 28 can be made good and strong.

また、図１２に示す構成の半導体装置１の場合には、基板１０の裏面には接続電極２８が突出しており、接続電極２８の側面の絶縁膜２２及び下地膜２４が切削されて接続電極２８が露出した状態にあるため、この部分にハンダがより濡れ易く接合し易くなっている。従って、接続電極２８の基板１０の能動面側に突出した部分及び裏面側に突出した部分の何れの部分においてもハンダが濡れ易く接合し易くなっていることから、ハンダがより良好に接続電極２８に接合してフィレットが形成され、これにより高い強度の接合を行うことができる。   In the case of the semiconductor device 1 having the configuration shown in FIG. 12, the connection electrode 28 protrudes from the back surface of the substrate 10, and the insulating film 22 and the base film 24 on the side surface of the connection electrode 28 are cut to connect the connection electrode 28. In this state, the solder is more easily wetted and joined to this portion. Therefore, since the solder is easily wetted and easily joined at any portion of the connection electrode 28 that protrudes toward the active surface of the substrate 10 and the portion that protrudes toward the back surface, the solder is more easily bonded. To form a fillet, which enables high strength bonding.

〔回路基板〕
次に、上記の半導体装置２を備えた回路基板及び電子機器の例について説明する。図１３は、本発明の一実施形態による回路基板の概略構成を示す斜視図である。図１３に示す通り、この実施形態の回路基板１００には、上記の半導体装置２が搭載されている。回路基板１００は、例えばガラスエポキシ基板等の有機系基板からなるもので、例えば銅等からなる配線パターン（図示せず）が所望の回路となるように形成され、更にこれら配線パターンに電極パッド（図示せず）が接続されている。 [Circuit board]
Next, an example of a circuit board and an electronic device including the semiconductor device 2 will be described. FIG. 13 is a perspective view showing a schematic configuration of a circuit board according to an embodiment of the present invention. As shown in FIG. 13, the semiconductor device 2 is mounted on the circuit board 100 of this embodiment. The circuit board 100 is made of an organic substrate such as a glass epoxy board, for example, and a wiring pattern (not shown) made of, for example, copper or the like is formed so as to form a desired circuit, and electrode pads ( (Not shown) is connected.

そして、この電気パッドに半導体装置２における上記インターポーザ基板５０のハンダボール５２が電気的に接続されることにより、半導体装置２は回路基板１００上に実装されたものとなっている。ここで、回路基板１００上への半導体装置２の実装は、回路基板１００側の上記電極パッドに対し、インターポーザ基板５０のハンダボール５２をリフロー法又はフリップチップボンド法で接続することにより行っている。   Then, the solder balls 52 of the interposer substrate 50 in the semiconductor device 2 are electrically connected to the electrical pads, so that the semiconductor device 2 is mounted on the circuit board 100. Here, the semiconductor device 2 is mounted on the circuit board 100 by connecting the solder balls 52 of the interposer substrate 50 to the electrode pads on the circuit board 100 side by the reflow method or the flip chip bonding method. .

このような構成の回路基板１００にあっては、実装密度が高い半導体装置２を備えていることから、小型化、軽量化が図られたものとなり、また配線接続の信頼性も高いものとなる。尚、半導体装置１は、半導体装置１同士又は異種の半導体装置３と積層される以外に、シリコン基板、ポリイミド基板、ダイシングされた半導体装置、又はダイシングされる前のウェハ（半導体装置が作りつけられたウェハ）上に積層することができる。上記の半導体装置２も同様である。   In the circuit board 100 having such a configuration, since the semiconductor device 2 having a high mounting density is provided, the circuit board 100 is reduced in size and weight, and the wiring connection is highly reliable. . The semiconductor device 1 is not only laminated with the semiconductor devices 1 or different types of semiconductor devices 3, but also a silicon substrate, a polyimide substrate, a diced semiconductor device, or a wafer before dicing (a semiconductor device is built in). On a wafer). The same applies to the semiconductor device 2 described above.

〔電子機器〕
本発明の実施形態による半導体装置を有する電子機器として、図１４にはノート型パーソナルコンピュータ２００、図１５には携帯電話３００が示されている。上記の半導体装置２又は回路基板１００は、パーソナルコンピュータ２００又は携帯電話３００の内部に設けられる。かかる構成のパーソナルコンピュータ２００及び携帯電話３００にあっても、実装密度が高い半導体装置２を備えていることから、小型化、軽量化が図られたものとなり、また配線接続の信頼性も高いものとなる。 〔Electronics〕
As an electronic apparatus having a semiconductor device according to an embodiment of the present invention, a notebook personal computer 200 is shown in FIG. 14, and a mobile phone 300 is shown in FIG. The semiconductor device 2 or the circuit board 100 is provided inside the personal computer 200 or the mobile phone 300. Even in the personal computer 200 and the cellular phone 300 having such a configuration, the semiconductor device 2 having a high mounting density is provided, so that the size and the weight are reduced, and the wiring connection is highly reliable. It becomes.

尚、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。   The electronic device is not limited to the above-described notebook computer and mobile phone, and can be applied to various electronic devices. For example, LCD projectors, multimedia-compatible personal computers (PCs) and engineering workstations (EWS), pagers, word processors, TVs, viewfinder type or monitor direct view type video tape recorders, electronic notebooks, electronic desk calculators, car navigation systems The present invention can be applied to electronic devices such as a device, a POS terminal, and a device provided with a touch panel.

以上本発明の実施形態について説明したが、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であり、実施形態で挙げた具体的な材料や層構成等はほんの一例に過ぎず、適宜変更が可能である。例えば、上述した実施形態では、接続電極２８上にハンダ３０（鉛フリーハンダ）を形成して接続電極を接続する場合を例に挙げて説明したが、スズ・銀、更には金属ペーストや溶融ペースト等を用いても良い。   Although the embodiments of the present invention have been described above, the technical scope of the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. The specific materials, layer configurations, and the like mentioned in the above are only examples, and can be changed as appropriate. For example, in the above-described embodiment, the case where the connection electrode is connected by forming the solder 30 (lead-free solder) on the connection electrode 28 has been described as an example. However, tin / silver, metal paste, or molten paste is used. Etc. may be used.

本発明の一実施形態による半導体装置の要部を示す断面図である。It is sectional drawing which shows the principal part of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による突起物の研磨方法を説明するための斜視図である。It is a perspective view for demonstrating the grinding | polishing method of the protrusion by one Embodiment of this invention. 半導体ウェハＷの一例を示す底面図である。2 is a bottom view showing an example of a semiconductor wafer W. FIG. 研磨時及び研磨後における接続電極２８の先端部の様子を示す断面図である。It is sectional drawing which shows the mode of the front-end | tip part of the connection electrode 28 at the time of grinding | polishing and after grinding | polishing. 本発明の一実施形態による半導体装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the semiconductor device by one Embodiment of this invention. 本発明の一実施形態による半導体装置の製造方法を示す工程図である。It is process drawing which shows the manufacturing method of the semiconductor device by one Embodiment of this invention. 半導体装置１を積層して３次元実装した半導体装置２を示す断面図である。1 is a cross-sectional view showing a semiconductor device 2 in which semiconductor devices 1 are stacked and three-dimensionally mounted. 本発明の一実施形態による回路基板の概略構成を示す斜視図である。1 is a perspective view showing a schematic configuration of a circuit board according to an embodiment of the present invention. 本発明の実施形態による電子機器の一例を示す図である。It is a figure which shows an example of the electronic device by embodiment of this invention. 本発明の実施形態による電子機器の他の例を示す図である。It is a figure which shows the other example of the electronic device by embodiment of this invention.

符号の説明Explanation of symbols

１……半導体装置
２……半導体装置
１０……基板（半導体基板）
２２……絶縁膜
２８……接続電極（突起物、貫通電極）
４０……治具
４２……凹部
４４……研磨材
１００……回路基板
２００……パーソナルコンピュータ（電子機器）
３００……携帯電話（電子機器）
Ｈ４……貫通孔
Ｗ……半導体ウェハ（物体）
1 ... Semiconductor device 2 ... Semiconductor device 10 ... Substrate (semiconductor substrate)
22 …… Insulating film 28 …… Connection electrode (projection, through electrode)
40 …… Jig 42 …… Concavity 44 …… Abrasive material 100 …… Circuit board 200 …… Personal computer (electronic equipment)
300 …… Mobile phone (electronic equipment)
H4 …… Through hole W …… Semiconductor wafer (object)

Claims (11)

物体に形成された突起物を研磨する突起物の研磨方法であって、
前記突起物に対応して凹部が形成された治具の当該凹部に前記突起物を嵌合させて、前記物体と前記治具とを相対的に移動させながら前記突起物の先端部を平面的に研磨すると同時に前記突起物の側面を研磨することを特徴とする突起物の研磨方法。 A method of polishing a protrusion for polishing a protrusion formed on an object,
By fitting the projection into the recess of the jig in which the recess is formed corresponding to the projection, and moving the object and the jig relatively, the tip of the projection is planar. A method for polishing projections, comprising polishing the side surfaces of the projections simultaneously with polishing. 前記物体と前記治具との相対的な移動は、前記突起物の側面が前記凹部の内壁に沿うように行われることを特徴とする請求項１記載の突起物の研磨方法。   2. The projection polishing method according to claim 1, wherein the relative movement between the object and the jig is performed such that a side surface of the projection is along an inner wall of the recess. 前記物体と前記治具との相対的な移動は、前記治具及び前記物体の何れか一方を所定の回転半径をもって揺動させるように行われることを特徴とする請求項２記載の突起物の研磨方法。   3. The protrusion according to claim 2, wherein the relative movement between the object and the jig is performed so as to swing one of the jig and the object with a predetermined rotation radius. Polishing method. 前記突起物の研磨は、前記突起物が前記治具の前記凹部に嵌合するよう前記治具上に前記物体を配置し、前記物体上に荷重を掛けつつ行うことを特徴とする請求項１から請求項３の何れか一項に記載の突起物の研磨方法。   2. The polishing of the protrusion is performed by placing the object on the jig so that the protrusion fits into the concave portion of the jig and applying a load on the object. The method for polishing a projection according to claim 3. 前記突起物の研磨は、前記凹部に研磨用の研磨材を供給しつつ行うことを特徴とする請求項１から請求項４の何れか一項に記載の突起物の研磨方法。   The method for polishing a projection according to any one of claims 1 to 4, wherein the polishing of the projection is performed while supplying a polishing material to the recess. 前記治具に形成された前記凹部の内壁は、粗面にされていることを特徴とする請求項１から請求項４の何れか一項に記載の突起物の研磨方法。   The method for polishing a projection according to any one of claims 1 to 4, wherein an inner wall of the recess formed in the jig is roughened. 貫通孔が形成された半導体基板と、前記貫通孔の内側に形成された絶縁膜と、前記貫通孔内にて前記絶縁膜の内側に形成された貫通電極とを備える半導体装置の製造方法であって、
前記貫通電極に対応して凹部が形成された治具の当該凹部に前記貫通電極を嵌合させて、前記半導体基板と前記治具とを相対的に移動させながら前記貫通電極の先端部を平面的に研磨すると同時に前記貫通電極の側面を研磨する研磨工程を含むことを特徴とする半導体装置の製造方法。 A method for manufacturing a semiconductor device, comprising: a semiconductor substrate having a through hole formed therein; an insulating film formed inside the through hole; and a through electrode formed inside the insulating film in the through hole. And
The tip of the through electrode is flattened while the through electrode is fitted into the concave portion of the jig in which the concave portion is formed corresponding to the through electrode, and the semiconductor substrate and the jig are relatively moved. A method for manufacturing a semiconductor device, comprising: a polishing step of polishing the side surface of the through electrode simultaneously with the polishing. 前記研磨工程は、前記治具及び前記半導体基板の何れか一方を所定の回転半径をもって揺動させて、前記貫通電極の側面を前記凹部の内壁に沿わせることで前記貫通電極の先端部を平面的に研磨すると同時に前記貫通電極の側面を研磨することを特徴とする請求項７記載の半導体装置の製造方法。   In the polishing step, one of the jig and the semiconductor substrate is swung with a predetermined radius of rotation, and the side surface of the through electrode is made to follow the inner wall of the recess, thereby flattening the tip of the through electrode. 8. The method of manufacturing a semiconductor device according to claim 7, wherein the side surface of the through electrode is polished simultaneously with the polishing. 請求項７又は請求項８記載の半導体装置の製造方法を用いて製造されたことを特徴とする半導体装置。   A semiconductor device manufactured by using the method for manufacturing a semiconductor device according to claim 7. 請求項９記載の半導体装置を備えたことを特徴とする回路基板。   A circuit board comprising the semiconductor device according to claim 9. 請求項９記載の半導体装置を備えたことを特徴とする電子機器。
An electronic apparatus comprising the semiconductor device according to claim 9.
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CN103317414A (en) * 2013-06-28 2013-09-25 林全忠 Grinding device and grinding method for oil scraping rings

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