JP4165256B2 - Semiconductor device manufacturing method, semiconductor device, and electronic apparatus - Google Patents

Semiconductor device manufacturing method, semiconductor device, and electronic apparatus Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device manufacturing method which is capable of manufacturing a semiconductor device which is three-dimensionally, highly integrated through simple manufacturing processes, to provide the semiconductor device, and to provide an electronic apparatus equipped with the same. <P>SOLUTION: A substrate 10 is provided with an active surface where an electronic circuit is formed, and a stress relaxation layer 26 and a reallocated wiring layer 32 are formed on the active surface side. The substrate 10 is formed as thin as 50 &mu;m or so, and a connection terminal 24 connecting the active surface and rear surface of the substrate 10 together is provided. Semiconductor chips 60 which are each formed as thin as 50 &mu;m or so and provided with a through electrode 54 are stacked up on the rear side of the substrate 10. The semiconductor chips 60 are stacked up while the substrate 10 is kept in a wafer state. <P>COPYRIGHT: (C)2004,JPO&amp;NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体装置、並びに当該半導体装置を備える電子機器に関する。
【０００２】
【従来の技術】
現在、携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）等の携帯性を有する電子機器、センサ、マイクロマシン、及びプリンタのヘッド等の機器の小型・軽量化を図るため、その内部に設けられる半導体チップ等の各種の電子部品を小型化する研究・開発が盛んに行われている。
【０００３】
電子部品の小型化を図るための技術として、Ｗ−ＣＳＰ（Wafer level Chip Scale Package）技術が有望視されている。Ｗ−ＣＳＰ技術とはウェハの状態において一括して再配置配線（再配線）及び樹脂封止を行なってから個々の半導体チップに分離する技術である。この技術を用いて製造される半導体チップの面積はウェハ状態にある個々のチップとほぼ同一の面積であり、半導体チップの平面的な大きさを極めて低減することができる。
【０００４】
また、更なる高集積化のために、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップを積層し、各半導体チップ間の電気的接続をとることで、半導体チップの高密度実装を図る三次元実装技術も案出されている。三次元実装技術を用いて製造された電子部品は、電子チップが三次元的に積層された構造を有するため、電子部品の体積を低減することができる。従来の三次元実装技術では、ガラスエポキシ又はフレキシブルテープ等の基板上に半導体チップを積層することで三次元実装構造を有する電子部品を製造していた。尚、従来の三次元実装技術の詳細については、例えば以下の特許文献１を参照されたい。
【０００５】
【特許文献１】
特開２００１−５３２１８号公報
【０００６】
【発明が解決しようとする課題】
ところで、上述した従来の三次元実装技術においては、ガラスエポキシ又はフレキシブルテープ等の基板上に半導体チップを積層しているため、半導体チップを製造する工程と、製造された半導体チップを積層してパッケージ化する工程とが全く別工程になり、三次元実装構造を有する電子部品を製造する際の工程数が増加してしまう。工程数が増加すると、高コスト化及び歩留まりの低下が引き起こされるという問題がある。
【０００７】
また、従来の三次元実装技術では半導体チップをガラスエポキシ等の厚みのある基板上に積層していたため、基板の厚みの分だけ製造された電子部品の高さが高くなり、さほど高集積化が望めないという問題がある。近年の更なる高集積化の要求に応えるためには、平面的な高集積化のみならず高さ方向についても更なる高集積化を実現する必要がある。
【０００８】
本発明は上記事情に鑑みてなされたものであり、簡略な製造プロセスで平面内と高さ方向とに高集積化された半導体装置を製造することができる半導体装置の製造方法及び半導体装置並びに当該半導体装置を備える電子機器を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、電子回路が形成された能動面を有する基板の当該能動面側に、前記電子回路の外部電極となる接続部を埋め込み形成する第１工程と、前記基板の裏面に処理を施して前記基板を薄板化し、前記接続部の一部を突出させる第２工程と、貫通電極が形成された半導体チップを一つ又は複数前記基板の裏面側に積層し、当該貫通電極と前記基板の裏面側に突出した前記接続部とを電気的に接続する第３工程と、前記基板上に積層された前記半導体チップを封止した後、前記基板を切断して個々の半導体装置に分離する第４工程とを含み、前記第２工程の前に、前記基板の前記能動面側に応力緩和層を形成する第５工程と、前記応力緩和層上に前記接続部と電気的に接続される再配置配線を形成する第６工程とを含むことを特徴としている。
この発明によれば、基板に外部電極となる接続部を形成し、基板状態のままで基板を薄板化して基板の裏面に接続部を突出させ、基板状態のままで接続部が突出した基板の裏面側に貫通電極が形成された半導体チップを積層し、基板状態のままで積層された半導体チップを封止しし、基板を切断して個々の半導体装置に分離しているため、製造工程を簡略化することができる。また、基板の能動面側に接続部と電気的に接続される再配置配線を形成しているため、接続部のピッチ及び配列変換を行うことができ、半導体装置が搭載される基板の配線レイアウトに応じた柔軟な設計を行うことができる。
また、本発明の半導体装置の製造方法は、前記第４工程において、前記半導体チップを封止した後であって前記基板を切断する前に、前記応力緩和層上に形成された前記再配置配線の一部に、第２の外部電極となる第２接続部を形成する第７工程を含むことを特徴としている。
この発明によれば、接続部と電気的に接続される再配置配線の一部に第２接続部を形成しているため、接続部のピッチ及び配列変換を行うことができ、半導体装置が搭載される基板の配線レイアウトに応じた柔軟な設計を行うことができるとともに、基板の配線レイアウトも柔軟に設計することができる。
また、本発明の半導体装置の製造方法は、前記第４工程が、前記基板上の異なる位置に積層された複数の半導体チップを一括して封止する工程を含むことを特徴としている。
この発明によれば、基板上の異なる位置に積層された複数の半導体チップを一括して封止しているため、封止に要する時間を短縮することができ製造効率を向上させることができる。
また、本発明の半導体装置の製造方法は、前記第２工程を行う前に前記基板の能動面側に前記基板を支持する支持部材を取り付ける第８工程と、前記第４工程における封止後に前記第８工程で取り付けた支持部材を取り外す第９工程とを含むことを特徴としている。
この発明によれば、第２工程による基板の薄板化を行う前に基板を支持する支持部材を取り付け、第４工程による半導体チップの封止を行った後で支持部材を取り外すようにしているため、基板が薄板化されても基板の強度を保つことができ、基板の反り又は割れを引き起こすことがない。また、薄板化された基板の強度を保つことができるため、基板を容易に取り扱うことができ製造効率を向上させることができる。
また、本発明の半導体装置の製造方法は、前記第２工程と前記第３工程との間に前記基板の裏面に位置合わせ用マークを形成する第１０工程を含み、前記第３工程は、前記位置合わせ用マークを用いて前記基板に対する前記半導体チップの位置合わせを行ってから、前記基板上に前記半導体チップを積層することを特徴としている。
この発明によれば、基板の裏面に位置合わせ用のマークを形成し、このマークを用いて基板に対する半導体チップの位置合わせを行ってから基板上に半導体チップを積層しているため、半導体チップをその積層すべき位置に精確に配置することができる。複数の半導体チップを積層する場合でも、各々の半導体チップはマークを基準として位置合わせが行われるため、各半導体チップを精確に位置合わせる上で極めて好適である。
本発明の半導体装置は、電子回路が形成された能動面と、当該能動面側及び裏面側に突出しており前記電子回路の外部電極となる接続部と、前記能動面側に形成された応力緩和層と、当該応力緩和層上に形成されて前記接続部と電気的に接続された再配置配線と、前記応力緩和層上であって、前記再配置配線の一部に形成された前記電子回路の第２の外部電極となる第２接続部とを有する第１半導体チップと、前記第１半導体チップの前記裏面側に突出した前記接続部と電気的に接続された貫通電極を有し、前記第１半導体チップに積層された第２半導体チップとを備えることを特徴としている。
この発明によれば、能動面側及び裏面側に共に接続部が突出するほど薄板化された第１半導体チップ上に、貫通電極を備えるほど薄板化された第２半導体チップを積層しているため、高さをさほど高くすることなく高集積化することができる。また、接続部と電気的に接続される再配置配線の一部に第２接続部が形成されているため、接続部のピッチ及び配列変換を行うことができ、半導体装置が搭載される基板の配線レイアウトに応じた柔軟な設計を行うことができるとともに、基板の配線レイアウトも柔軟に設計することができる。
また、本発明の半導体装置は、前記第２半導体チップが、前記第１半導体チップの平面寸法と同一寸法を有する樹脂で封止されていることを特徴としている。
また、本発明の半導体装置は、前記第２半導体チップに形成された貫通電極と電気的に接続された貫通電極を有し、前記第２半導体チップに積層された、前記第２半導体チップとは異なる第３半導体チップを備えることを特徴としている。
また、本発明の半導体装置は、前記第２半導体チップ及び前記第３半導体チップは、前記第１半導体チップの平面寸法と同一寸法を有する樹脂で封止されていることを特徴としている。
更に、本発明の電子機器は、上記の何れかに記載の半導体装置を有することを特徴としている。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態による半導体装置の製造方法、半導体装置、及び電子機器について詳細に説明する。本実施形態の半導体装置の製造方法は、概説すると薄板化したウェハ（基板）上に個々の半導体チップを積層する点を特徴とするものであり、全体の製造工程は半導体チップが積層させる基板を処理する第１処理工程と、積層する半導体チップを製造する第２処理と、基板上にチップを積層する第３処理とに大別される。これらの工程は順次行われても良く、第１処理工程と第２処理工程とを並列して行っても良い。製造効率の観点からは、予め第２処理工程により半導体チップを形成しておき、第１処理工程が終了した後に第３処理工程を行うことが好ましい。以下、これらの各工程について詳細に説明する。
【００１１】
〔第１処理工程〕
図１は、本発明の一実施形態による半導体装置の製造方法において処理対象として用いられる基板（半導体基板）の上面図である。処理対処の基板１０は、例えばＳｉ（シリコン）基板であり、能動面１０ａには複数の区画領域（ショット領域）ＳＡが設定されている。各々の区画領域ＳＡ内には、トランジスタ、メモリ素子、その他の電子素子並びに電気配線及び電極パッド１６（図３参照）等からなる電子回路が形成されている。一方、基板１０の裏面１０ｂ（図２参照）にはこれらの電子回路は形成されていない。
【００１２】
図２は、本発明の一実施形態による半導体装置の製造方法において応力緩和層２６及び接続端子２４を形成する工程を示す工程図である。また、図３〜図６は、本発明の一実施形態による半導体装置の製造方法により処理される基板１０の表面部分の詳細を示す断面図である。図２（ａ）は、図１中においてＡ−Ａ線を付した箇所の概略断面図である。尚、基板１０の厚みは、例えば５００μｍ程度である。
【００１３】
ここで、基板１０の能動面１０ａ側の構成について詳細に説明する。図３（ａ）は、図２（ａ）中の符号Ｂを付して示した箇所の拡大図である。図３（ａ）に示す通り、基板１０上には基板１０の基本的な材料であるＳｉの酸化膜（ＳｉＯ２）からなる絶縁膜１２及び硼燐珪酸ガラス（ＢＰＳＧ）からなる層間絶縁膜１４が順に形成されている。
【００１４】
また、層間絶縁膜１４上の一部には、図示しない箇所で基板１０の能動面１０ａに形成された電子回路と電気的に接続された電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成したものである。尚、電極パッド１６の下方には電子回路が形成されていない点に注意されたい。
【００１５】
電極パッド１６は、例えばスパッタリングにより第１層１６ａ〜第４層１６ｄからなる積層構造を層間絶縁膜１４上の全面に形成し、レジスト等を用いて所定の形状（例えば、円形形状）にパターニングすることにより形成される。尚、本実施形態では、電極パッド１６が上記の積層構造により形成されている場合を例に挙げて説明するが、電極パッド１６がＡｌのみで形成されていても良いが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド１６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更しても良い。
【００１６】
また、上記層間絶縁膜１４上には電極パッド１６の一部を覆うように、パッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ２（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成され、又はＳｉＮ上にＳｉＯ２を積層した構成、あるいはその逆であることが好ましい。また、パッシベーション膜１８の膜厚は２μｍ程度以上であって６μｍ程度以下であることが好ましい。
【００１７】
パッシベーション膜１８の膜厚を２μｍ程度以上とするのは、上記の選択比を確保する上で必要であるからである。また、パッシベーション膜１８の膜厚を６μｍ以下とするのは、後述する工程で電極パッド１６上に形成する接続端子２４（図６（ｂ）参照）と電極パッド１６とを電気的に接続するときに、電極パッド１６上のパッシベーション膜１８をエッチングする必要があり、膜厚が厚すぎると製造工程を低下させる虞があるからである。
【００１８】
以上の構成の基板１０に対して、まず図２（ｂ）に示す通り、基板１０の能動面１０ａに孔部Ｈ３を形成する工程が行われる。図２（ｂ）は、基板１０に孔部Ｈ３を形成した状態を示す断面図である。この孔部Ｈ３は、基板１０の能動面１０ａ側に形成された電子回路の外部端子となる接続部としての接続端子２４を、その一部が基板１０内に埋め込まれた形状に形成するためのものである。この孔部Ｈ３は図３（ａ）に示す電極パッド１６の位置に電極パッド１６を貫通するように形成される。ここで、孔部Ｈ３を形成する工程を図３〜図５を参照して詳細に説明する。
【００１９】
まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。尚、このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００２０】
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。尚、レジストの形状は、電極パッド１６の開口形状及び基板１０に形成する孔の断面形状に応じて設定される。レジストのパターニングが終了すると、ポストベークを行った後で、図３（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する。図３（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００２１】
尚、パッシベーション膜１８のエッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、パッシベーション膜１８のエッチングとしてウェットエッチングを適用してもよい。パッシベーション膜１８に形成される開口部Ｈ１の断面形状は、後述する工程で形成される電極パッド１６の開口形状及び基板１０に形成される孔の断面形状に応じて設定され、その径は電極パッド１６に形成される開口の径及び基板１０に形成される孔の径と同程度、例えば５０μｍ程度に設定される。
【００２２】
以上の工程が終了すると、開口部Ｈ１を形成したパッシベーション膜１８上のレジストをマスクとして、ドライエッチングにより電極パッド１６を開口する。図３（ｃ）は、電極パッド１６を開口して開口部Ｈ２を形成した状態を示す断面図である。尚、図３（ａ）〜図３（ｃ）の図中においてレジストは省略してある。図３（ｃ）に示すように、パッシベーション膜１８に形成された開口部Ｈ１の径と電極パッド１６に形成された開口部Ｈ２の径は同程度となる。尚、ドライエッチングとしてはＲＩＥを用いることができる。
【００２３】
更に、以上の工程で使用したレジストをマスクとして、次に層間絶縁膜１４及び絶縁膜１２をエッチングして、図４（ａ）に示すように基板１０を露出させる。図４（ａ）は、層間絶縁膜１４及び絶縁膜１２をエッチングして、基板１０の一部を露出させた状態を示す断面図である。この後、開口マスクとして使用してきたパッシベーション膜１８上に形成したレジストを、剥離液或いはアッシング等により剥離する。
【００２４】
尚、上記プロセスにおいては、同一のレジストマスクを用いてエッチングを繰り返したが、各エッチング工程終了後、レジストをパターニングし直しても勿論良い。また、電極パッド１６に形成された開口部Ｈ２を開口した後レジストを剥離し、電極パッド１６の最表面のＴｉＮをマスクにして、層間絶縁膜１４及び絶縁膜１２をエッチングし、図４（ａ）に示すように基板１０を露出せしめることも可能である。更に付け加えるならば、各エッチング時の選択比を考慮して、レジストを厚膜化しておくことが必要である。
【００２５】
以上の工程が終了すると、パッシベーション膜１８をマスクとして、ドライエッチングにより、図４（ｂ）に示すように基板１０を穿孔する。尚、ここでは、ドライエッチングとしてＲＩＥのほかにＩＣＰ（Inductively Coupled Plasma）を用いることができる。図４（ｂ）は、基板１０を穿孔して、孔部Ｈ３を形成した状態を示す断面図である。
【００２６】
図４（ｂ）に示す通り、パッシベーション膜１８をマスクとして基板１０を穿孔しているため、基板１０に形成される孔部Ｈ３の径はパッシベーション膜１８に形成された開口部Ｈ１の径と同程度となる。その結果、パッシベーション膜１８に形成された開口部Ｈ１の径、電極パッド１６に形成された開口部Ｈ２の径、及び基板１０に形成された孔部Ｈ３の径は、ほぼ同一になる。尚、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。
【００２７】
また、図４（ｂ）に示したように、基板１０に孔部Ｈ３を形成すると、ドライエッチングによりパッシベーション膜１８の一部がエッチングされ、その膜厚が薄くなっていることが分かる。ここで、孔部Ｈ３を形成するときに、エッチングによりパッシベーション膜１８が除去されて、電極パッド１６又は層間絶縁膜１４が露出した状態になると、後工程を進める上で、又は、半導体装置としての信頼性を確保する上で好ましくない。このため、図３（ａ）に示した状態において、パッシベーション膜１８の膜厚が２μｍ以上に設定される。
【００２８】
以上の工程が終了すると、次に、パッシベーション膜１８上並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成する。図５（ａ）は、電極パッド１６の上方並びに孔部Ｈ３の内壁及び底面に絶縁膜２０を形成した状態を示す断面図である。この絶縁膜２０は、電流リークの発生、酸素及び水分等による基板１０の浸食等を防止するために設けられ、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ２Ｈ５）４：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、及び、オゾンＣＶＤを用いて形成したＴＥＯＳ、即ちＯ３−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。尚、絶縁膜２０の厚みは、例えば１μｍである。
【００２９】
続いて、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。或いは、ドライフィルムレジストを用いても良い。尚、このレジストは、電極パッド１６の一部の上方を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００３０】
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、電極パッド１６の上方以外の部分並びに孔部Ｈ３及びその周辺部のみにレジストが残された形状、例えば孔部Ｈ３を中心とした円環形状にレジストをパターニングする。レジストのパターニングが終了すると、ポストベークを行った後で、エッチングにより電極パッド１６の一部を覆う絶縁膜２０及びパッシベーション膜１８を除去し、電極パッド１６の一部を開口する。尚、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。尚、このとき、電極パッド１６を構成する第４層１６ｄも併せて除去する。
【００３１】
図５（ｂ）は、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１８の一部を除去した状態を示す断面図である。図５（ｂ）に示すように、電極パッド１６の上方は開口部Ｈ４となり、電極パッド１６の一部が露出した状態となる。この開口部Ｈ４によって、後の工程で形成される接続端子（電極部）２４と電極パッド１６とを接続することができる。従って、開口部Ｈ４は孔部Ｈ３が形成された部位以外の部位に形成されていればよい。また、隣接していても良い。
【００３２】
本実施形態では、電極パッド１６のほぼ中央に孔部Ｈ３（開口部Ｈ１）を形成する場合を例に挙げている。よって、開口部Ｈ４は、この孔部Ｈ３を取り囲むように、つまり電極パッド１６の露出面積を大きくすることが電極パッド１６と、後に形成される接続端子との接続抵抗を小さくする上で好ましい。また、孔部Ｈ３の形成場所は電極パッドのほぼ中央でなくても良く、複数の孔が形成されていても良い。尚、電極パッド１６を覆う絶縁膜２０及びパッシベーション膜１８の一部を除去して、電極パッド１６の一部を露出させると、除去する際に用いたレジストを剥離液により剥離する。
【００３３】
以上説明した工程を経て図２（ｂ）に示す孔部Ｈ３が形成される。基板１０に孔部Ｈ３を形成すると、次に基板１０の能動面１０ａ全面に感光性ポリイミドを塗布してプリベークを行った後で、所定のパターンが形成されたマスクを用いて感光性ポリイミドに対して露光処理及び現像処理を行い、感光性ポリイミドを所定形状にパターニングする。その後、ポストベークを行って応力緩和層２６を形成する（第５工程）。この応力緩和層２６は、基板１０を含む半導体チップの熱膨張係数と半導体チップが搭載される基板等との熱膨張係数との差によって生ずる応力を緩和するために設けられる。
【００３４】
以上の工程が終了すると、図２（ｄ）に示す通り、応力緩和層２６が形成された基板１０に下地膜２２を形成する工程が行われる。図２（ｄ）は、基板１０上に応力緩和層２６を形成した状態を示す断面図である。ここで、下地膜２２は基板１０の上面全面に形成されるため、図５（ｂ）に示す電極パッド１６の露出部並びに孔部Ｈ３の内壁及び底部にも下地膜２２が形成される。ここで、下地膜２２は、バリア層及びシード層からなり、まずバリア層を形成した後で、バリア層上にシード層を形成することで成膜される。バリア層は、例えばＴｉＷから形成され、シード層はＣｕから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Physical Vapor Deposition）法いて形成される。
【００３５】
図６（ａ）は、孔部Ｈ３内に下地膜２２を形成した状態を示す断面図である。図６（ａ）に示すように、下地膜２２は、電極パッド１６と絶縁膜２０との段差ＳＴを十分にカバーして、電極パッド１６上と絶縁膜２０上（孔部Ｈ３の内部を含む）に連続的に形成される。尚、下地膜２２を構成するバリア層の膜厚は、例えば１００ｎｍ程度であり、シード層の膜厚は、例えば数百ｎｍ程度である。このように、本実施形態では後述する接続端子２４と再配置配線３２とを形成する上で必要となる下地膜２２が一度の工程で基板１０上に形成されるため、製造プロセスを簡略化することができる。
【００３６】
下地膜２２の形成が終了すると、基板１０の能動面１０ａ上にメッキレジストを塗布し、接続端子２４を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン２８を形成する。図２（ｅ）はメッキレジストパターンを形成した状態を示す断面図である。その後、Ｃｕ電解メッキを行って、図２（ｆ）に示す通り基板１０の孔部Ｈ３及びメッキレジストパターン２８の開口部にＣｕ（銅）を埋め込み、接続部としての接続端子２４を形成する（第１工程）。図２（ｆ）は、Ｃｕ電解メッキを行って接続端子２４を形成した状態を示す断面図である。
【００３７】
接続端子２４が形成されると、図２（ｇ）に示す通り、基板１０上に形成されているメッキレジストパターン２８を剥離する。図２（ｇ）は、接続端子２４を形成した後にメッキレジストパターン２８を剥離した状態を示す断面図である。また、図６（ｂ）は、形成された接続端子２４の構成の詳細を示す断面図である。図２（ｇ）に示す通り、接続端子２４は基板１０の能動面１０ａに突出した突起状の形状であるとともに、その一部が基板１０内に埋め込まれた形状である。また、図６（ｂ）に示す通り、符号Ｃを付した箇所において、接続端子２４は電極パッド１６と電気的に接続されている。
【００３８】
基板１０の能動面１０ａ側に応力緩和層２６及び接続端子２４を形成すると、次に、基板１０の能動面１０ａ側に再配置配線を形成する工程が行われる。図７は、本発明の一実施形態による半導体装置の製造方法において再配置配線３２を形成する工程を示す工程図である。この工程においては、まず、基板１０上の全面、即ち接続端子２４及び下地膜２２上にメッキレジストを塗布し、再配置配線３２を形成する部分のみが開口した状態にパターニングして、図７（ａ）に示す通り再配置メッキレジストパターン３０を形成する。その後、Ｃｕ電解メッキを行って図７（ｂ）に示す通り下地膜２２を介して応力緩和層２６上に再配置配線を形成する（第６工程）。図７（ｂ）は再配置配線３２を形成した状態を示す断面図である。この再配置配線３２は応力緩和層２６上のみに形成される訳ではなく、応力緩和層２６から接続端子２４の形成位置まで延在した形状に形成され、接続端子２４と電気的に接続される。
【００３９】
再配置配線３２を形成すると、基板１０上に形成されている再配置メッキレジストパターン３０を剥離する。その後、再配置配線３２を含めて基板１０の能動面１０ａ側全体をエッチングすることで、シード層をエッチバックする。ここで、再配置配線３２の膜厚はシード層の膜厚よりも２０倍程度厚いため、エッチバックにより再配置配線３２が完全にエッチングされることはない。
【００４０】
次に、Ｃｕ（銅）からなる再配置配線３２はＲＩＥによりエッチングされないため、いわば再配置配線３２をマスクとしてＲＩＥを用いてシード層をエッチングする。これにより、再配置配線３２の直下にあるバリア層のみが残り、不要部のバリア層がエッチングされる。尚、ウェットエッチングによりバリア層及びシード層をエッチングする場合には、再配置配線３２を形成するＣｕ（銅）の耐性があるエッチング液を用いる必要がある。
【００４１】
ここで、下地膜２２の不要部とは、例えば接続端子２４と再配置配線３２とが形成されている部分以外の部分、即ち下地膜２２が露出している部分である。以上のように、本実施形態では接続端子２４と再配置配線３２との各々を形成する上で必要となる下地膜２２のエッチングが一度の工程で行われるため、製造プロセスを簡略化することができる。
【００４２】
図７（ｃ）は、再配置配線３２を形成して下地膜２２の不要部をエッチングした状態を示す断面図である。図７（ｃ）に示した例では、再配置配線３２間における下地膜２２がエッチングされていることが分かる。図８は、本発明の一実施形態において再配置配線３２が形成された基板１０の上面図である。尚、図８においては、基板１０の能動面１０ａに設定された複数の区画領域ＳＡの内の１つのみを図示している。図８に示す通り、ショット領域の対向する一対の辺に沿って接続端子２４が配列されて形成されており、各々の接続端子２４に一端が接続された状態で再配置配線３２が形成されている。また、再配置配線３２各々の他端はパッド３４が形成されている。
【００４３】
以上の工程が完了すると、基板１０の裏面１０ｂをエッチングして基板１０の厚みを減ずる工程が行われる。図９は、基板１０の裏面をエッチングして基板１０の厚みを減する工程を示す工程図である。本実施形態では、基板１０の厚みを５０μｍ程度に減じているが、この程度まで基板１０の厚みを減ずると基板１０の強度が低下して反りが生じたり又は基板１０が破損することがある。このため、基板１０の厚みを減じても基板１０の強度を保つため基板１０の能動面１０ａ側（再配置配線３２が形成された側）に支持部材を取り付けてある。
【００４４】
図９（ａ）は、基板１０の能動面側に支持部材を取り付けた状態を示す断面図である。本実施形態においては、支持部材として粘着樹脂４０と平坦なガラス基板４２とを用いている。粘着樹脂４０は基板１０の能動面側１０ａに形成された接続端子２４、応力緩和層２６、及び再配置配線３２等の凹凸を吸収するためのものであり、熱硬化性樹脂又はＵＶ（紫外線）硬化樹脂等の硬化性樹脂を用いることが好ましい。また、ガラス基板４２は基板１０の強度を保つとともに、薄板化した基板１０の裏面に対する処理を行う上で取り扱いを容易にするためのものである。尚、基板１０は、後工程における処理で基板１０の割れが生じない程度に強度が高く、両面の平坦性が高いものを用いることが好ましい。
【００４５】
基板１０の能動面１０ａ側に粘着樹脂４０及びガラス基板４２を取り付けるには、まず液状の粘着樹脂４０をスピンコート等の塗布方法を用いて基板１０の能動面１０ａ側に塗布する。次に、塗布した粘着樹脂４０に対して加熱又はＵＶ照射を行って粘着樹脂４０を硬化させる。粘着樹脂４０の硬化後、粘着樹脂４０上に接着剤を塗布してガラス基板４２を粘着樹脂４０に接着する（第８工程）。
【００４６】
粘着樹脂４０及びガラス基板４２の取り付けが完了すると、基板１０の裏面１０ｂに処理を行って基板１０を薄板化し、基板１０内に埋め込み形成された接続端子２４を吐出させる工程が行われる（第２工程）。基板１０を薄板化するために基板１０の裏面１０ｂに対して行う処理方法は、裏面研磨又は裏面エッチングを用いることができるが、ここではエッチングにより基板１０を薄板化する方法を例に挙げて説明する。
【００４７】
基板１０の裏面１０ｂのエッチングは、基板１０の厚みが５０μｍ程度となり接続端子２４の基板１０の裏面１０ｂからの突出量が所定量（例えば、２０μｍ程度）になるまで行う。本実施形態では一度のエッチング処理でエッチング処理を完了するのではなく、異なるエッチング処理を２度行っている。これは、エッチングに要する時間を短縮して効率化を図るとともに、基板１０の厚み及び接続端子２４の突出量を精確に制御するためである。
【００４８】
本実施形態では、最初に行うエッチング（第１エッチング工程）において、基板１０を例えば四百数十μｍエッチングして、基板１０の厚みが接続端子２４の埋め込み深さよりも僅かに厚く、接続端子２４が基板１０の裏面から露出していない状態にする。図９（ｂ）は、基板１０に対して第１エッチング工程を行った状態を示す断面図である。そして、次に行うエッチング（第２エッチング工程）において、接続端子２４を基板１０の裏面から突出させ、基板１０の厚みが５０μｍ程度であり、接続端子２４の基板１０の裏面からの突出量が２０μｍ程度である状態にする。図９（ｃ）は、基板１０に対して第２エッチング工程を行った状態を示す断面図である。
【００４９】
上記の第１エッチング工程では、エッチング量が多いため、効率化の観点からエッチング率（レート）を高く設定する必要がある。次に行うエッチング（第２エッチング工程）においては、基板１０の厚み及び接続端子２４の突出量を精確に制御するため、第１エッチング工程でのエッチング率よりも低いエッチング率でエッチングを行う必要がある。基板１０の裏面をエッチングする場合には、第１、第２エッチング工程ともドライエッチング若しくはウェットエッチングを行っても良く、第１、第２エッチングでドライエッチングとウェットエッチングとを切り替えるようにしても良い。
【００５０】
また、第１エッチング工程でウェットエッチングを行う場合には、エッチング液として弗硝酸（ＨＦ（弗化水素）＋ＨＮＯ３（硝酸））を用いることができる。エッチング液として弗硝酸を用いる場合には、ＨＦとＨＮＯ３との体積比を１：４．５に設定し、液温２５℃に設定すると、約３７．８μｍ／ｍｉｎのエッチング率が得られる。ウェットエッチングとしては、例えばディップ方式を用いたエッチング又はスピンエッチング装置を用いたエッチングを用いることができる。スピンエッチング装置を用いる場合には枚葉処理が可能となる。
【００５１】
基板１０に対して第１、第２エッチング工程を行う際に、ウェットエッチングを行うか、又はドライエッチングを行うかは、エッチング面積を考慮した各々のエッチングレート、バッチ処理又は枚葉処理を行うことができるか否か等を考慮して、総合的に効率よくエッチングすることができるエッチング法を選択すればよい。尚、ウェットエッチングはエッチングレートがエッチング面積に左右されないが、ドライエッチングはエッチング面積によりエッチングレートが左右される。
【００５２】
第１、第２エッチング工程を行って基板１０の裏面１０ｂのエッチングが完了すると、基板１０の裏面１０ｂから接続端子２４が２０μｍ程度突出している状態となるのは前述した通りであるが、絶縁膜２０及び下地膜２２（詳細は図６参照）があるため接続端子２４そのものは露出した状態にはなっていない。このため、次工程において、基板１０の裏面から突出した状態にある絶縁膜２０及び下地膜２２を順にエッチングする工程が行われる。絶縁膜２０は酸化膜ドライエッチングでエッチングし、下地膜２２はメタルドライエッチング又はウェットエッチングによりエッチングする。図９（ｄ）は、絶縁膜２０及び下地膜２２をエッチングした状態を示す断面図である。
【００５３】
図１０は、基板１０、絶縁膜２０、及び下地膜２２をエッチングした後の接続電極２６付近の状態の詳細を示す断面図である。図１０に示すように、接続端子２４が薄板化された基板１０の裏面から突出した状態になる。接続端子２４の基板１０の能動面１０側に突出している部分及び基板１０の裏面１０ｂから突出している部分の高さは２０μｍ程度であり、基板１０の厚みは５０μｍ程度である。尚、ここでは絶縁膜２０及び下地膜２２をエッチングにより除去する場合を例に挙げて説明したが、研磨により除去することもできる。
【００５４】
基板１０の薄板化が終了すると、基板１０の裏面１０ｂに位置合わせ用マークとしてのアライメントマークＡＭを形成する工程が行われる（第１０工程）。詳細は後述するが、このアライメントマークＡＭは基板１０上に半導体チップを積層する際の基準となるマークである。図１１は、アライメントマークＡＭを形成した基板１０の裏面１０ｂを示す底面図である。
【００５５】
本実施形態においては、図１１に示す通りアライメントマークＡＭは各区画領域ＳＡ毎に２個ずつ形成される。アライメントマークＡＭは、レーザ光による焼き付け、レジストを用いたパターニング、又はインクによる描画により形成する。尚、図１１においては区画領域ＳＡを破線で図示しているが、実際には基板１０の裏面１０ｂには露出した接続端子２４のみが露出した状態となっているだけであり、薄板化した基板１０の裏面１０ｂからショット領域の位置を特定することはできない。このため、基板１０の裏面１０ｂに突出している接続端子２４の配列を検出し、この検出結果から区画領域ＳＡの配列を求めて各区画領域ＳＡ毎にアライメントマークＡＭを形成する。
【００５６】
以上で半導体チップが積層される基板１０を処理する工程が終了する。次に、基板１０に積層される半導体チップを製造する第２処理工程について説明する。
【００５７】
〔第２処理工程〕
図１２は、第１処理工程で処理を行った基板１０上に積層する半導体チップを製造する製造工程を示す図である。半導体チップは、応力緩和層２６、再配置配線３２、及びアライメントマークＡＭを形成する以外は、上述した第１処理工程とほぼ同様の工程を行って製造される。このため、以下の説明では工程順を簡単に説明し、その詳細については説明を省略する。
【００５８】
図１２（ａ）に示す基板５０は、例えばＳｉ（シリコン）基板であり、図１２に示す基板１０と同様に能動面５０ａには複数の区画領域（ショット領域）が設定されており、各々の区画領域内には、トランジスタ、メモリ素子、その他の電子素子並びに電気配線及び電極パッド等からなる電子回路が形成されている。一方、基板５０の裏面５０ｂにはこれらの電子回路は形成されていない。
【００５９】
この基板５０に対して、第１処理工程と同様に、まず電極パッドを開口して基板５０を穿孔して孔部Ｈ１０を形成する工程が行われる。図１２（ｂ）は、基板５０を穿孔して孔部Ｈ１０を形成した状態を示す断面図である。尚、電極パッドの開口及び孔部Ｈ１０の形成は、図３及び図４に示す工程と同様の工程で行われる。次に、孔部Ｈ１０の底面及び内壁を含め基板５０の能動面５０ａ側に絶縁膜、並びにバリア層及びシード層からなる下地膜を順に形成する。図１２（ｃ）は、基板５０の能動面５０ａ側に絶縁膜及び下地膜を形成した状態を示す断面図である。尚、図１２（ｃ）においては、下地膜５２のみを図示しており、絶縁膜につては図示を省略している。尚、絶縁膜及び下地層５２の形成は、図５〜図６（ａ）に示した工程と同様の工程で行われる。
【００６０】
次に、基板５０の能動面５０ａ上にメッキレジストを塗布し、接続端子５４を形成する部分のみが開口した状態にパターニングしてメッキレジストパターン５６を形成する。図１２（ｄ）はメッキレジストパターンを形成した状態を示す断面図である。その後、Ｃｕ電解メッキを行って、図１２（ｅ）に示す通り基板５０の孔部Ｈ１０及びメッキレジストパターン５６の開口部にＣｕ（銅）を埋め込み、貫通電極となる接続端子５４を形成する。図１２（ｅ）は、Ｃｕ電解メッキを行って接続端子５４を形成した状態を示す断面図である。
【００６１】
接続端子５４が形成されると、図１２（ｆ）に示す通り、基板５０上に形成されているメッキレジストパターン５６を剥離する。図１２（ｆ）は、接続端子５４を形成した後にメッキレジストパターン５６を剥離した状態を示す断面図である。次に、形成した接続端子５４上に無鉛ハンダ（Ｓｎ／Ａｇ）５８（図１２（ｆ）参照）を形成する。この無鉛ハンダ５８は、上述した第１処理工程で処理を行った基板１０に半導体チップを積層する際に、半導体チップの貫通電極としての接続端子５４と基板１０の接続端子２４とを接合するためのものである。
【００６２】
以上の工程が終了すると、基板５０の能動面５０ａ側に図９に示す粘着樹脂４０及びガラス基板４２と同様の支持部材を取り付け、図９に示す工程と同様の工程を行って基板５０の薄板化を行う。薄板化の工程を終了すると、支持部材を取り外した後でレーザ又はブレードにより基板５０を切断して、個々の半導体チップ６０に分離する。以上の工程を経て半導体チップ６０が製造される。
【００６３】
以上で基板１０に積層させる半導体チップ６０が製造される。次に、半導体チップ６０を基板１０上に積層する第３処理工程について説明する。
【００６４】
〔第３処理工程〕
第１処理工程を終えた基板１０は、図９（ｄ）に示す通り、基板１０の能動面１０ａ側に粘着樹脂４０及びガラス基板４２が取り付けられ、基板１０の裏面１０ｂにアライメントマークＡＭが形成された状態である。この基板１０に対して第２処理工程で製造された半導体チップ６０を積層するには、まず半導体チップ６０の貫通電極としての接続端子５４に形成された無鉛ハンダ５８上に接合活性剤（フラックス）を塗布する。フラックスは、半導体チップ６０を基板１０上に積層したときに、半導体チップ６０を保持することができる程度の粘度及び量が必要となる。
【００６５】
次に、基板１０の裏面１０ｂに形成されたアライメントマークＡＭの位置を検出し、この検出結果に基づいて半導体チップ６０を積層すべき位置に搬送し、半導体チップ６０と基板１０との位置合わせを行って、半導体チップ６０を基板１０の裏面１０ｂ側に積層する。このとき、半導体チップ６０に形成された各接続電極５４及び無鉛ハンダ５８は、半導体チップ６０が積層された位置に形成されている各接続端子２４上に位置し、半導体チップ６０は無鉛ハンダ５８上に塗布されたフラックスの粘着力で保持される。
【００６６】
次に、アライメントマークＡＭの検出結果に基づいて、次に積層すべき半導体チップ６０を積層すべき位置に搬送し、基板１０の裏面１０ｂ上に積層された半導体チップ６０上に半導体チップ６０を積層する。半導体チップ６０の積層はアライメントマークＡＭを基準として行われているため、複数段に亘って半導体チップ６０を積層する場合であっても高い精度で位置合わせを行うことができる。
【００６７】
この工程を繰り返して複数段に亘り半導体チップ６０を積層する。以上の工程を、基板１０の他の位置（半導体チップ６０を積層すべき位置）について同様に行い、基板１０の複数箇所において半導体チップ６０を積層する。尚、積層する半導体チップ６０の段数は任意の段数で良い。また、積層順は積層すべき位置の全てについて１段目の半導体チップ６０の積層が完了してから２段目の半導体チップ６０を積層するようにしても良い。このようにして基板１０の裏面１０ｂに複数の半導体チップ６０を積層する。
【００６８】
半導体チップ６０の積層が完了すると、基板１０に形成された接続電極２４と半導体チップ６０に形成された接続電極５４との接合、及び半導体チップ６０に形成された接続電極５４同士の接合が行われる。この接合工程においては、半導体チップ６０が積層された基板６０をリフロー装置に入れて、接続電極２４及び接続電極５４並びに接続電極５４同士を無鉛ハンダ５８により接合する。これにより、接続電極２４と接続電極５４とが電気的に接続される（第３工程）。接続電極２４と接続電極５４との接合及び接続電極５４同士の接合をリフローで一括して行うことで、接合に要する時間を短縮することができ製造効率の向上を図ることができる。
【００６９】
図１３は、基板１０に形成された接続電極２４と半導体チップ６０に形成された接続電極５４とが接合されて基板１０上に半導体チップ６０が積層された状態を示す断面図である。図１３を参照すると、接続電極２４と接続電極５４とがほぼ一直線上に配列されて接合されていることが分かる。また、図１３に示す通り、基板１０に形成された接続端子２４及び半導体チップ６０に形成された接続端子５４の高さは１００μｍ程度の高さであるため、基板１０上に３段の半導体チップ６０を積層しても、基板１０を含めた半導体装置の高さは５００μｍ以下となり、高集積化されていることが分かる。
【００７０】
以上の工程が終了すると、積層した半導体チップ６０及び基板１０をトランスファーモールドにより一括して封止する工程が行われる（この工程は第４工程の一部である）。図１４は、基板１０及び半導体チップ６０を封止した状態を示す図である。図１４（ａ）に示す通り、封止は基板１０に粘着樹脂４０及びガラス基板４２が取り付けられた状態で行われる。封止樹脂６２は基板１０の裏面全体を覆い、且つ半導体チップ６０の全てが封止されるように形成されていることが分かる。
【００７１】
基板１０及び半導体チップ６０の封止が完了すると、基板１０から粘着樹脂４０及びガラス基板４２を取り外す工程が行われる（第９工程）。これらを取り外す場合には、まず、ガラス基板４２側からガラス基板４２と粘着樹脂４０とを接着している接着剤にレーザ光を照射し、粘着樹脂４０からガラス基板４２を取り外す。次に、粘着樹脂４０を除去するための除去テープを粘着樹脂４０に貼り付け、除去テープの端部を略基板１０に沿って又は基板１０から離れる方向に引いて粘着樹脂４０を取り外す。
【００７２】
粘着樹脂４０及びガラス基板４２を取り外しが完了すると、再配置配線３２の一部に形成されたパッド３４（図８参照）上のみが開口されたソルダレジストを形成する。そして、パッド３４上に第２接続部としてのバンプ３６を形成し、最後にパッド３４に対するバンプ３６の固着強度を高めるために、基板１０上に根本補強樹脂を形成する（第７工程）。図１４（ｂ）は、バンプ３６を形成した状態を示す断面図であり、図１５は、パッド３４上にバンプ３６を形成した状態を示す上面図である。尚、図１５においては１つのショット領域のみを図示している。図１５に示すように、バンプ３６を形成することで、基板１０に形成された接続端子２４のピッチ及び配列を変換することができる。
【００７３】
以上の工程が終了すると、基板１０のショット領域ＳＡ間を切断して個々の半導体装置に分離する（この工程は第４工程の一部である）。基板１０の切断方法は、例えばレーザを用いた切断方法又はダイシング等の切断方法を用いることができる。図１６は、本発明の一実施形態により製造された半導体装置を示す断面図である。
【００７４】
図１６に示すように、半導体装置は接続部としての接続端子２４が形成された第１半導体チップとしての基板１０上に、貫通電極としての接続端子５４が形成された第２半導体チップとしての半導体チップ６０が複数積層された構造である。貫通電極５４と接続電極２４とは電気的に接続されている。また基板１０には能動面１０ａ側に応力緩和層２６、再配置配線３２、及び第２接続部としてのバンプ３６が形成されている。また、本実施形態の半導体装置は、半導体チップ６０の面に平行な面内における封止樹脂６２の寸法が基板１０の平面寸法と同一寸法とになるという特徴的な構成となっている。尚、図１６において、６４は根本補強樹脂である。
【００７５】
以上説明したように、本発明の一実施形態による半導体装置の製造方法は、基板１０を切断せずに、いわゆるウェハの状態の基板１０上に半導体チップ６０を積層し、積層した半導体チップ６０を一括して封止し、切断して個々の半導体装置にしているため、製造工程を簡略化することができる。また、薄板化した基板１０上に薄板化した半導体チップ６０を積層しているため高集積化が可能である。更に、基板１０に再配置配線３２及びバンプ３６を形成しているため、基板１０に形成された接続端子２６のピッチ及び配列の変換か可能となり、半導体装置を搭載するガラスエポキシ等の基板の配線の自由度が増し、更に高集積化が可能となる。
【００７６】
〔電子機器〕
本発明の実施形態による半導体装置を有する電子機器として、図１７にはノート型パーソナルコンピュータ２００、図１８には携帯電話３００が示されている。半導体装置各電子機器の筐体内部に配置される。また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【００７７】
以上、本発明の一実施形態による半導体装置の製造方法、半導体装置、及び電子機器、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更することができる。例えば、上記実施形態においては、図４（ｂ）に示した基板１０を穿孔する方法としてドライエッチング又はＩＣＰ（Inductively Coupled Plasma）を用いる方法を挙げたが、選択比が得られればエッチング液を用いたウェットエッチングにより行っても良い。
【００７８】
また、孔部Ｈ３の内壁及び底面に形成する絶縁膜２０としてＰＥ−ＴＥＯＳ、Ｏ３−ＴＥＯＳ、酸化シリコンを挙げたが、これ以外にもＳｉＮ等の絶縁性を有するものであれば組成は問わない。また、絶縁膜２０の形成方法は、ＣＶＤ以外にスパッタ等を用いることができる。
【００７９】
上記実施形態では、Ｃｕ電解メッキを用いて基板１０に接続端子２４を形成する場合を例に挙げて説明したが、無電解メッキ又はスパッタ等の方法によって形成することも可能である。また、上記実施形態においては、基板１０に孔部Ｈ３を形成してから応力緩和層２６を形成し、その後に接続端子２４を形成するようにしていたが、基板１０に対する孔部Ｈ３の形成及び接続端子２４の形成を完了した後で、基板１０上に応力緩和層２６を形成するようにしても良い。
【００８０】
また、上記実施形態においては、基板１０の薄板化する際に基板１０の支持部材として粘着樹脂４０及びガラス基板４２を用いていたが、基板１０の反り及び割れ等が生じない強度が得られれば、支持フィルムその他の変形しにくい素材のものを基板１０の能動面１０ａ側に接着することも可能である。
【００８１】
また、上記実施形態においては、無鉛ハンダ５８を用いて半導体チップ６０と基板１０との接合（電気的接続）及び半導体チップ６０同士の接合を行っていたが、無鉛ハンダに代えて金等の金属又は合金を用いても良い。更には、半導体チップ６０と基板１０との接合及び半導体チップ６０同士の接合は、フリップチップボンディングにより行っても良い。
【００８２】
また、上記実施形態においては、基板１０に取り付けた粘着樹脂４０と取り外す際に粘着テープを用いていたが、粘着樹脂４０の種類に応じて有機溶剤を用いて取り外す方法、熱又はＵＶを照射して剥離する方法を用いることができる。
【００８３】
更に、上記実施形態においては、基板１０上に同種の半導体チップ６０を複数積層する場合を例に挙げて説明したが、基板１０上に積層する半導体チップは異種のものを積層しても良い。例えば、基板１０上に半導体チップ６０を１つ積層した後で、半導体チップ６０上に半導体チップ６０に形成された電子回路とは異なる電子回路が形成された半導体チップ（本発明にいう第３半導体チップ）を積層するようにしても良い。この第３半導体チップの寸法は第２半導体チップと等しくなくとも良いが、全体が封止樹脂で封止される必要がある。
【図面の簡単な説明】
【図１】 本発明の一実施形態による半導体装置の製造方法において処理対象として用いられる基板の上面図である。
【図２】 本発明の一実施形態による半導体装置の製造方法において応力緩和層２６及び接続端子２４を形成する工程を示す工程図である。
【図３】 本発明の一実施形態による半導体装置の製造方法により処理される基板１０の表面部分の詳細を示す断面図である。
【図４】 本発明の一実施形態による半導体装置の製造方法により処理される基板１０の表面部分の詳細を示す断面図である。
【図５】 本発明の一実施形態による半導体装置の製造方法により処理される基板１０の表面部分の詳細を示す断面図である。
【図６】 本発明の一実施形態による半導体装置の製造方法により処理される基板１０の表面部分の詳細を示す断面図である。
【図７】 本発明の一実施形態による半導体装置の製造方法において再配置配線３２を形成する工程を示す工程図である。
【図８】 本発明の一実施形態において再配置配線３２が形成された基板１０の上面図である。
【図９】 基板１０の裏面をエッチングして基板１０の厚みを減する工程を示す工程図である。
【図１０】 基板１０、絶縁膜２０、及び下地膜２２をエッチングした後の接続電極２６付近の状態の詳細を示す断面図である。
【図１１】 アライメントマークＡＭを形成した基板１０の裏面１０ｂを示す底面図である。
【図１２】 第１処理工程で処理を行った基板１０上に積層する半導体チップを製造する製造工程を示す図である。
【図１３】 基板１０に形成された接続電極２４と半導体チップ６０に形成された接続電極５４とが接合されて基板１０上に半導体チップ６０が積層された状態を示す断面図である。
【図１４】 基板１０及び半導体チップ６０を封止した状態を示す図である。
【図１５】 パッド３４上にバンプ３６を形成した状態を示す上面図である。
【図１６】 本発明の一実施形態により製造された半導体装置を示す断面図である。
【図１７】 本発明の実施形態による電子機器の一例を示す図である。
【図１８】 本発明の実施形態による電子機器の他の例を示す図である。
【符号の説明】
１０……基板（第１半導体チップ）
１０ａ……能動面
１０ｂ……裏面
２４……接続端子（接続部）
２６……応力緩和層
３２……再配置配線
３６……バンプ（第２接続部）
４０……粘着樹脂（支持部材）
４２……ガラス基板（支持部材）
５４……貫通電極
６０……半導体チップ（第２半導体チップ）
６２……封止樹脂（樹脂）
ＡＭ……アライメントマーク（位置合わせ用マーク）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device manufacturing method, a semiconductor device, and an electronic apparatus including the semiconductor device.
[0002]
[Prior art]
Currently, in order to reduce the size and weight of portable electronic devices such as mobile phones, notebook personal computers, PDAs (Personal data assistance), sensors, micromachines, and printer heads, they are installed inside the devices. Research and development for reducing the size of various electronic components such as semiconductor chips have been actively conducted.
[0003]
A W-CSP (Wafer level Chip Scale Package) technique is considered promising as a technique for downsizing electronic components. The W-CSP technique is a technique in which rearrangement wiring (rewiring) and resin sealing are collectively performed in a wafer state and then separated into individual semiconductor chips. The area of a semiconductor chip manufactured using this technique is almost the same as that of each chip in the wafer state, and the planar size of the semiconductor chip can be greatly reduced.
[0004]
In addition, for further high integration, semiconductor chips having similar functions or semiconductor chips having different functions are stacked, and electrical connection between the semiconductor chips is achieved, thereby enabling high-density mounting of the semiconductor chips. A three-dimensional packaging technology has also been devised. Since the electronic component manufactured using the three-dimensional mounting technology has a structure in which electronic chips are three-dimensionally stacked, the volume of the electronic component can be reduced. In the conventional three-dimensional mounting technology, an electronic component having a three-dimensional mounting structure is manufactured by stacking semiconductor chips on a substrate such as glass epoxy or flexible tape. For details of the conventional three-dimensional mounting technology, see, for example, Patent Document 1 below.
[0005]
[Patent Document 1]
JP 2001-53218 A
[0006]
[Problems to be solved by the invention]
By the way, in the conventional three-dimensional mounting technology described above, since semiconductor chips are stacked on a substrate such as glass epoxy or flexible tape, a process for manufacturing a semiconductor chip and a package by stacking the manufactured semiconductor chips are packaged. Therefore, the number of processes for manufacturing an electronic component having a three-dimensional mounting structure is increased. When the number of processes increases, there is a problem that the cost is increased and the yield is reduced.
[0007]
In addition, in conventional 3D mounting technology, semiconductor chips are stacked on a thick substrate such as glass epoxy, so that the height of the electronic components manufactured is increased by the thickness of the substrate, and the integration becomes much higher. There is a problem of not being able to hope. In order to meet the demand for higher integration in recent years, it is necessary to realize not only planar high integration but also higher integration in the height direction.
[0008]
The present invention has been made in view of the above circumstances, and a semiconductor device manufacturing method and a semiconductor device capable of manufacturing a highly integrated semiconductor device in a plane and in a height direction by a simple manufacturing process, and the semiconductor device An object is to provide an electronic device including a semiconductor device.
[0009]
[Means for Solving the Problems]
In order to solve the above-described problems, a semiconductor device manufacturing method according to the present invention embeds and forms a connection portion serving as an external electrode of the electronic circuit on the active surface side of a substrate having an active surface on which an electronic circuit is formed. A first step, a second step of processing the back surface of the substrate to thin the substrate and projecting a part of the connecting portion, and one or a plurality of semiconductor chips on which through electrodes are formed. A third step of laminating on the back side and electrically connecting the through electrode and the connecting portion protruding to the back side of the substrate; and after sealing the semiconductor chip laminated on the substrate, A fourth step of cutting the substrate into individual semiconductor devices, and forming a stress relaxation layer on the active surface side of the substrate before the second step; and the stress relaxation layer A rearrangement arrangement electrically connected to the connection portion It is characterized in that it comprises a sixth step of forming a.
According to the present invention, the connection portion to be an external electrode is formed on the substrate, the substrate is thinned in the substrate state, the connection portion is projected on the back surface of the substrate, and the connection portion is projected in the substrate state. Since the semiconductor chips with through electrodes formed on the back side are stacked, the semiconductor chips stacked in the substrate state are sealed, and the substrate is cut and separated into individual semiconductor devices. It can be simplified. Further, since the rearrangement wiring electrically connected to the connection portion is formed on the active surface side of the substrate, the pitch and arrangement of the connection portion can be changed, and the wiring layout of the substrate on which the semiconductor device is mounted Can be designed flexibly according to
In addition, a method for manufacturing a semiconductor device of the present invention includes: In the fourth step, after sealing the semiconductor chip and before cutting the substrate, A seventh step of forming a second connection portion to be a second external electrode in a part of the rearrangement wiring formed on the stress relaxation layer is characterized.
According to this invention, since the second connection portion is formed in a part of the rearrangement wiring electrically connected to the connection portion, the pitch and arrangement of the connection portion can be changed, and the semiconductor device is mounted. In addition to being able to design flexibly according to the wiring layout of the substrate to be printed, the wiring layout of the substrate can also be designed flexibly.
In the semiconductor device manufacturing method of the present invention, the fourth step includes a step of collectively sealing a plurality of semiconductor chips stacked at different positions on the substrate.
According to the present invention, since a plurality of semiconductor chips stacked at different positions on the substrate are sealed together, the time required for sealing can be shortened and the manufacturing efficiency can be improved.
The method for manufacturing a semiconductor device of the present invention includes an eighth step of attaching a support member for supporting the substrate to the active surface side of the substrate before performing the second step, and the sealing after the sealing in the fourth step. And a ninth step of removing the support member attached in the eighth step.
According to this invention, the support member that supports the substrate is attached before the substrate is thinned in the second step, and the support member is removed after the semiconductor chip is sealed in the fourth step. Even if the substrate is thinned, the strength of the substrate can be maintained, and the substrate is not warped or cracked. Further, since the strength of the thinned substrate can be maintained, the substrate can be easily handled and the manufacturing efficiency can be improved.
The method for manufacturing a semiconductor device of the present invention includes a tenth step of forming an alignment mark on the back surface of the substrate between the second step and the third step, wherein the third step includes the step of The semiconductor chip is stacked on the substrate after the semiconductor chip is aligned with the substrate using the alignment mark.
According to the present invention, since the alignment mark is formed on the back surface of the substrate, the semiconductor chip is stacked on the substrate after the semiconductor chip is aligned with the substrate using this mark. It can be accurately arranged at the position to be laminated. Even when a plurality of semiconductor chips are stacked, each semiconductor chip is aligned with respect to the mark, which is very suitable for accurately aligning each semiconductor chip.
The semiconductor device of the present invention includes an active surface on which an electronic circuit is formed, a connection portion that protrudes toward the active surface side and the back surface side and serves as an external electrode of the electronic circuit, and stress relaxation formed on the active surface side. A redistribution wiring formed on the stress relaxation layer and electrically connected to the connection portion, and the electronic circuit formed on a part of the relocation wiring on the stress relaxation layer A first semiconductor chip having a second connection portion to be a second external electrode, and a through electrode electrically connected to the connection portion protruding to the back surface side of the first semiconductor chip, And a second semiconductor chip stacked on the first semiconductor chip.
According to the present invention, the second semiconductor chip thinned to the extent that the through electrode is provided is stacked on the first semiconductor chip thinned so that the connection portion protrudes on both the active surface side and the back surface side. High integration can be achieved without increasing the height so much. In addition, since the second connection portion is formed in a part of the rearrangement wiring electrically connected to the connection portion, the pitch and arrangement of the connection portion can be changed, and the substrate on which the semiconductor device is mounted can be changed. A flexible design according to the wiring layout can be performed, and the wiring layout of the substrate can also be designed flexibly.
The semiconductor device of the present invention is characterized in that the second semiconductor chip is sealed with a resin having the same dimension as the planar dimension of the first semiconductor chip.
The semiconductor device of the present invention has a through electrode electrically connected to a through electrode formed in the second semiconductor chip, and the second semiconductor chip stacked on the second semiconductor chip is A different third semiconductor chip is provided.
The semiconductor device according to the present invention is characterized in that the second semiconductor chip and the third semiconductor chip are sealed with a resin having the same dimension as the planar dimension of the first semiconductor chip.
Furthermore, an electronic apparatus according to the present invention includes any of the semiconductor devices described above.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a semiconductor device manufacturing method, a semiconductor device, and an electronic apparatus according to an embodiment of the present invention will be described in detail with reference to the drawings. The manufacturing method of the semiconductor device of this embodiment is characterized in that individual semiconductor chips are stacked on a thinned wafer (substrate), and the entire manufacturing process is performed on a substrate on which semiconductor chips are stacked. The first processing step for processing, the second processing for manufacturing semiconductor chips to be stacked, and the third processing for stacking chips on a substrate are roughly divided. These steps may be performed sequentially, and the first processing step and the second processing step may be performed in parallel. From the viewpoint of manufacturing efficiency, it is preferable that a semiconductor chip is formed in advance by the second processing step and the third processing step is performed after the first processing step is completed. Hereinafter, each of these steps will be described in detail.
[0011]
[First treatment process]
FIG. 1 is a top view of a substrate (semiconductor substrate) used as a processing target in a method for manufacturing a semiconductor device according to an embodiment of the present invention. The processing substrate 10 is, for example, a Si (silicon) substrate, and a plurality of partitioned regions (shot regions) SA are set on the active surface 10a. In each partition area SA, an electronic circuit including a transistor, a memory element, other electronic elements, electric wiring, an electrode pad 16 (see FIG. 3), and the like is formed. On the other hand, these electronic circuits are not formed on the back surface 10b (see FIG. 2) of the substrate 10.
[0012]
FIG. 2 is a process diagram showing a process of forming the stress relaxation layer 26 and the connection terminal 24 in the method of manufacturing a semiconductor device according to the embodiment of the present invention. 3 to 6 are cross-sectional views showing details of the surface portion of the substrate 10 processed by the semiconductor device manufacturing method according to the embodiment of the present invention. Fig.2 (a) is a schematic sectional drawing of the location which attached the AA line | wire in FIG. The thickness of the substrate 10 is, for example, about 500 μm.
[0013]
Here, the configuration of the active surface 10a side of the substrate 10 will be described in detail. Fig.3 (a) is an enlarged view of the location which attached | subjected and showed the code | symbol B in Fig.2 (a). As shown in FIG. 3A, an Si oxide film (SiO 2) which is a basic material of the substrate 10 is formed on the substrate 10. 2 ) And an interlayer insulating film 14 made of borophosphosilicate glass (BPSG).
[0014]
In addition, an electrode pad 16 electrically connected to an electronic circuit formed on the active surface 10a of the substrate 10 is formed on a part of the interlayer insulating film 14 at a location not shown. The electrode pad 16 includes a first layer 16a made of Ti (titanium), a second layer 16b made of TiN (titanium nitride), a third layer 16c made of AlCu (aluminum / copper), and a fourth layer made of TiN ( Cap layer) 16d is formed by laminating in order. It should be noted that no electronic circuit is formed below the electrode pad 16.
[0015]
The electrode pad 16 is formed, for example, by sputtering to form a laminated structure including the first layer 16a to the fourth layer 16d on the entire surface of the interlayer insulating film 14, and is patterned into a predetermined shape (for example, a circular shape) using a resist or the like. Is formed. In the present embodiment, the case where the electrode pad 16 is formed by the above laminated structure will be described as an example. However, although the electrode pad 16 may be formed of only Al, copper having low electrical resistance is used. It is preferable to form using. Further, the electrode pad 16 is not limited to the above configuration, and may be appropriately changed according to required electrical characteristics, physical characteristics, and chemical characteristics.
[0016]
Further, a passivation film 18 is formed on the interlayer insulating film 14 so as to cover a part of the electrode pad 16. This passivation film 18 is made of SiO. 2 (Silicon oxide), SiN (silicon nitride), polyimide resin or the like, or SiO on SiN 2 It is preferable that the structure is laminated or vice versa. The thickness of the passivation film 18 is preferably about 2 μm or more and about 6 μm or less.
[0017]
The reason why the thickness of the passivation film 18 is about 2 μm or more is that it is necessary to ensure the above selection ratio. The thickness of the passivation film 18 is set to 6 μm or less when the connection terminal 24 (see FIG. 6B) formed on the electrode pad 16 and the electrode pad 16 are electrically connected in a process described later. In addition, it is necessary to etch the passivation film 18 on the electrode pad 16, and if the film thickness is too thick, the manufacturing process may be lowered.
[0018]
First, as shown in FIG. 2B, a step of forming the hole H3 in the active surface 10a of the substrate 10 is performed on the substrate 10 having the above configuration. FIG. 2B is a cross-sectional view showing a state in which the hole H3 is formed in the substrate 10. The hole H3 is used to form a connection terminal 24 as a connection portion that is an external terminal of an electronic circuit formed on the active surface 10a side of the substrate 10 in a shape in which a part thereof is embedded in the substrate 10. Is. The hole H3 is formed so as to penetrate the electrode pad 16 at the position of the electrode pad 16 shown in FIG. Here, the process of forming the hole H3 will be described in detail with reference to FIGS.
[0019]
First, a resist (not shown) is applied on the entire surface of the passivation film 18 by a method such as spin coating, dipping, or spray coating. This resist is used for opening the passivation film 18 covering the electrode pad 16, and may be any of a photoresist, an electron beam resist, and an X-ray resist, and is a positive type or a negative type. Any of these may be used.
[0020]
When a resist is applied onto the passivation film 18, after pre-baking, exposure and development are performed using a mask on which a predetermined pattern is formed, and the resist is patterned into a predetermined shape. The resist shape is set according to the opening shape of the electrode pad 16 and the cross-sectional shape of the hole formed in the substrate 10. When the resist patterning is completed, after the post-baking, as shown in FIG. 3B, a part of the passivation film 18 covering the electrode pad 16 is etched to form an opening H1. FIG. 3B is a cross-sectional view showing a state in which the passivation film 18 is opened to form the opening H1.
[0021]
Note that dry etching is preferably applied to the etching of the passivation film 18. The dry etching may be reactive ion etching (RIE). Further, wet etching may be applied as the etching of the passivation film 18. The cross-sectional shape of the opening H1 formed in the passivation film 18 is set in accordance with the opening shape of the electrode pad 16 formed in the process described later and the cross-sectional shape of the hole formed in the substrate 10, and the diameter thereof is the electrode pad. 16 is set to be approximately equal to the diameter of the opening formed in 16 and the diameter of the hole formed in the substrate 10, for example, approximately 50 μm.
[0022]
When the above steps are completed, the electrode pad 16 is opened by dry etching using the resist on the passivation film 18 in which the opening H1 is formed as a mask. FIG. 3C is a cross-sectional view showing a state in which the electrode pad 16 is opened to form the opening H2. Note that the resist is omitted in FIGS. 3A to 3C. As shown in FIG. 3C, the diameter of the opening H1 formed in the passivation film 18 and the diameter of the opening H2 formed in the electrode pad 16 are approximately the same. Note that RIE can be used as the dry etching.
[0023]
Further, using the resist used in the above steps as a mask, the interlayer insulating film 14 and the insulating film 12 are then etched to expose the substrate 10 as shown in FIG. FIG. 4A is a cross-sectional view showing a state in which a part of the substrate 10 is exposed by etching the interlayer insulating film 14 and the insulating film 12. Thereafter, the resist formed on the passivation film 18 that has been used as the opening mask is peeled off by a peeling solution or ashing.
[0024]
In the above process, the etching is repeated using the same resist mask. However, the resist may be patterned again after each etching step. Further, after opening the opening H2 formed in the electrode pad 16, the resist is peeled off, and the interlayer insulating film 14 and the insulating film 12 are etched using the outermost surface TiN of the electrode pad 16 as a mask. It is also possible to expose the substrate 10 as shown in FIG. In addition, it is necessary to increase the thickness of the resist in consideration of the selectivity during each etching.
[0025]
When the above steps are completed, the substrate 10 is punched by dry etching using the passivation film 18 as a mask as shown in FIG. Here, in addition to RIE, ICP (Inductively Coupled Plasma) can be used as dry etching. FIG. 4B is a cross-sectional view showing a state where the hole 10 is formed by drilling the substrate 10.
[0026]
As shown in FIG. 4B, since the substrate 10 is drilled using the passivation film 18 as a mask, the diameter of the hole H3 formed in the substrate 10 is the same as the diameter of the opening H1 formed in the passivation film 18. It will be about. As a result, the diameter of the opening H1 formed in the passivation film 18, the diameter of the opening H2 formed in the electrode pad 16, and the diameter of the hole H3 formed in the substrate 10 are substantially the same. The depth of the hole H3 is appropriately set according to the thickness of the semiconductor chip to be finally formed.
[0027]
Further, as shown in FIG. 4B, it can be seen that when the hole H3 is formed in the substrate 10, a part of the passivation film 18 is etched by dry etching, and the film thickness is reduced. Here, when the hole H3 is formed, if the passivation film 18 is removed by etching and the electrode pad 16 or the interlayer insulating film 14 is exposed, it is necessary to proceed with a later process or as a semiconductor device. It is not preferable for ensuring reliability. For this reason, in the state shown in FIG. 3A, the thickness of the passivation film 18 is set to 2 μm or more.
[0028]
When the above steps are completed, an insulating film 20 is then formed on the passivation film 18 and on the inner wall and bottom surface of the hole H3. FIG. 5A is a cross-sectional view showing a state in which the insulating film 20 is formed above the electrode pad 16 and on the inner wall and bottom surface of the hole H3. This insulating film 20 is provided to prevent the occurrence of current leakage, erosion of the substrate 10 due to oxygen, moisture, etc., and is formed by using tetraethyl silicate (Tetra Ethyl Ortho) formed by PECVD (Plasma Enhanced Chemical Vapor Deposition). Silicate: Si (OC 2 H 5 ) 4 : Hereinafter referred to as TEOS), ie, PE-TEOS, and TEOS formed using ozone CVD, ie, O 3 -Silicon oxide formed using TEOS or CVD can be used. The thickness of the insulating film 20 is, for example, 1 μm.
[0029]
Subsequently, a resist (not shown) is applied on the entire surface of the passivation film 18 by a method such as spin coating, dipping, or spray coating. Alternatively, a dry film resist may be used. This resist is used to open an upper part of the electrode pad 16, and may be any of a photoresist, an electron beam resist, and an X-ray resist, either a positive type or a negative type. There may be.
[0030]
When a resist is applied on the passivation film 18, after pre-baking, exposure processing and development processing are performed using a mask on which a predetermined pattern is formed. The resist is patterned into a shape in which the resist is left only at the peripheral portion, for example, an annular shape with the hole H3 as the center. When the resist patterning is completed, post-baking is performed, and then the insulating film 20 and the passivation film 18 covering a part of the electrode pad 16 are removed by etching, and a part of the electrode pad 16 is opened. Note that dry etching is preferably applied to the etching. The dry etching may be reactive ion etching (RIE). Further, wet etching may be applied as etching. At this time, the fourth layer 16d constituting the electrode pad 16 is also removed.
[0031]
FIG. 5B is a cross-sectional view showing a state where a part of the insulating film 20 and the passivation film 18 covering the electrode pad 16 is removed. As shown in FIG. 5B, the upper part of the electrode pad 16 becomes an opening H4, and a part of the electrode pad 16 is exposed. By this opening H4, the connection terminal (electrode part) 24 and electrode pad 16 formed in a later process can be connected. Accordingly, the opening H4 only needs to be formed at a site other than the site where the hole H3 is formed. Moreover, you may adjoin.
[0032]
In this embodiment, the case where the hole H3 (opening H1) is formed in the approximate center of the electrode pad 16 is given as an example. Therefore, in order to reduce the connection resistance between the electrode pad 16 and the connection terminal to be formed later, it is preferable that the opening H4 surrounds the hole H3, that is, the exposed area of the electrode pad 16 is increased. Further, the hole H3 may not be formed at the substantially center of the electrode pad, and a plurality of holes may be formed. Note that when a part of the insulating film 20 and the passivation film 18 covering the electrode pad 16 is removed and a part of the electrode pad 16 is exposed, the resist used for the removal is stripped with a stripping solution.
[0033]
Through the steps described above, the hole H3 shown in FIG. 2B is formed. When the hole H3 is formed in the substrate 10, the photosensitive polyimide is then applied to the entire active surface 10a of the substrate 10 and prebaked, and then the photosensitive polyimide is applied to the photosensitive polyimide using a mask on which a predetermined pattern is formed. Then, exposure processing and development processing are performed to pattern the photosensitive polyimide into a predetermined shape. Thereafter, post-baking is performed to form the stress relaxation layer 26 (fifth step). The stress relaxation layer 26 is provided to relieve stress caused by a difference between the thermal expansion coefficient of the semiconductor chip including the substrate 10 and the thermal expansion coefficient of the substrate on which the semiconductor chip is mounted.
[0034]
When the above steps are completed, as shown in FIG. 2D, a step of forming the base film 22 on the substrate 10 on which the stress relaxation layer 26 is formed is performed. FIG. 2D is a cross-sectional view showing a state in which the stress relaxation layer 26 is formed on the substrate 10. Here, since the base film 22 is formed on the entire upper surface of the substrate 10, the base film 22 is also formed on the exposed portion of the electrode pad 16 and the inner wall and bottom of the hole H3 shown in FIG. Here, the base film 22 includes a barrier layer and a seed layer, and is formed by first forming a barrier layer and then forming a seed layer on the barrier layer. The barrier layer is made of, for example, TiW, and the seed layer is made of Cu. These are formed by, for example, an IMP (ion metal plasma) method or a PVD (Physical Vapor Deposition) method such as vacuum deposition, sputtering, or ion plating.
[0035]
FIG. 6A is a cross-sectional view showing a state in which the base film 22 is formed in the hole H3. As shown in FIG. 6A, the base film 22 sufficiently covers the step ST between the electrode pad 16 and the insulating film 20, and includes the electrode pad 16 and the insulating film 20 (including the inside of the hole H3). ) Continuously formed. The film thickness of the barrier layer constituting the base film 22 is, for example, about 100 nm, and the film thickness of the seed layer is, for example, about several hundred nm. As described above, in this embodiment, the base film 22 necessary for forming the connection terminals 24 and the rearrangement wirings 32 to be described later is formed on the substrate 10 in a single process, thus simplifying the manufacturing process. be able to.
[0036]
When the formation of the base film 22 is completed, a plating resist is applied on the active surface 10a of the substrate 10, and the plating resist pattern 28 is formed by patterning in a state where only the portions where the connection terminals 24 are formed are opened. FIG. 2E is a cross-sectional view showing a state in which a plating resist pattern is formed. Thereafter, Cu electrolytic plating is performed to bury Cu (copper) in the hole H3 of the substrate 10 and the opening of the plating resist pattern 28 as shown in FIG. First step). FIG. 2F is a cross-sectional view showing a state in which the connection terminal 24 is formed by performing Cu electrolytic plating.
[0037]
When the connection terminal 24 is formed, the plating resist pattern 28 formed on the substrate 10 is peeled off as shown in FIG. FIG. 2G is a cross-sectional view showing a state where the plating resist pattern 28 is peeled after the connection terminals 24 are formed. FIG. 6B is a cross-sectional view showing details of the configuration of the connection terminal 24 formed. As shown in FIG. 2G, the connection terminal 24 has a protruding shape protruding from the active surface 10 a of the substrate 10, and a part of the connection terminal 24 is embedded in the substrate 10. In addition, as shown in FIG. 6B, the connection terminal 24 is electrically connected to the electrode pad 16 at the location indicated by the symbol C.
[0038]
After the stress relaxation layer 26 and the connection terminal 24 are formed on the active surface 10a side of the substrate 10, a step of forming a rearrangement wiring on the active surface 10a side of the substrate 10 is performed next. FIG. 7 is a process diagram showing a process of forming the relocation wiring 32 in the method for manufacturing a semiconductor device according to the embodiment of the present invention. In this step, first, a plating resist is applied to the entire surface of the substrate 10, that is, the connection terminals 24 and the base film 22, and patterning is performed so that only the portion where the rearrangement wiring 32 is formed is opened. As shown in a), a rearranged plating resist pattern 30 is formed. Thereafter, Cu electrolytic plating is performed to form rearrangement wiring on the stress relaxation layer 26 via the base film 22 as shown in FIG. 7B (sixth step). FIG. 7B is a cross-sectional view showing a state in which the rearrangement wiring 32 is formed. The rearrangement wiring 32 is not formed only on the stress relaxation layer 26 but is formed in a shape extending from the stress relaxation layer 26 to the position where the connection terminal 24 is formed, and is electrically connected to the connection terminal 24. .
[0039]
When the rearrangement wiring 32 is formed, the rearrangement plating resist pattern 30 formed on the substrate 10 is peeled off. After that, the seed layer is etched back by etching the entire active surface 10a side of the substrate 10 including the rearrangement wiring 32. Here, since the film thickness of the rearrangement wiring 32 is about 20 times larger than the film thickness of the seed layer, the rearrangement wiring 32 is not completely etched by the etch back.
[0040]
Next, since the rearrangement wiring 32 made of Cu (copper) is not etched by RIE, the seed layer is etched using RIE by using the rearrangement wiring 32 as a mask. As a result, only the barrier layer immediately below the rearrangement wiring 32 remains, and the unnecessary barrier layer is etched. When the barrier layer and the seed layer are etched by wet etching, it is necessary to use an etching solution having Cu (copper) resistance for forming the rearrangement wiring 32.
[0041]
Here, the unnecessary part of the base film 22 is, for example, a part other than the part where the connection terminal 24 and the rearrangement wiring 32 are formed, that is, a part where the base film 22 is exposed. As described above, in this embodiment, the etching of the base film 22 necessary for forming each of the connection terminal 24 and the rearrangement wiring 32 is performed in a single process, so that the manufacturing process can be simplified. it can.
[0042]
FIG. 7C is a cross-sectional view showing a state in which the rearrangement wiring 32 is formed and unnecessary portions of the base film 22 are etched. In the example shown in FIG. 7C, it can be seen that the base film 22 between the rearrangement wirings 32 is etched. FIG. 8 is a top view of the substrate 10 on which the rearrangement wiring 32 is formed in the embodiment of the present invention. In FIG. 8, only one of the plurality of partition areas SA set on the active surface 10a of the substrate 10 is illustrated. As shown in FIG. 8, the connection terminals 24 are arranged along a pair of opposite sides of the shot region, and the rearrangement wiring 32 is formed with one end connected to each connection terminal 24. Yes. A pad 34 is formed at the other end of each of the rearrangement wirings 32.
[0043]
When the above steps are completed, a step of etching the back surface 10b of the substrate 10 to reduce the thickness of the substrate 10 is performed. FIG. 9 is a process diagram showing a process of reducing the thickness of the substrate 10 by etching the back surface of the substrate 10. In the present embodiment, the thickness of the substrate 10 is reduced to about 50 μm. However, if the thickness of the substrate 10 is reduced to this extent, the strength of the substrate 10 is lowered and warping may occur or the substrate 10 may be damaged. For this reason, a support member is attached to the active surface 10a side (the side where the rearrangement wiring 32 is formed) of the substrate 10 in order to maintain the strength of the substrate 10 even if the thickness of the substrate 10 is reduced.
[0044]
FIG. 9A is a cross-sectional view showing a state in which a support member is attached to the active surface side of the substrate 10. In the present embodiment, an adhesive resin 40 and a flat glass substrate 42 are used as support members. The adhesive resin 40 is for absorbing irregularities such as the connection terminal 24, the stress relaxation layer 26, and the rearrangement wiring 32 formed on the active surface side 10a of the substrate 10, and is a thermosetting resin or UV (ultraviolet). It is preferable to use a curable resin such as a curable resin. Further, the glass substrate 42 is for maintaining the strength of the substrate 10 and facilitating handling when performing processing on the back surface of the thinned substrate 10. In addition, it is preferable to use the board | substrate 10 whose intensity | strength is high to such an extent that the crack of the board | substrate 10 does not arise in the process in a post process, and both flatness is high.
[0045]
In order to attach the adhesive resin 40 and the glass substrate 42 to the active surface 10a side of the substrate 10, first, the liquid adhesive resin 40 is applied to the active surface 10a side of the substrate 10 using a coating method such as spin coating. Next, the applied adhesive resin 40 is heated or irradiated with UV to cure the adhesive resin 40. After the adhesive resin 40 is cured, an adhesive is applied onto the adhesive resin 40 to bond the glass substrate 42 to the adhesive resin 40 (eighth step).
[0046]
When the attachment of the adhesive resin 40 and the glass substrate 42 is completed, a process is performed on the back surface 10b of the substrate 10 to thin the substrate 10 and discharge the connection terminals 24 embedded in the substrate 10 (second process). Process). As a processing method performed on the back surface 10b of the substrate 10 in order to reduce the thickness of the substrate 10, back surface polishing or back surface etching can be used. Here, a method of thinning the substrate 10 by etching will be described as an example. To do.
[0047]
Etching of the back surface 10b of the substrate 10 is performed until the thickness of the substrate 10 becomes about 50 μm and the protruding amount of the connection terminal 24 from the back surface 10b of the substrate 10 becomes a predetermined amount (for example, about 20 μm). In this embodiment, the etching process is not completed by one etching process, but different etching processes are performed twice. This is because the time required for etching is shortened to improve efficiency, and the thickness of the substrate 10 and the protruding amount of the connection terminal 24 are accurately controlled.
[0048]
In the present embodiment, in the first etching (first etching step), the substrate 10 is etched by, for example, four hundred and several tens of μm, and the thickness of the substrate 10 is slightly thicker than the embedding depth of the connection terminals 24. Is not exposed from the back surface of the substrate 10. FIG. 9B is a cross-sectional view showing a state in which the first etching process is performed on the substrate 10. In the next etching (second etching step), the connection terminal 24 is protruded from the back surface of the substrate 10, the thickness of the substrate 10 is about 50 μm, and the protrusion amount of the connection terminal 24 from the back surface of the substrate 10 is 20 μm. To a level. FIG. 9C is a cross-sectional view showing a state in which the second etching process is performed on the substrate 10.
[0049]
In the first etching step, since the etching amount is large, it is necessary to set the etching rate (rate) high from the viewpoint of efficiency. In the next etching (second etching step), in order to accurately control the thickness of the substrate 10 and the protruding amount of the connection terminal 24, it is necessary to perform the etching at an etching rate lower than the etching rate in the first etching step. is there. When the back surface of the substrate 10 is etched, dry etching or wet etching may be performed in both the first and second etching steps, and dry etching and wet etching may be switched between the first and second etching steps. .
[0050]
Further, when wet etching is performed in the first etching step, hydrofluoric acid (HF (hydrogen fluoride) + HNO as an etchant) is used. 3 (Nitric acid)) can be used. HF and HNO in the case of using hydrofluoric acid as an etchant 3 Is set to 1: 4.5, and the liquid temperature is set to 25 ° C., an etching rate of about 37.8 μm / min is obtained. As the wet etching, for example, etching using a dip method or etching using a spin etching apparatus can be used. When a spin etching apparatus is used, single wafer processing is possible.
[0051]
Whether the wet etching or the dry etching is performed when the first and second etching processes are performed on the substrate 10 is performed by performing each etching rate, batch processing, or single wafer processing in consideration of the etching area. In consideration of whether or not the etching can be performed, an etching method capable of performing etching comprehensively and efficiently may be selected. Note that the etching rate is not affected by the etching area in wet etching, but the etching rate is affected by the etching area in dry etching.
[0052]
When the etching of the back surface 10b of the substrate 10 is completed by performing the first and second etching steps, the connection terminal 24 protrudes from the back surface 10b of the substrate 10 by about 20 μm as described above. 20 and the base film 22 (see FIG. 6 for details), the connection terminal 24 itself is not exposed. For this reason, in the next step, a step of sequentially etching the insulating film 20 and the base film 22 in a state protruding from the back surface of the substrate 10 is performed. The insulating film 20 is etched by oxide film dry etching, and the base film 22 is etched by metal dry etching or wet etching. FIG. 9D is a cross-sectional view showing a state in which the insulating film 20 and the base film 22 are etched.
[0053]
FIG. 10 is a cross-sectional view showing details of the state in the vicinity of the connection electrode 26 after etching the substrate 10, the insulating film 20, and the base film 22. As shown in FIG. 10, the connection terminal 24 protrudes from the back surface of the thinned substrate 10. The height of the portion of the connection terminal 24 protruding to the active surface 10 side of the substrate 10 and the portion protruding from the back surface 10b of the substrate 10 is about 20 μm, and the thickness of the substrate 10 is about 50 μm. Here, the case where the insulating film 20 and the base film 22 are removed by etching has been described as an example. However, the insulating film 20 and the base film 22 may be removed by polishing.
[0054]
When the thinning of the substrate 10 is finished, a step of forming alignment marks AM as alignment marks on the back surface 10b of the substrate 10 is performed (tenth step). Although details will be described later, the alignment mark AM is a reference mark when a semiconductor chip is stacked on the substrate 10. FIG. 11 is a bottom view showing the back surface 10b of the substrate 10 on which the alignment mark AM is formed.
[0055]
In the present embodiment, as shown in FIG. 11, two alignment marks AM are formed for each partition area SA. The alignment mark AM is formed by printing with a laser beam, patterning using a resist, or drawing with ink. In FIG. 11, the partition area SA is indicated by a broken line. However, only the exposed connection terminal 24 is actually exposed on the back surface 10b of the substrate 10, and the thinned substrate is shown. The position of the shot area cannot be specified from the back surface 10b of the ten. For this reason, the arrangement of the connection terminals 24 protruding from the back surface 10b of the substrate 10 is detected, and the arrangement of the partition areas SA is obtained from the detection result, and the alignment mark AM is formed for each partition area SA.
[0056]
This completes the process of processing the substrate 10 on which the semiconductor chips are stacked. Next, a second processing step for manufacturing a semiconductor chip stacked on the substrate 10 will be described.
[0057]
[Second treatment step]
FIG. 12 is a diagram illustrating a manufacturing process for manufacturing a semiconductor chip to be stacked on the substrate 10 processed in the first processing process. The semiconductor chip is manufactured by performing substantially the same process as the first process described above, except that the stress relaxation layer 26, the rearrangement wiring 32, and the alignment mark AM are formed. For this reason, in the following description, the process order will be briefly described, and the details thereof will be omitted.
[0058]
A substrate 50 shown in FIG. 12A is, for example, a Si (silicon) substrate. Like the substrate 10 shown in FIG. 12, a plurality of partition regions (shot regions) are set on the active surface 50a. In the partition region, an electronic circuit including a transistor, a memory element, other electronic elements, electric wiring, electrode pads, and the like is formed. On the other hand, these electronic circuits are not formed on the back surface 50 b of the substrate 50.
[0059]
Similar to the first processing step, the substrate 50 is first subjected to the step of opening the electrode pad and punching the substrate 50 to form the hole H10. FIG. 12B is a cross-sectional view illustrating a state in which the hole 50 is formed by drilling the substrate 50. Note that the opening of the electrode pad and the formation of the hole H10 are performed in the same process as the process shown in FIGS. Next, an insulating film, and a base film composed of a barrier layer and a seed layer are sequentially formed on the active surface 50a side of the substrate 50 including the bottom surface and inner wall of the hole H10. FIG. 12C is a cross-sectional view showing a state where an insulating film and a base film are formed on the active surface 50 a side of the substrate 50. In FIG. 12C, only the base film 52 is shown, and the illustration of the insulating film is omitted. The formation of the insulating film and the base layer 52 is performed in the same process as the process shown in FIGS.
[0060]
Next, a plating resist is applied on the active surface 50a of the substrate 50, and the plating resist pattern 56 is formed by patterning in a state where only the portions where the connection terminals 54 are to be formed are opened. FIG. 12D is a cross-sectional view showing a state in which a plating resist pattern is formed. Thereafter, Cu electrolytic plating is performed to bury Cu (copper) in the hole portion H10 of the substrate 50 and the opening portion of the plating resist pattern 56 as shown in FIG. FIG. 12E is a cross-sectional view showing a state in which the connection terminal 54 is formed by performing Cu electrolytic plating.
[0061]
When the connection terminal 54 is formed, the plating resist pattern 56 formed on the substrate 50 is peeled off as shown in FIG. FIG. 12F is a cross-sectional view showing a state where the plating resist pattern 56 is peeled after the connection terminals 54 are formed. Next, lead-free solder (Sn / Ag) 58 (see FIG. 12F) is formed on the formed connection terminal 54. The lead-free solder 58 joins the connection terminal 54 as a through electrode of the semiconductor chip and the connection terminal 24 of the substrate 10 when the semiconductor chip is stacked on the substrate 10 processed in the first processing step described above. belongs to.
[0062]
When the above steps are completed, a support member similar to the adhesive resin 40 and the glass substrate 42 shown in FIG. 9 is attached to the active surface 50a side of the substrate 50, and the same steps as those shown in FIG. To do. When the thinning process is completed, the support member is removed, and then the substrate 50 is cut with a laser or a blade to separate the individual semiconductor chips 60. The semiconductor chip 60 is manufactured through the above steps.
[0063]
Thus, the semiconductor chip 60 to be laminated on the substrate 10 is manufactured. Next, a third processing step for stacking the semiconductor chip 60 on the substrate 10 will be described.
[0064]
[Third treatment step]
As shown in FIG. 9D, the substrate 10 after the first processing step has the adhesive resin 40 and the glass substrate 42 attached to the active surface 10a side of the substrate 10, and the alignment mark AM is formed on the back surface 10b of the substrate 10. It is the state that was done. In order to stack the semiconductor chip 60 manufactured in the second processing step on the substrate 10, first, a bonding activator (flux) is formed on the lead-free solder 58 formed on the connection terminal 54 as a through electrode of the semiconductor chip 60. Apply. When the semiconductor chip 60 is laminated on the substrate 10, the flux needs to have a viscosity and an amount that can hold the semiconductor chip 60.
[0065]
Next, the position of the alignment mark AM formed on the back surface 10b of the substrate 10 is detected, and based on the detection result, the semiconductor chip 60 is transported to the position where the semiconductor chip 60 is to be stacked, and the semiconductor chip 60 and the substrate 10 are aligned. Then, the semiconductor chip 60 is laminated on the back surface 10b side of the substrate 10. At this time, each connection electrode 54 and lead-free solder 58 formed on the semiconductor chip 60 is located on each connection terminal 24 formed at a position where the semiconductor chip 60 is laminated, and the semiconductor chip 60 is on the lead-free solder 58. It is held by the adhesive force of the flux applied to.
[0066]
Next, based on the detection result of the alignment mark AM, the semiconductor chip 60 to be stacked next is transported to the position to be stacked, and the semiconductor chip 60 is stacked on the semiconductor chip 60 stacked on the back surface 10b of the substrate 10. To do. Since the stacking of the semiconductor chips 60 is performed with the alignment mark AM as a reference, alignment can be performed with high accuracy even when the semiconductor chips 60 are stacked over a plurality of stages.
[0067]
This process is repeated to stack the semiconductor chips 60 over a plurality of stages. The above process is performed in the same manner for other positions of the substrate 10 (positions where the semiconductor chips 60 are to be stacked), and the semiconductor chips 60 are stacked at a plurality of locations on the substrate 10. The number of stacked semiconductor chips 60 may be an arbitrary number. Further, the stacking order may be such that the second-stage semiconductor chip 60 is stacked after the stacking of the first-stage semiconductor chip 60 is completed at all the positions to be stacked. In this way, a plurality of semiconductor chips 60 are stacked on the back surface 10 b of the substrate 10.
[0068]
When the stacking of the semiconductor chips 60 is completed, the connection electrodes 24 formed on the substrate 10 and the connection electrodes 54 formed on the semiconductor chip 60 are joined, and the connection electrodes 54 formed on the semiconductor chip 60 are joined together. . In this joining step, the substrate 60 on which the semiconductor chip 60 is laminated is put in a reflow apparatus, and the connection electrode 24, the connection electrode 54, and the connection electrodes 54 are joined together by lead-free solder 58. Thereby, the connection electrode 24 and the connection electrode 54 are electrically connected (third step). By joining the connection electrode 24 and the connection electrode 54 and joining the connection electrodes 54 together by reflow, the time required for the joining can be shortened and the manufacturing efficiency can be improved.
[0069]
FIG. 13 is a cross-sectional view showing a state in which the connection electrode 24 formed on the substrate 10 and the connection electrode 54 formed on the semiconductor chip 60 are joined and the semiconductor chip 60 is stacked on the substrate 10. Referring to FIG. 13, it can be seen that the connection electrode 24 and the connection electrode 54 are aligned and joined in a substantially straight line. Further, as shown in FIG. 13, the connection terminals 24 formed on the substrate 10 and the connection terminals 54 formed on the semiconductor chip 60 have a height of about 100 μm. Even when 60 is stacked, the height of the semiconductor device including the substrate 10 is 500 μm or less, which indicates that the semiconductor device is highly integrated.
[0070]
When the above steps are completed, a step of collectively sealing the stacked semiconductor chip 60 and substrate 10 by transfer molding is performed (this step is a part of the fourth step). FIG. 14 is a diagram illustrating a state where the substrate 10 and the semiconductor chip 60 are sealed. As shown in FIG. 14A, the sealing is performed in a state where the adhesive resin 40 and the glass substrate 42 are attached to the substrate 10. It can be seen that the sealing resin 62 is formed so as to cover the entire back surface of the substrate 10 and to seal the entire semiconductor chip 60.
[0071]
When the sealing of the substrate 10 and the semiconductor chip 60 is completed, a step of removing the adhesive resin 40 and the glass substrate 42 from the substrate 10 is performed (ninth step). When removing these, first, the glass substrate 42 is removed from the adhesive resin 40 by irradiating the adhesive that bonds the glass substrate 42 and the adhesive resin 40 from the glass substrate 42 side. Next, a removal tape for removing the adhesive resin 40 is attached to the adhesive resin 40, and the end portion of the removal tape is pulled substantially along the substrate 10 or in a direction away from the substrate 10 to remove the adhesive resin 40.
[0072]
When the removal of the adhesive resin 40 and the glass substrate 42 is completed, a solder resist having an opening only on the pad 34 (see FIG. 8) formed in a part of the rearrangement wiring 32 is formed. Then, bumps 36 as second connection portions are formed on the pads 34, and finally a base reinforcing resin is formed on the substrate 10 in order to increase the bonding strength of the bumps 36 to the pads 34 (seventh step). FIG. 14B is a cross-sectional view showing a state where the bumps 36 are formed, and FIG. 15 is a top view showing a state where the bumps 36 are formed on the pads 34. FIG. 15 shows only one shot area. As shown in FIG. 15, by forming the bumps 36, the pitch and arrangement of the connection terminals 24 formed on the substrate 10 can be converted.
[0073]
When the above steps are completed, the shot areas SA of the substrate 10 are cut and separated into individual semiconductor devices (this step is a part of the fourth step). As the cutting method of the substrate 10, for example, a cutting method using a laser or a cutting method such as dicing can be used. FIG. 16 is a cross-sectional view showing a semiconductor device manufactured according to an embodiment of the present invention.
[0074]
As shown in FIG. 16, the semiconductor device is a semiconductor as a second semiconductor chip in which connection terminals 54 as through electrodes are formed on a substrate 10 as a first semiconductor chip in which connection terminals 24 as connection parts are formed. In this structure, a plurality of chips 60 are stacked. The through electrode 54 and the connection electrode 24 are electrically connected. The substrate 10 is formed with a stress relaxation layer 26, a rearrangement wiring 32, and a bump 36 as a second connection portion on the active surface 10a side. The semiconductor device of this embodiment has a characteristic configuration in which the dimension of the sealing resin 62 in the plane parallel to the plane of the semiconductor chip 60 is the same as the plane dimension of the substrate 10. In FIG. 16, reference numeral 64 denotes a fundamental reinforcing resin.
[0075]
As described above, in the method for manufacturing a semiconductor device according to the embodiment of the present invention, the semiconductor chip 60 is stacked on the substrate 10 in a so-called wafer state without cutting the substrate 10, and the stacked semiconductor chip 60 is formed. Since the semiconductor devices are collectively sealed and cut into individual semiconductor devices, the manufacturing process can be simplified. Further, since the thinned semiconductor chip 60 is stacked on the thinned substrate 10, high integration is possible. Further, since the rearrangement wirings 32 and the bumps 36 are formed on the substrate 10, it is possible to change the pitch and arrangement of the connection terminals 26 formed on the substrate 10, and the wiring of the substrate such as glass epoxy on which the semiconductor device is mounted. The degree of freedom increases and further integration is possible.
[0076]
〔Electronics〕
As an electronic apparatus having a semiconductor device according to an embodiment of the present invention, FIG. 17 shows a notebook personal computer 200 and FIG. The semiconductor device is disposed inside the housing of each electronic device. Further, the electronic device is not limited to the above notebook computer and mobile phone, and can be applied to various electronic devices. For example, LCD projectors, multimedia-compatible personal computers (PCs) and engineering workstations (EWS), pagers, word processors, TVs, viewfinder type or monitor direct view type video tape recorders, electronic notebooks, electronic desk calculators, car navigation systems The present invention can be applied to electronic devices such as a device, a POS terminal, and a device provided with a touch panel.
[0077]
As described above, the semiconductor device manufacturing method, the semiconductor device, and the electronic device according to the embodiment of the present invention are not limited to the above-described embodiment, and can be freely changed within the scope of the present invention. For example, in the above-described embodiment, a method using dry etching or ICP (Inductively Coupled Plasma) is given as a method for perforating the substrate 10 shown in FIG. 4B. However, if a selectivity is obtained, an etching solution is used. The wet etching may be performed.
[0078]
Further, PE-TEOS, O as the insulating film 20 formed on the inner wall and bottom surface of the hole H3. 3 Although -TEOS and silicon oxide were mentioned, the composition is not limited as long as it has insulating properties such as SiN. Moreover, the formation method of the insulating film 20 can use sputtering etc. other than CVD.
[0079]
In the above embodiment, the case where the connection terminals 24 are formed on the substrate 10 using Cu electrolytic plating has been described as an example. However, the connection terminals 24 may be formed by a method such as electroless plating or sputtering. In the above embodiment, the stress relaxation layer 26 is formed after forming the hole H3 in the substrate 10, and then the connection terminal 24 is formed. However, the formation of the hole H3 in the substrate 10 and The stress relaxation layer 26 may be formed on the substrate 10 after the formation of the connection terminal 24 is completed.
[0080]
In the above-described embodiment, the adhesive resin 40 and the glass substrate 42 are used as the supporting members of the substrate 10 when the substrate 10 is thinned. However, if the substrate 10 has a strength that does not cause warping, cracking, or the like. It is also possible to adhere a support film or other material that is not easily deformed to the active surface 10 a side of the substrate 10.
[0081]
In the above embodiment, the lead-free solder 58 is used to join the semiconductor chip 60 and the substrate 10 (electrical connection) and the semiconductor chips 60 are joined together. However, instead of lead-free solder, a metal such as gold is used. Alternatively, an alloy may be used. Further, the bonding between the semiconductor chip 60 and the substrate 10 and the bonding between the semiconductor chips 60 may be performed by flip chip bonding.
[0082]
Moreover, in the said embodiment, although the adhesive tape was used when removing with the adhesive resin 40 attached to the board | substrate 10, the removal method using an organic solvent according to the kind of the adhesive resin 40, heat | fever or UV irradiation. Can be used.
[0083]
Furthermore, in the above embodiment, the case where a plurality of semiconductor chips 60 of the same type are stacked on the substrate 10 has been described as an example. However, different types of semiconductor chips may be stacked on the substrate 10. For example, a semiconductor chip in which an electronic circuit different from the electronic circuit formed on the semiconductor chip 60 is formed on the semiconductor chip 60 after stacking one semiconductor chip 60 on the substrate 10 (third semiconductor according to the present invention). Chips) may be stacked. The dimension of the third semiconductor chip may not be equal to that of the second semiconductor chip, but the whole needs to be sealed with a sealing resin.
[Brief description of the drawings]
FIG. 1 is a top view of a substrate used as a processing target in a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a process diagram showing a process of forming a stress relaxation layer 26 and a connection terminal 24 in a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 3 is a cross-sectional view showing details of a surface portion of a substrate 10 processed by a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 4 is a cross-sectional view showing details of a surface portion of a substrate 10 processed by a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 5 is a cross-sectional view showing details of a surface portion of a substrate 10 processed by a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 6 is a cross-sectional view showing details of a surface portion of a substrate 10 processed by the method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 7 is a process diagram showing a process of forming a relocation wiring 32 in the method for manufacturing a semiconductor device according to one embodiment of the present invention.
FIG. 8 is a top view of the substrate 10 on which the rearrangement wiring 32 is formed in the embodiment of the present invention.
9 is a process diagram showing a process of reducing the thickness of the substrate 10 by etching the back surface of the substrate 10. FIG.
10 is a cross-sectional view showing details of a state in the vicinity of a connection electrode 26 after etching a substrate 10, an insulating film 20, and a base film 22. FIG.
FIG. 11 is a bottom view showing a back surface 10b of a substrate 10 on which alignment marks AM are formed.
FIG. 12 is a diagram showing a manufacturing process for manufacturing a semiconductor chip to be stacked on the substrate 10 processed in the first processing process;
13 is a cross-sectional view showing a state in which the connection electrode 24 formed on the substrate 10 and the connection electrode 54 formed on the semiconductor chip 60 are joined and the semiconductor chip 60 is stacked on the substrate 10. FIG.
14 is a view showing a state in which a substrate 10 and a semiconductor chip 60 are sealed. FIG.
15 is a top view showing a state in which bumps 36 are formed on pads 34. FIG.
FIG. 16 is a cross-sectional view showing a semiconductor device manufactured according to an embodiment of the present invention.
FIG. 17 is a diagram showing an example of an electronic device according to an embodiment of the present invention.
FIG. 18 is a diagram showing another example of the electronic apparatus according to the embodiment of the invention.
[Explanation of symbols]
10 ... Substrate (first semiconductor chip)
10a: Active surface
10b …… Back side
24 …… Connection terminal (connection part)
26 …… Stress relaxation layer
32 …… Relocation wiring
36 …… Bump (second connection part)
40 …… Adhesive resin (supporting member)
42 …… Glass substrate (supporting member)
54 …… Through electrode
60 …… Semiconductor chip (second semiconductor chip)
62 …… Sealing resin (resin)
AM …… Alignment mark (alignment mark)

Claims (10)

電子回路が形成された能動面を有する基板の当該能動面側に、前記電子回路の外部電極となる接続部を埋め込み形成する第１工程と、
前記基板の裏面に処理を施して前記基板を薄板化し、前記接続部の一部を突出させる第２工程と、
貫通電極が形成された半導体チップを一つ又は複数前記基板の裏面側に積層し、当該貫通電極と前記基板の裏面側に突出した前記接続部とを電気的に接続する第３工程と、
前記基板上に積層された前記半導体チップを封止した後、前記基板を切断して個々の半導体装置に分離する第４工程と
を含み、
前記第２工程の前に、
前記基板の前記能動面側に応力緩和層を形成する第５工程と、
前記応力緩和層上に前記接続部と電気的に接続される再配置配線を形成する第６工程と
を含むことを特徴とする半導体装置の製造方法。A first step of embedding and forming a connection portion serving as an external electrode of the electronic circuit on the active surface side of the substrate having the active surface on which the electronic circuit is formed;
A second step of processing the back surface of the substrate to thin the substrate and projecting a part of the connecting portion;
A third step of laminating one or a plurality of semiconductor chips on which through electrodes are formed on the back side of the substrate, and electrically connecting the through electrodes and the connecting portion protruding on the back side of the substrate;
A fourth step of sealing the semiconductor chip stacked on the substrate, and then cutting the substrate to separate it into individual semiconductor devices;
Before the second step,
A fifth step of forming a stress relaxation layer on the active surface side of the substrate;
Forming a rearrangement wiring electrically connected to the connection portion on the stress relaxation layer. A method for manufacturing a semiconductor device, comprising: 前記第４工程において、前記半導体チップを封止した後であって前記基板を切断する前に、前記応力緩和層上に形成された前記再配置配線の一部に、第２の外部電極となる第２接続部を形成する第７工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。 In the fourth step, after the semiconductor chip is sealed and before the substrate is cut, a part of the relocation wiring formed on the stress relaxation layer becomes a second external electrode. The method of manufacturing a semiconductor device according to claim 1, further comprising a seventh step of forming the second connection portion. 前記第４工程は、前記基板上の異なる位置に積層された複数の半導体チップを一括して封止する工程を含むことを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。  3. The method of manufacturing a semiconductor device according to claim 1, wherein the fourth step includes a step of collectively sealing a plurality of semiconductor chips stacked at different positions on the substrate. 前記第２工程を行う前に前記基板の能動面側に前記基板を支持する支持部材を取り付ける第８工程と、
前記第４工程における封止後に前記第８工程で取り付けた支持部材を取り外す第９工程と
を含むことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。An eighth step of attaching a support member for supporting the substrate to the active surface side of the substrate before performing the second step;
4. The method for manufacturing a semiconductor device according to claim 1, further comprising: a ninth step of removing the support member attached in the eighth step after sealing in the fourth step. 5. . 前記第２工程と前記第３工程との間に前記基板の裏面に位置合わせ用マークを形成する第１０工程を含み、
前記第３工程は、前記位置合わせ用マークを用いて前記基板に対する前記半導体チップの位置合わせを行ってから、前記基板上に前記半導体チップを積層することを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。Including a tenth step of forming an alignment mark on the back surface of the substrate between the second step and the third step;
5. The method according to claim 1, wherein in the third step, the semiconductor chip is stacked on the substrate after the semiconductor chip is aligned with the substrate using the alignment mark. The manufacturing method of the semiconductor device as described in any one of these. 電子回路が形成された能動面と、当該能動面側及び裏面側に突出しており前記電子回路の外部電極となる接続部と、前記能動面側に形成された応力緩和層と、当該応力緩和層上に形成されて前記接続部と電気的に接続された再配置配線と、前記応力緩和層上であって、前記再配置配線の一部に形成された前記電子回路の第２の外部電極となる第２接続部とを有する第１半導体チップと、
前記第１半導体チップの前記裏面側に突出した前記接続部と電気的に接続された貫通電極を有し、前記第１半導体チップに積層された第２半導体チップと
を備えることを特徴とする半導体装置。An active surface on which an electronic circuit is formed, a connection portion protruding from the active surface side and the back surface side and serving as an external electrode of the electronic circuit, a stress relaxation layer formed on the active surface side, and the stress relaxation layer A rearrangement wiring formed on and electrically connected to the connection portion; a second external electrode of the electronic circuit formed on a part of the rearrangement wiring on the stress relaxation layer; A first semiconductor chip having a second connection portion;
A second semiconductor chip having a through electrode electrically connected to the connection portion protruding to the back surface side of the first semiconductor chip and stacked on the first semiconductor chip. apparatus. 前記第２半導体チップは、前記第１半導体チップの平面寸法と同一寸法を有する樹脂で封止されていることを特徴とする請求項６記載の半導体装置。  The semiconductor device according to claim 6, wherein the second semiconductor chip is sealed with a resin having the same dimension as the planar dimension of the first semiconductor chip. 前記第２半導体チップに形成された貫通電極と電気的に接続された貫通電極を有し、前記第２半導体チップに積層された、前記第２半導体チップとは異なる第３半導体チップを備えることを特徴とする請求項６記載の半導体装置。  A third semiconductor chip having a through electrode electrically connected to the through electrode formed in the second semiconductor chip and being stacked on the second semiconductor chip and different from the second semiconductor chip; The semiconductor device according to claim 6. 前記第２半導体チップ及び前記第３半導体チップは、前記第１半導体チップの平面寸法と同一寸法を有する樹脂で封止されていることを特徴とする請求項８記載の半導体装置。  9. The semiconductor device according to claim 8, wherein the second semiconductor chip and the third semiconductor chip are sealed with a resin having the same dimension as the planar dimension of the first semiconductor chip. 請求項６から請求項９の何れか一項に記載の半導体装置を有することを特徴とする電子機器。  An electronic apparatus comprising the semiconductor device according to claim 6.
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